CN105938727A - 半导体系统及用于测试半导体器件的方法 - Google Patents

半导体系统及用于测试半导体器件的方法 Download PDF

Info

Publication number
CN105938727A
CN105938727A CN201510609566.9A CN201510609566A CN105938727A CN 105938727 A CN105938727 A CN 105938727A CN 201510609566 A CN201510609566 A CN 201510609566A CN 105938727 A CN105938727 A CN 105938727A
Authority
CN
China
Prior art keywords
signal
semiconductor device
command signal
address signal
address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510609566.9A
Other languages
English (en)
Other versions
CN105938727B (zh
Inventor
玄相娥
金载镒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN105938727A publication Critical patent/CN105938727A/zh
Application granted granted Critical
Publication of CN105938727B publication Critical patent/CN105938727B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Computer Hardware Design (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Databases & Information Systems (AREA)

Abstract

一种半导体系统，包括半导体器件和功能测试设备。该半导体器件包括：多个第一输入引脚，适用于接收多个命令信号/地址信号；多个多用途寄存器；以及奇偶校验检验单元，适用于在命令信号/地址信号中的第一逻辑值的数目对应于奇偶校验位的逻辑值时将奇偶校验检验结果确定为通过，在该第一逻辑值的数目与奇偶校验位的逻辑值不对应时将奇偶校验检验结果确定为失败，以及控制命令信号/地址信号以使其被储存在多用途寄存器中。该功能测试设备适用于在功能测试期间施加命令信号/地址信号到第一输入引脚，以及适用于控制命令信号/地址信号使得第一逻辑值的数目与奇偶校验位的逻辑值不对应。

Description

半导体系统及用于测试半导体器件的方法
相关申请的交叉引用
本申请要求于2015年3月5日提交的申请号为10-2015-0030748的韩国专利申请的优先权，其全部公开内容通过引用整体合并于此。
技术领域
本专利申请文件涉及一种半导体系统及用于测试半导体器件的方法。
背景技术
包括DRAM等的半导体器件已经以各种方式改变以满足各种要求。一种这样的结构改变是多芯片封装(MCP)的开发。MCP是包含多个芯片的封装芯片。用于半导体器件的封装技术已经持续发展以减小尺寸并增加储存容量。近来，已经开发了安装高效同时能够减小尺寸并增加储存容量的各种层叠半导体封装技术。
在制造半导体封装体时，使用探针测试设备来执行OS(开路/短路)测试以检测输入/输出引脚(用于向/从包括在半导体封装体中的半导体器件输入/输出)是否正确耦接到内部电路。此外，当封装功能测试设备测试半导体器件是否正常操作之后检测到缺陷单元时，用冗余单元来修复缺陷单元。OS测试检测半导体封装体中的半导体器件的输入/输出引脚是否正确耦接到半导体封装体的球焊点。该测试也判定输入到半导体封装体的信号是否能够正确地传送到半导体器件，或者判定从半导体器件传送来的信号是否能够正确地从半导体封装体输出。
OS测试在封装测试之前执行，因为功能测试结果仅在OS测试中无缺陷的情况下可信。即，在输入/输出引脚正确耦接的假设下才能够检测并修复缺陷单元。这样，本来不得不丢弃的半导体器件可以保留。
然而，为了减少制备时间和成本，可以跳过使用探针测试设备的OS测试，而可以直接使用封装功能测试设备来执行功能测试和修复操作。在这种情形下，不能保证在半导体器件的输入/输出引脚中不存在OS缺陷。
发明内容
各种实施例针对一种半导体系统及用于测试半导体器件的方法，该半导体系统能够使用半导体器件中提供的多用途寄存器(MPR)而通过对半导体器件执行功能测试的封装功能测试设备来执行OS测试。
在一个实施例中，半导体系统可以包括：半导体器件和功能测试设备。半导体器件包括：多个第一输入引脚，适用于接收多个命令信号/地址信号；多个多用途寄存器；以及奇偶校验检验单元，适用于在命令信号/地址信号中的第一逻辑值的数目对应于奇偶校验位的逻辑值时将奇偶校验检验结果确定为通过，在第一逻辑值的数目与奇偶校验位的逻辑值不对应时将奇偶校验检验结果确定为失败，以及控制命令信号/地址信号以储存在多用途寄存器中。功能测试设备适用于在功能测试期间施加命令信号/地址信号到第一输入引脚，并控制命令信号/地址信号使得第一逻辑值的数目与奇偶校验位的逻辑值不对应。
在一个实施例中，半导体系统可以包括半导体系统和功能测试设备。半导体器件包括：多个多用途寄存器；以及多个第一输入引脚，适用于接收被划分为第一组和第二组的多个命令信号/地址信号，以及适用于执行由第一组的命令信号/地址信号指定的一个或更多个功能测试操作，其中，功能测试操作包括将第二组的命令信号/地址信号储存在多用途寄存器中以及从多用途寄存器中输出第二组的命令信号/地址信号的操作。功能测试设备适用于在功能测试期间施加命令信号/地址信号到第一输入引脚，以及根据半导体器件是否正确地执行功能测试操作以及储存于其中的命令信号/地址信号与从半导体器件输出的命令信号/地址信号之间的比较结果来判定针对第一输入引脚的测试结果。
在一个实施例中，提供有用于测试半导体器件的方法，该半导体器件包括：多个输入引脚，用于接收多个命令信号/地址信号；以及多个多用途寄存器。该方法可以包括：通过输入引脚来施加命令信号/地址信号到半导体器件，而控制命令信号/地址信号使得在命令信号/地址信号中的第一逻辑值的数目与奇偶校验位的奇偶校验检验值不对应；执行奇偶校验检验，以及在第一逻辑值的数目对应于奇偶校验位的奇偶校验检验值时将奇偶校验检验结果确定为通过，或者在第一逻辑值的数目与奇偶校验位的奇偶校验检验值不对应时将奇偶校验检验结果确定为失败；以及在奇偶校验检验结果被确定为失败时将命令信号/地址信号以及奇偶校验位储存在多用途寄存器中。
在一个实施例中，提供有用于测试半导体器件的方法，该半导体器件包括：多个多用途寄存器；以及多个输入引脚，用于接收被划分为第一组和第二组的多个命令信号/地址信号。该方法可以包括：通过输入引脚来施加命令信号/地址信号到半导体器件；执行由第一组的命令信号/地址信号指定的一个或更多个功能测试操作，其中，测试操作包括将第二组的命令信号/地址信号储存在多用途寄存器中以及从多用途寄存器中输出第二组的命令信号/地址信号的操作；根据半导体器件是否正确地执行所述一个或更多个功能测试操作来判定针对与第一组的命令信号/地址信号相对应的输入引脚的测试结果；以及根据施加到半导体器件的命令信号/地址信号与从半导体器件输出的命令信号/地址信号之间的比较结果来判定针对与第二组的命令信号/地址信号相对应的输入引脚的测试结果。
附图说明
图1是根据本发明的一个实施例的半导体系统的配置图。
图2是根据本发明的一个实施例的半导体器件的配置图。
图3是图2中示出的奇偶校验单元的配置图。
图4是图2中示出的内部单元的配置图。
图5是根据本发明的另一个实施例的半导体器件的配置图。
图6是图5中示出的奇偶校验单元的配置图。
图7是根据本发明的另一个实施例的半导体器件的配置图。
图8是图7中示出的寄存器单元的配置图。
图9是用于描述用来测试根据本发明的一个实施例的半导体器件的方法的流程图。
图10是用于描述用来测试根据本发明的一个实施例的半导体器件的方法的流程图。
具体实施方式
以下将参照附图来更详细地描述各种实施例。然而，本发明可以以各种形式实施，而不应被解释为局限于本文中所陈述的实施例。相反地，这些实施例被提供以使得本公开将彻底且完整，以及这些实施例将本发明的范围充分地传达给本领域技术人员。贯穿本公开中，相同的附图标记指代贯穿本发明的各种附图和实施例的相同部分。
图1是根据本发明的一个实施例的半导体系统的配置图。
参见图1，半导体系统可以包括：半导体器件110和功能测试设备120。半导体器件110可以包括：输入引脚101和输入/输出引脚102。功能测试设备120可以执行用来测试半导体封装体的功能的功能测试，以及通过功能测试来针对半导体器件110的输入引脚101执行OS测试。输入引脚101可以从功能测试设备120接收命令/地址(CA)信号CA<0:22>和其他信号，且输入/输出引脚102可以与功能测试设备120交换数据和其他信号。在图1中，标示“xA”可以代表输入引脚101的数目，其中“A”代表比23大的自然数，而标示“xB”可以代表输入/输出引脚102的数目，其中B代表自然数。
作为参考，CA信号CA<0:22>可以包括用于将命令传送到半导体器件的命令信号，诸如激活命令信号CA<0>、行地址选通信号CA<1>、列地址选通信号CA<2>和写入使能信号CA<3>。此外，CA信号CA<0:22>可以包括被用来选择半导体器件110中要被访问的部分或被用于半导体器件110的各种设置的地址信号，诸如存储体组地址信号CA<4:5>、存储体地址信号CA<6:7>以及地址信号CA<8:22>。即，CA信号可以包括命令信号CA<0:3>、存储体组地址信号CA<4:5>、存储体地址信号CA<6:7>和地址信号CA<8:22>。
图2是根据本发明的一个实施例的半导体器件110的配置图。
参见图2，半导体器件110可以包括：输入引脚101、输入/输出引脚102、数据路径选择单元201、命令偏移单元202、奇偶校验单元210、寄存器单元220、命令解码器230、模式设置单元240、内部单元250和数据转换单元260。
奇偶校验单元210可以检验通过输入引脚101而输入的CA信号CA<0:22>的奇偶校验来判定在传送期间CA信号CA<0:22>是否被损坏，并产生奇偶校验时钟PAR_CLK。可以施加nCr码检验、循环冗余检验等来代替奇偶校验检验作为损坏检验。
奇偶校验单元210可以检验在接收到的CA信号CA<0:22>中值“1”的数目是偶数还是奇数。此时，该数目是偶数还是奇数可以根据奇偶校验位PAR的逻辑值来判定。例如，当奇偶校验位PAR是“0”时，奇偶校验单元210可以执行用于检验所述值“1”的数目是否是偶数的偶数检验。此外，当奇偶校验位PAR是“1”时，奇偶校验单元210可以执行用于检验所述值“1”的数目是否是奇数的奇数检验。
奇偶校验单元210可以在CA信号CA<0:22>包含错误时激活奇偶校验时钟PAR_CLK，以及在CA信号CA<0:22>不包含错误时去激活奇偶校验时钟PAR_CLK。例如，当执行偶数检验时，奇偶校验单元210可以在接收到的CA信号CA<0:22>中值“1”的数目是偶数时去激活奇偶校验时钟PAR_CLK，以及在“1”的数目是奇数时激活奇偶校验时钟PAR_CLK。此外，当执行奇数检验时，奇偶校验单元210可以在接收到的CA信号CA<0:22>中的值“1”的数目是奇数时去激活奇偶校验时钟PAR_CLK，以及在“1”的数目是偶数时激活奇偶校验时钟PAR_CLK。奇偶校验单元210可以在不存在错误时输出奇偶校验状态PAR_STATE为“0”，以及在存在错误时输出奇偶校验状态PAR_STATE为“1”。作为参考，奇偶校验单元210可以包括用于对输入信号执行异或(XOR)运算的“异或门”。
寄存器单元220可以包括多个多用途寄存器MPR0到MPR31。多用途寄存器MPR0到MPR31的操作时序可以设置在半导体器件110与用于控制半导体器件110以及被用于用来减小偏斜的训练操作的控制器(未图示)之间。
例如，多用途寄存器MPR0到MPR31可以储存具有之前定义过的值的数据样式。当在MPR模式中读取命令RD被施加时，半导体器件110可以持续地将储存在多用途寄存器MPR0到MPR31中的预定样式数据(诸如“10101010”)输出。控制器可以接收从半导体器件110输出的数据，以及调节半导体器件110和控制器的操作时序。作为参考，MPR模式可以指用于访问半导体器件110中的多用途寄存器MPR0到MPR31的操作模式。
当奇偶校验时钟PAR_CLK被激活时(这意味着CA信号CA<0:22>具有错误)，寄存器单元220可以将CA信号CA<0:22>和具有值“0”的奇偶校验状态PAR_STATE储存在多用途寄存器MPR0到MPR31中。
当在MPR模式中读取命令RD被施加时，寄存器单元220可以通过输入/输出引脚102来将储存在多用途寄存器MPR0到MPR31中的数据MPR_DATA输出到半导体器件110的外部。
半导体器件110可以在正常操作期间执行奇偶校验检验，以及在不存在错误时执行通过CA<0:3>而传送的命令。例如，当半导体器件110是存储器件时，半导体器件110可以对通过CA信号CA<4:22>而指定的存储单元执行与由CA信号CA<0:3>表示的命令相对应的操作。该操作可以包括数据读取操作和数据写入操作等。半导体器件110可以在正常操作期间执行奇偶校验检验，以及在存在错误的情况下，停止操作而不执行由CA信号CA<0:3>表示的命令。
在下文中，将描述使用功能测试设备120来针对用于接收CA信号CA<0:22>的输入引脚101执行OS测试的方法。在下文中输入引脚101将被称作CA输入引脚101。
功能测试设备120可以在OS测试期间产生CA信号CA<0:22>和奇偶校验位PAR。可以通过半导体器件110的CA输入引脚101来将CA信号CA<0:22>和奇偶校验位PAR施加到半导体器件110。根据本发明的一个实施例，功能测试设备120可以产生CA信号CA<0:22>和奇偶校验位PAR，使得CA信号CA<0:22>中的值“1”的数目不对应于奇偶校验位PAR的逻辑值。此时，功能测试设备120可以储存要被施加到半导体器件110的CA信号CA<0:22>。
例如，功能测试设备120可以在CA信号CA<0:22>中的值“1”的数目是奇数时产生为“0”的奇偶校验位PAR(这表示偶数校验检验)，以及在CA信号CA<0:22>中的值“1”的数目是偶数时产生为“1”的奇偶校验位PAR(这表示奇数校验检验)。然后，功能测试设备120可以将产生的奇偶校验位PAR传送给半导体器件110。
当CA输入引脚101正确耦接时，奇偶校验单元210始终检测到错误。因此，寄存器单元220可以将CA信号CA<0:22>和奇偶校验状态PAR_STATE储存在多用途寄存器MPR0到MPR21中。此时，奇偶校验状态PAR_STATE可以被储存为“1”。
然后，在MPR模式中，功能测试设备120可以通过输入/输出引脚102来接收储存在多用途寄存器MPR0到MPR31中的CA信号CA<0:22>和奇偶校验状态PAR_STATE。功能测试设备120可以通过参考从半导体器件110传送来的奇偶校验状态PAR_STATE以及储存在功能测试设备120中的CA信号CA<0:22>与从半导体器件110传送来的CA信号CA<0:22>之间的比较结果来判定CA输入引脚101是否正确耦接。根据奇偶校验状态PAR_STATE和针对CA信号的比较结果，可以获得下面的OS测试结果。在下文中，储存在功能测试设备120中的CA信号可以由CA1<0:22>表示，而从半导体器件110输出的CA信号可以由CA2<0:22>表示。
(1)当奇偶校验状态PAR_STATE是“1”且CA信号CA1<0:22>的各个位与CA信号CA2<0:22>的各个位一致时，可以表明CA输入引脚101正确耦接。因此，对半导体器件110的OS测试结果确定为通过。当CA信号CA1<0:22>的各个位等于CA2<0:22>的各个位时，可以表明通过功能测试设备120产生的CA信号CA<0:22>通过CA输入引脚101而已正确地传送到半导体器件110。
(2)当奇偶校验状态PAR_STATE为“1”且CA信号CA1<0:22>的各个位与CA信号CA2<0:22>的各个位之中的偶数位不一致时，可以表明在与不一致的位相对应的CA输入引脚101中出现耦接缺陷。因此，对半导体器件110的OS测试结果可以确定为失败。偶编号的不同位不改变CA信号CA<0:22>中的值“1”的奇数性或偶数性。因此，奇偶校验状态PAR_STATE变为“1”。
(3)当奇偶校验状态PAR_STATE是“0”时，无论CA信号CA1<0:22>与CA2<0:22>之间如何一致，都可以表明奇数CA输入引脚101中出现耦接缺陷。因此，对半导体器件110的OS测试结果可以确定为失败。而且，当奇编号的不同位改变值“1”的奇数性或偶数性时，CA信号CA<0:22>从偶数改变为奇数。因此，奇偶校验状态PAR_STATE变为“0”。
命令偏移单元202可以同步于时钟CLK而将CA信号中的与命令相对应的信号CA<0:3>偏移供奇偶校验单元210执行奇偶校验检验所需的时间。该时间可以被称作奇偶校验等待时间(PL)。
命令解码器230可以将由命令偏移单元202偏移的CA信号CA_PL<0:3>解码，并产生内部命令MRS、ACT、PRE、RD和WT。内部命令可以包括：模式寄存器设置命令MRS、激活命令ACT、预充电命令PRE、读取命令RD和写入命令WT等。半导体器件110可以执行与激活的内部命令MRS、ACT、PRE、RD和WT相对应的操作。命令解码器230可以激活内部命令MRS、ACT、PRE、RD和WT之中的与CA信号组合CA_PL<0:3>相对应的内部命令，以及在奇偶校验时钟PAR_CLK被激活时停止产生内部命令MRS、ACT、PRE、RD和WT。MRS可以表示模式寄存器设置命令，ACT可以表示激活命令，PRE可以表示预充电命令，RD可以表示读取命令，以及WR可以表示写入命令。
模式设置单元240可以在模式寄存器设置命令MRS被激活时使用CA信号CA<4:22>来设置MPR模式。模式设置单元240可以产生模式信号MPR，以及在MPR模式未被设置时去激活模式信号MPR或在MPR模式被设置时激活模式信号MPR。
内部单元250可以响应于内部命令ACT、PRE、RD和WT以及CA信号CA<4:22>来执行预定操作。例如，当半导体器件110是存储器件时，内部单元250可以包括多个存储单元(在图2中未图示)，以及响应于激活命令ACT而将由CA信号CA<4:22>指定的字线(在图2中未图示)激活。字线被激活时，内部单元250可以在写入命令被施加时将通过输入/输出引脚102而输入的数据DATA写入到选中的存储单元，以及在RD命令被施加时通过输入/输出引脚102而将选中的存储单元中的数据输出到半导体器件110的外部。
数据路径选择单元201可以控制数据路径，使得在MPR模式未被设置时数据在内部电路250与输入/输出引脚102之间传送，或者在MPR模式被设置时数据在寄存器单元220与输入/输出引脚102之间传送。
数据转换单元260可以对输入到输入/输出引脚102的数据执行串行到并行转换，并将转换过的数据加载到全局总线GIO<0:63>，或者对全局总线GIO<0:63>的数据执行并行到串行转换并将转换过的数据输出到输入/输出引脚102。
图1中的半导体系统和图2中的半导体器件110可以使用半导体器件110的奇偶校验单元210和寄存器单元220而通过能够仅执行功能测试的功能测试设备120来对CA输入引脚101执行OS测试。因此，能够减少半导体器件110的制备时间和成本。
图3是奇偶校验单元210的配置图。
参见图3，奇偶校验单元210可以包括：奇偶校验检验单元310、偏移单元320和时钟发生单元330。
奇偶校验检验单元310可以判定CA信号CA<0:22>中的值“1”的数目是奇数还是偶数，并检测判定结果RES是否对应于奇偶校验位PAR的逻辑值。奇偶校验检验单元310可以对CA信号CA<0:22>执行异或运算。判定结果RES可以在CA信号CA<0:22>中的值“1”的数目是奇数时变为“1”，或者在该数目是偶数时变为“0”。
因此，当奇偶校验位PAR是“1”时(奇数检验)，奇偶校验状态PAR_STATE可以在CA信号CA<0:22>中的值“1”的数目为奇数时变为“0”，或在信号的该数目为偶数时变为“1”。此外，当奇偶校验位PAR是“0”时(偶数检验)，奇偶校验状态PAR_STATE可以在CA信号CA<0:22>中的值“1”的数目为奇数时变为“1”，或在信号的该数目是偶数时变为“0”。
偏移单元320可以同步于时钟CLK而将CA信号CA<0:22>偏移用于奇偶校验检验单元310来执行奇偶校验检验所需的时间，并输出偏移过的信号作为CA信号CA_L<0:22>。
时钟发生单元330可以产生奇偶校验时钟PAR_CLK，以及在奇偶校验状态PAR_STATE是“1”时在预定时段期间将时钟CLK作为奇偶校验时钟PAR_CLK来传送，或者在奇偶校验状态PAR_STATE是“0”时不将时钟CLK作为奇偶校验时钟PAR_CLK来传送。因此，可以在奇偶校验状态PAR_STATE是“1”时在预定时段期间激活奇偶校验时钟PAR_CLK，或者在奇偶校验状态PAR_STATE是“0”时去激活奇偶校验时钟PAR_CLK。
图4是内部单元250的配置图。
参见图4，内部单元250可以包括多个存储体组BG0到BG3，每个存储体组包括多个存储体BK0到BK15。存储体BK0到BK15中的每个可以包括用于储存数据的多个存储单元(在图4中未图示)。
半导体器件110可以在数据读取操作或写入操作期间将数据写入通过地址信号CA<4:22>而选中择的存储单元或者从通过地址信号CA<4:22>而选中的存储单元读取数据。多个存储体组BG0到BG3之中的要被访问的存储体组可以通过存储体组地址信号CA<4:5>来选择。选中的存储体组之内的多个存储体BK0到BK15之中的要被访问的存储体可以通过存储体地址信号CA<6:7>来选择。选中的存储体之内的多个存储单元之中的要被访问的存储单元可以通过地址信号CA<8:22>来选择。
图5是根据本发明的另一个实施例的半导体器件110的配置图。
参见图5，半导体器件110可以包括：输入引脚101、输入/输出引脚102、数据路径选择单元501、命令偏移单元502、奇偶校验单元510、寄存器单元520、命令解码器530、模式设置单元540以及内部单元550。与图2中的半导体器件不同的是，图5中的半导体器件110还可以包括用于施加一个或更多个测试信号TM1和TM2的输入引脚101。
图5中的半导体器件110可以根据通过输入引脚101而输入的信号PAR_SIG、TM1和TM2来执行对CA信号CA<0:22>的偶数校验检验或奇数校验检验，以及功能测试设备120可以在功能测试期间使用测试信号TM1和TM2来控制偶数检验或奇数检验。信号PAR_SIG可以表示CA信号CA<0:22>中的值“1”的数目。在功能测试操作期间通过其输入信号PAR_SIG的输入引脚101不能使用，而是被浮置。命令偏移单元502、寄存器单元520、命令解码器530、模式设置单元540和内部单元550可以以与参照图2到图4而描述的那些相同的方式来配置以及操作。
图6是奇偶校验单元510的配置图。
参见图6，奇偶校验单元510可以包括：奇偶校验控制部601、奇偶校验检验部610、偏移部620和时钟发生部630。奇偶校验控制部601可以包括与非门NAND和反相器IV1到IV3。偏移部620和时钟发生部630可以以与参照图3而描述的那些相同的方式来配置以及操作。
奇偶校验检验部610可以判定CA信号CA<0:22>中的值“1”的数目是奇数还是偶数，并检测判定结果RES是否对应于信号PAR_SIG、TM1和TM2的组合的逻辑值。奇偶校验检验单元310可以对CA信号CA<0:22>执行异或运算。判定结果RES可以在CA信号CA<0:22>中值“1”的数目是奇数时变为“1”，或在信号的该数目为偶数时变为“0”。
此外，奇偶校验检验部610可以通过对信号PAR、测试信号TM2以及判定结果RES执行异或运算来判定奇偶校验状态PAR_STATE的逻辑值。可以通过对信号PAR_SIG和TM1执行“与”运算来获得信号PAR。测试信号TM1可以在功能测试期间将信号PAR固定为“0”。尽管信号PAR_SIG在功能测试期间浮置，但信号PAR可以在测试信号TM1为“0”时变为“0”。当测试信号TM2为“0”时，奇偶校验检验部610可以执行奇数检验。当测试信号TM2为“1”时，奇偶校验检验部610可以执行偶数检验。
在功能测试期间，功能测试设备120可以产生具有值“0”的测试信号TM1和TM2，以及产生CA信号CA<0:22>使得CA信号CA<0:22>中的值“1”的数目为偶数。在功能测试期间，功能测试设备120可以产生具有值“0”的测试信号TM1和具有值“1”的测试信号TM2，以及产生CA信号CA<0:22>使得CA信号CA<0:22>中的值“1”的数目为奇数。
图5中的半导体器件110可以以与图2中的半导体器件110相同的方式来执行测试，以及使用功能测试来执行OS测试。
图7是根据本发明的另一个实施例的半导体器件110的配置图。
参见图7，半导体器件110可以包括：输入引脚101、输入/输出引脚102、数据路径选择单元701、奇偶校验单元710、寄存器单元720、命令解码器730、模式设置单元740、内部电路750和数据转换单元760。图7中的半导体器件110可以使用用于控制寄存器单元720的功能测试来对CA输入引脚101执行OS测试。
CA信号CA<0:22>可以划分为第一组和第二组。第一组可以包括：激活命令信号CA<0>、行地址选通信号CA<1>、写入使能信号CA<3>、存储体地址信号CA<6:7>以及第11地址信号和第12地址信号CA<19:20>。第二组可以包括：列地址选通信号CA<2>、存储体组地址信号CA<4:5>以及第零地址信号到第十地址信号、第13地址信号以及第17地址信号CA<8:18>和CA<21:22>。第一组可以包括用于控制寄存器单元220的操作的CA信号CA<0:2>、CA<3>、CA<6:7>和CA<19:20>，而第二组可以包括不用于控制寄存器单元220的操作的CA信号CA<2>、CA<4:5>、CA<8:18>和CA<21:22>。为何将CA信号划分为两组来执行OS测试的原因可以描述如下。
第一组的CA信号可以用于控制寄存器单元220的操作。因此，通过确认寄存器单元220响应于被施加到寄存器单元220的第一组的CA信号而执行了预期操作来判定第一组的CA输入引脚101是否正确耦接是可能的。换言之，当寄存器单元220执行了与被提供给半导体器件110的第一组的CA信号相对应的预期操作时，其可以表明第一组的CA输入引脚101正确耦接。当寄存器单元220未执行与被提供给半导体器件110的第一组的CA信号相对应的预期操作时，其可以表明第一组的CA输入引脚101未正确耦接。
另一方面，由于第二组的CA信号未用于控制寄存器单元220的操作，故不能通过与第一组的CA信号相同的方法来判定第二组的CA输入引脚101是否正确耦接。在这种情形下，功能测试设备120可以施加第二组的CA信号到半导体器件110、并储存提供的CA信号，而半导体器件110可以将接收到的第二组的CA信号储存在多用途寄存器MPR0到MPR31中，并将储存的CA信号输出到功能测试设备。然后，功能测试设备120可以将从半导体器件110输出的第二组的CA信号与储存在功能测试设备120中的第二组的CA信号相比较，并判定第二组的CA输入引脚101是否正确耦接。
在下文中，将如下描述哪种操作由第一组的CA信号CA<0:2>、CA<3>、CA<6:7>和CA<19:20>来控制以及在功能测试期间如何执行对第一组的CA输入引脚101的OS测试。
可以在施加其中仅CA<0>是“1”而CA<1:3>是“0”的CA信号CA<0:3>时激活模式寄存器设置命令MRS。因此，功能测试设备120可以施加CA信号CA<0:3>为“1000”，并检验半导体器件110是否正确地执行了MRS设置，由此检测CA信号CA<0>的输入引脚101是否正确耦接。
可以在CA信号CA<0:3>是“1100”时激活写入命令WT。因此，功能测试设备120可以在MPR模式中施加CA信号CA<0:3>为“1100”，并检验数据是否被正确地写入多用途寄存器MPR0到MPR31，由此检测CA信号CA<1>的输入引脚101是否正确耦接。
可以在CA信号CA<0:3>是“1101”时激活读取命令RD。因此，功能测试设备120可以在MPR模式中施加CA信号CA<0:3>为“1101”，以及检验多用途寄存器MPR0到MPR31中的数据是否被正确地读取，由此检测CA信号CA<3>的输入引脚101是否正确耦接。
存储体地址信号CA<6:7>是用于选择多个多用途寄存器MPR0到MPR31之中的多用途寄存器来读取/写入数据的信号。例如，当存储体地址信号CA<6:7>是“00”、“10”、“01”和“11”时，多用途寄存器MPR0到MPR7、多用途寄存器MPR8到MPR15、多用途寄存器MPR16到MPR23和多用途寄存器MPR24到MPR31可以分别被选中。当半导体器件110被复位时，多用途寄存器MPR0到MPR31可以被复位以储存特定值。例如，多用途寄存器MPR0到MPR7、多用途寄存器MPR8到MPR15、多用途寄存器MPR16到MPR23和多用途寄存器MPR24到MPR31可以被设置为分别储存“10101010”、“11001100”、“11110000”和“00000000”。因此，在改变存储体地址信号CA<6:7>的值的同时读取并检验多用途寄存器的数据时，功能测试设备120可以根据存储体地址信号CA<6:7>的值来检验是否选中正确的多用途寄存器，由此检测存储体地址信号CA<6:7>的输入引脚101是否正确耦接。
第11地址信号和第12地址信号CA<19:20>可以被用来选择储存在多用途寄存器MPR0到MPR31中的数据的输出模式。储存在多用途寄存器MPR0到MPR31中的数据可以通过输入/输出引脚102来输出。此时，假定为多用途寄存器MPR0到MPR31的数据可以通过8个输入/输出引脚102来输出。此外，假定为该8个输入/输出引脚用DQ0到DQ7来表示，且储存在选中的多用途寄存器MPR0到MPR7中的值为“01111111”。
在其中第11地址信号和第12地址信号CA<19:20>是“00”的第一模式中，储存在选中的多用途寄存器MPR0到MPR7中的数据可以串行地输出到输入/输出引脚DQ0到DQ7。即，“01111111”可以串行地输出到输入/输出引脚DQ0到DQ7中的每个。在其中第11地址信号和第12地址信号CA<19:20>是“10”的第二模式中，储存在选中的多用途寄存器MPR0到MPR7中的数据可以输出到对应的输入/输出引脚DQ0到DQ7。即，“0”可以输出到输入/输出引脚DQ0，而“1”可以输出到输入/输出引脚DQ1到DQ7。在其中第11地址信号和第12地址信号CA<19:20>是“01”的第三模式中，多用途寄存器MPR0到MPR31的数据可以通过对应的输入/输出引脚102来串行地输出。例如，当假定“10101010”、“11001100”、“11110000”和“00000000”分别储存在多用途寄存器MPR0到MPR7、多用途寄存器MPR8到MPR15、多用途寄存器MPR16到MPR23和多用途寄存器MPR24到MPR31中时，“10101010”可以通过输入/输出引脚DQ0来串行地输出，“11001100”可以通过输入/输出引脚DQ1来串行地输出，“11110000”可以通过输入/输出引脚DQ2来串行地输出，以及“00000000”可以通过输入/输出引脚DQ3来串行地输出。
因此，当改变第11地址信号和第12地址信号CA<19:20>的值的同时读取并检验多用途寄存器中的数据时，功能测试设备120可以根据第11地址信号和第12地址信号CA<19:20>的值来检验是否选中正确的多用途寄存器，由此检测第11地址信号和第12地址信号CA<19:20>的输入引脚101是否正确耦接。
在下文中，将描述在功能测试期间如何执行针对第二组的CA输入引脚101的OS测试。此时，仅使用多个寄存器MPR0到MPR31之中的多用途寄存器MPR0到MPR7来执行OS测试的方法将被描述如下。
由于第二组的CA信号CA<2>、CA<4:5>、CA<8:18>和CA<21:22>的数目为16而用于功能测试的多用途寄存器MPR0到MPR7的数目为8，故可以通过将数据写入多用途寄存器MPR0到MPR7两次或从多用途寄存器MPR0到MPR7读取两次数据来完成对第二组的CA输入引脚101的OS测试。此时，可以根据测试信号TM3来选择储存在多用途寄存器MPR0到MPR7中的CA信号。测试信号TM3可以通过分开形成在半导体器件110中的输入引脚101来从功能测试设备120输入到半导体器件110。
首先，当测试信号TM3是“0”时，寄存器单元720可以通过写入操作来将CA信号CA<2>、CA<4:5>和CA<8:12>储存在多用途寄存器MPR0到MPR7中。然后，功能测试设备120可以将通过读取操作而从多用途寄存器MPR0到MPR7输出的CA信号CA<2>、CA<4:5>和CA<8:12>与储存在功能测试设备120中的CA信号相比较，并检测CA信号CA<2>、CA<4:5>和CA<8:12>的输入引脚101是否正确耦接。
然后，当测试信号TM3是“1”时，寄存器单元720可以通过写入操作来将CA信号CA<13:18>和CA<21:22>储存在多用途寄存器MPR0到MPR7中。然后，功能测试设备120可以将通过读取操作而从多用途寄存器MPR0到MPR7输出的CA信号CA<13:18>和CA<21:22>与储存在功能测试设备120中的CA信号相比较，并检测CA信号CA<13:18>和CA<21:22>的输入引脚101是否正确耦接。
数据转换单元750可以对输入到输入/输出引脚102的数据执行串行到并行转换，并将转换过的数据加载到全局总线GIO<0:63>上，或者对全局总线GIO<0:63>的数据执行并行到串行转换并将转换过的数据输出到输入/输出引脚102。
图1中的半导体系统和图7中的半导体器件110可以使用半导体器件110的寄存器单元720来通过仅能够执行功能测试的功能测试设备120来执行对CA输入引脚101的OS测试。因此，可以减少制备时间和成本。
图8是寄存器单元720的配置图。
参见图8，寄存器单元720可以包括：多用途寄存器MPR0到MPR31、选择部810和寄存器控制部820。寄存器控制部820可以包括解码器821和读取控制器822。
选择部810可以响应于测试信号TM3来选择CA信号CA<2>、CA<4:5>、CA<8:18>和CA<21:22>中的部分，以及通过输入线A<0:7>来将选中的信号传送到多用途寄存器MPR0到MPR31。选择部810可以在测试信号TM3为“0”时选择CA信号CA<2>、CA<4:5>、CA<8:12>并将选中的信号传送到输入线A<0>到A<7>，或者在测试信号TM3为“1”时选择CA信号CA<13:18>和CA<21:22>并将选中的信号传送到输入线A<0>到A<7>。
在其中MPR信号被激活的MPR模式中，寄存器单元720可以从多用途寄存器MPR0到MPR31中读取数据或将数据写入多用途寄存器MPR0到MPR31。解码器821可以对存储体地址信号CA<4:5>解码，并将选择信号EN<0:3>之中的与存储体地址信号CA<4:5>的值相对应的一个选择信号激活。当在MPR模式中写入命令WT被激活时，被传送到输入线A<0:7>的信号可以被储存在选中的多用途寄存器中。例如，当存储体地址信号CA<4:5>是“00”时，选择信号EN0可以被激活。当在MPR模式中写入命令WT被激活时，输入线A<0>到A<7>的信号可以被储存在多用途寄存器MPR0到MPR7中。
当在MPR模式中读取命令RD被激活时，读取控制器822可以根据通过第11地址信号和第12地址信号CA<19:20>而设置的输出模式来将多用途寄存器MPR0到MPR31中的数据传送到全局总线GIO<0:63>。全局总线GIO<0:63>的数据可以通过输入/输出引脚102来输出到半导体器件110的外部。
图9是用于描述用来测试根据本发明的一个实施例的半导体器件的方法的流程图。图9中的用于测试半导体器件的方法可以包括使用图2或图5中的半导体器件110的测试方法。
参见图9，用于测试半导体器件的方法可以包括：CA信号施加步骤S910、奇偶校验检验步骤S920、CA信号储存步骤S930、CA信号输出步骤S940和信号比较步骤S950。
在CA信号施加步骤S910，功能测试设备120可以施加CA信号CA<0:22>到半导体器件110。如以上参照图2所述，功能测试设备120可以直接产生CA信号CA<0:22>和奇偶校验位PAR使得CA信号CA<0:22>中的值“1”的数目不对应于奇偶校验位PAR，并将CA信号CA<0:22>和奇偶校验位PAR施加到半导体器件110。另一方面，如以上参照图5所述，功能测试设备120可以产生具有预定数目的值“1”的CA信号CA<0:22>以及产生信号PAR_SIG、TM1和TM2，使得图5中的半导体器件110通过信号PAR_SIG、TM1和TM2的组合来对CA信号CA<0:22>或者执行偶数校验检验或者执行奇数校验检验，所述偶数校验检验或奇数校验检验的结果为失败。
在奇偶校验检验步骤S920，功能测试设备120可以对CA信号CA<0:22>执行奇偶校验操作并产生奇偶校验时钟PAR_CLK和奇偶校验状态PAR_STATE。作为参考，当CA输入引脚101正确耦接时，奇偶校验时钟PAR_CLK可以被激活，而奇偶校验状态PAR_STATE可以变为“1”。
当作为奇偶校验检验结果而奇偶校验时钟PAR_CLK被激活且奇偶校验状态PAR_STATE变为“1”时，CA信号CA<0:22>可以在CA信号储存步骤S930中被储存在多用途寄存器MPR0到MPR3中。
在CA信号输出步骤S940，可以将奇偶校验状态PAR_STATE和储存在多用途寄存器MPR0到MPR3中的CA信号CA<0:22>向外部输出。输出的CA信号CA<0:22>可以被输入到功能测试设备120。
在信号比较步骤S950，功能测试设备120可以将储存于其中的CA信号CA<0:22>与从半导体器件110输出的CA信号CA<0:22>相比较，并检测CA输入引脚101是否正确耦接。
图10是用于描述用来测试根据本发明的一个实施例的半导体器件的方法的流程图。图10中的用于测试半导体器件的方法包括使用图7中的半导体器件110的测试方法。
参见图10，用于测试半导体器件的方法可以包括：CA信号施加步骤S1010、命令执行步骤S1020、第一组判定步骤S1030和第二组判定步骤S1040。
在CA信号施加步骤S1010，可以施加CA信号CA<0:22>到功能测试设备120。此时，CA信号可以包括用于执行MRS模式的组合、用于执行写入操作的组合、用于执行读取操作的组合、用于选择多用途寄存器MPR0到MPR31中的部分的组合以及用于选择储存在多用途寄存器MPR0到MPR31中的数据的输出模式的组合。
在命令执行步骤S1020，半导体器件110可以执行与在CA信号施加步骤S1010施加的CA信号之中的第一组的CA信号的组合相对应的操作。在第一组判定步骤S1030，功能测试设备120可以通过检测半导体器件110是否正确地执行了命令执行步骤S1020中的命令来执行针对第一组的CA输入引脚的OS测试。
此时，命令执行步骤S1020可以包括将第二组的CA信号储存在多用途寄存器MPR0到MPR31中以及将储存的CA信号输出。在第二组判定步骤S1040，功能测试设备120可以通过将储存于其中的CA信号与在命令执行步骤S1020输出的第二组的CA信号相比较来执行针对第二组的CA输入引脚的OS测试。
根据第二组判定步骤S1040之后是否针对所有的CA输入引脚的OS测试都被完成，过程可以结束，或者步骤S1010到步骤S1040可以重复。
根据本发明的实施例，半导体系统及用于测试半导体器件的方法可以使用对包括多用途寄存器的半导体器件执行功能测试的封装功能测试设备来执行针对半导体器件的输入/输出引脚的OS测试。
尽管已经处于说明性的目的而描述了各种实施例，但对于本领域技术人员将明显的是，在不脱离如所附权利要求书中所限定的本发明的精神和范围的情况下，可以做出各种改变和变型。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体系统，包括：
半导体器件，包括：
多个第一输入引脚，适用于接收多个命令信号/地址信号；
多个多用途寄存器；以及
奇偶校验检验单元，适用于：在命令信号/地址信号中的第一逻辑值的数目对应于奇偶校验位的逻辑值时将奇偶校验检验结果确定为通过，在第一逻辑值的数目与奇偶校验位的逻辑值不对应时将奇偶校验检验结果确定为失败，以及控制命令信号/地址信号被储存在多用途寄存器中；以及
功能测试设备，适用于：在功能测试期间施加命令信号/地址信号到第一输入引脚，以及控制命令信号/地址信号使得第一逻辑值的数目与奇偶校验位的逻辑值不对应。
技术方案2.如技术方案1所述的半导体系统，
其中，当奇偶校验位具有第一奇偶校验检验值时，奇偶校验检验单元在第一逻辑值的数目为奇数时将奇偶校验检验结果确定为通过，而在第一逻辑值的数目为偶数时将奇偶校验检验结果确定为失败，以及
其中，当奇偶校验位具有第二奇偶校验检验值时，奇偶校验检验单元在第一逻辑值的数目为偶数时将奇偶校验检验结果确定为通过，而在第一逻辑值的数目为奇数时将奇偶校验检验结果确定为失败。
技术方案3.如技术方案1所述的半导体系统，
其中，半导体器件包括适用于接收奇偶校验位的第二输入引脚，以及
其中，功能测试设备在功能测试期间施加命令信号/地址信号以及奇偶校验位使得第一逻辑值的数目与奇偶校验位的逻辑值不对应。
技术方案4.如技术方案1所述的半导体系统，
其中，半导体器件包括：
第二输入引脚，适用于接收奇偶校验信号；
一个或更多个测试输入引脚，适用于接收一个或更多个测试信号；以及
奇偶校验控制单元，适用于通过组合奇偶校验信号和所述一个或更多个测试信号来产生奇偶校验位，以及
其中，在功能测试期间，功能测试设备施加命令信号/地址信号使得第一逻辑值的数目对应于奇偶校验信号的逻辑值，以及施加所述一个或更多个测试信号使得第一逻辑值的数目与奇偶校验位的逻辑值不对应。
技术方案5.如技术方案1所述的半导体系统，其中，半导体器件将奇偶校验检验单元的判定结果储存在多用途寄存器中、以及将储存在多用途寄存器中的奇偶校验检验单元的判定结果以及命令信号/地址信号输出，以及功能测试设备将施加到半导体器件的命令信号/地址信号与从半导体器件输出的命令信号/地址信号相比较。
技术方案6.如技术方案5所述的半导体系统，
其中，功能测试设备在判定结果为失败且储存的命令信号/地址信号等于输出的命令信号/地址信号时将针对第一输入引脚的测试结果确定为通过，以及
其中，功能测试设备在判定结果为失败且储存的命令信号/地址信号不同于输出的命令信号/地址信号时、或者在判定结果为通过时将针对第一输入引脚的测试结果确定为失败。
技术方案7.如技术方案1所述的半导体系统，其中，奇偶校验检验单元将通过对命令信号/地址信号执行异或运算而获得的组合信号的逻辑值与奇偶校验位相比较，并判定第一逻辑值的数目是否对应于所述组合信号的逻辑值。
技术方案8.如技术方案1所述的半导体系统，
其中，半导体器件还包括内部电路，所述内部电路适用于：当奇偶校验检验单元的判定结果为通过时，所述内部电路在正常操作期间对由命令信号/地址信号之中的一个或更多个信号的组合指定的位置执行通过命令信号/地址信号之中的所述一个或更多个信号的组合而施加的命令，以及
当半导体器件是存储器件时，内部电路包括多个存储单元，并根据所述命令来访问指定的位置处的存储单元，其中，所述命令包括数据读取命令或数据写入命令，访问包括数据读取操作或数据写入操作。
技术方案9.如技术方案8所述的半导体系统，其中，半导体器件还包括数据经其而输入/输出的多个数据输入/输出引脚，并将储存在多用途寄存器中的命令信号/地址信号输出到数据输入/输出引脚。
技术方案10.如技术方案1所述的半导体系统，其中，所述多个命令信号/地址信号包括激活命令信号、列选通命令信号、行选通命令信号、写入使能命令信号、一个或更多个存储体组地址信号、一个或更多个存储体地址信号以及一个或更多个地址信号中的一个或更多个命令信号/地址信号。
技术方案11.一种半导体系统，包括：
半导体器件包括：
多个多用途寄存器；以及
多个第一输入引脚，适用于接收被划分为第一组和第二组的多个命令信号/地址信号，且适用于执行由第一组的命令信号/地址信号指定的一个或更多个功能测试，其中，功能测试操作包括将第二组的命令信号/地址信号储存在多用途寄存器中以及将第二组的命令信号/地址信号从多用途寄存器输出的操作，
功能测试设备，适用于：在功能测试期间施加命令信号/地址信号到第一输入引脚，并根据半导体器件是否正确地执行功能测试操作以及储存于其中的命令信号/地址信号与从半导体器件输出的命令信号/地址信号之间的比较结果来判定针对第一输入引脚的测试结果。
技术方案12.如技术方案11所述的半导体系统，
其中，功能测试设备在半导体器件正确地执行功能测试操作时将针对与第一组的命令信号/地址信号相对应的第一输入引脚的测试结果确定为通过，以及
其中，功能测试设备在半导体器件未正确地执行功能测试操作时将针对与第一组的命令信号/地址信号相对应的第一输入引脚的测试结果确定为失败。
技术方案13.如技术方案11所述的半导体系统，
其中，当从半导体器件输出的命令信号/地址信号等于储存的命令信号/地址信号时，功能测试设备将针对与第二组的命令信号/地址信号相对应的第一输入引脚的测试结果确定为通过，以及
其中，当从半导体器件输出的命令信号/地址信号不同于储存的命令信号/地址信号时，功能测试设备将针对与第二组的命令信号/地址信号相对应的第一输入引脚的测试结果确定为失败。
技术方案14.如技术方案11所述的半导体系统，其中，所述一个或更多个功能测试操作包括以下操作之中的一个或更多个操作：
控制半导体器件进入用于访问多用途寄存器的模式的操作；
选择所述多个多用途寄存器中的一个或更多个多用途寄存器的操作；
将命令信号/地址信号储存在多用途寄存器中的操作；
将存储在多用途寄存器中的命令信号/地址信号输出的操作；以及
选择储存在多用途寄存器中的命令信号/地址信号的输出模式的操作。
技术方案15.如技术方案11所述的半导体系统，
其中，半导体器件还包括适用于接收测试信号的测试输入引脚，以及
其中，半导体器件通过测试信号来选择第二组的命令信号/地址信号之中的要储存在多用途寄存器中的命令信号/地址信号以及要从多用途寄存器输出的命令信号/地址信号。
技术方案16.如技术方案14所述的半导体系统，
其中，半导体器件还包括数据经其输入/输出的多个数据输入/输出引脚，以及
其中，半导体器件将储存在多用途寄存器中的命令信号/地址信号输出到数据输入/输出引脚。
技术方案17.如技术方案16所述的半导体系统，其中，半导体器件在以下模式中的一个或更多个输出模式期间将储存在多用途寄存器中的命令信号/地址信号输出到数据输入/输出引脚：
模式，其中储存在多用途寄存器中的所有命令信号/地址信号被串行地输出到数据输入/输出引脚中的每个；
模式，其中储存在多用途寄存器中的命令信号/地址信号中的每个被输出到对应的数据输入/输出引脚；以及
模式，其中储存在对应的多用途寄存器中的命令信号/地址信号被输出到数据输入/输出引脚中的每个。
技术方案18.如技术方案11所述的半导体系统，其中，所述多个命令信号/地址信号包括激活命令信号、列选通命令信号、行选通命令信号、写入使能命令信号、一个或更多个存储体组地址信号、一个或更多个存储体地址信号以及一个或更多个地址信号中的一个或更多个命令信号/地址信号。
技术方案19.一种用于测试半导体器件的方法，所述半导体器件包括用于接收多个命令信号/地址信号的多个输入引脚且包括多个多用途寄存器，所述方法包括：
通过输入引脚施加命令信号/地址信号到半导体器件，而控制命令信号/地址信号使得命令信号/地址信号中的第一逻辑值的数目不对应于奇偶校验位的奇偶校验检验值；
执行奇偶校验检验，并在第一逻辑值的数目对应于奇偶校验位的奇偶校验检验值时将奇偶校验检验结果确定为通过，或者在第一逻辑值的数目与奇偶校验位的奇偶校验检验值不对应时将奇偶校验检验结果确定为失败；以及
当奇偶校验检验结果被确定为失败时将命令信号/地址信号以及奇偶校验位储存在多用途寄存器中。
技术方案20.如技术方案19所述的方法，其中，在执行奇偶校验检验中，
当奇偶校验位具有第一奇偶校验检验值时，奇偶校验检验结果在第一逻辑值的数目为奇数时被确定为通过、以及在第一逻辑值的数目为偶数时被确定为失败，以及
其中，当奇偶校验位具有第二奇偶校验检验值时，奇偶校验检验结果在第一逻辑值的数目为偶数时被确定为通过、以及在第一逻辑值的数目为奇数时被确定为失败。
技术方案21.如技术方案19所述的方法，
其中，施加命令信号/地址信号包括通过半导体器件的奇偶校验输入引脚来施加奇偶校验位，以及
其中，奇偶校验位具有与命令信号/地址信号中的第一逻辑值的数目不对应的奇偶校验检验值。
技术方案22.如技术方案19所述的方法，其中，施加命令信号/地址信号包括：
通过半导体器件的奇偶校验输入引脚来施加奇偶校验信号，其中，奇偶校验信号具有与第一逻辑值的数目相对应的逻辑值；以及
通过半导体器件的一个或更多个测试输入引脚来施加一个或更多个测试信号，以及控制通过所述一个或更多个测试信号与奇偶校验信号的组合而产生的奇偶校验位使得奇偶校验位与命令信号/地址信号中的第一逻辑值的数目不对应。
技术方案23.如技术方案19所述的方法，
其中，当奇偶校验检验结果为失败且施加到半导体器件的命令信号/地址信号等于输出的命令信号/地址信号时，将针对第一输入引脚的测试结果确定为通过，以及
其中，当奇偶校验检验结果为失败且施加到半导体器件的命令信号/地址信号不同于输出的命令信号/地址信号时、或者奇偶校验检验结果为通过时，将针对第一输入引脚的测试结果确定为失败。
技术方案24.一种用于测试半导体器件的方法，所述半导体器件包括多个多用途寄存器以及用于接收被划分为第一组和第二组的多个命令信号/地址信号的多个输入引脚，所述方法包括：
通过输入引脚来施加命令信号/地址信号到半导体器件；
执行由第一组的命令信号/地址信号指定的一个或更多个功能测试操作，其中，测试操作包括将第二组的命令信号/地址信号储存在多用途寄存器中以及从多用途寄存器中输出第二组的命令信号/地址信号的操作；
根据半导体器件是否正确地执行所述一个或更多个功能测试操作来判定针对与第一组的命令信号/地址信号相对应的输入引脚的测试结果；以及
根据施加到半导体器件的命令信号/地址信号与从半导体器件输出的命令信号/地址信号之间的比较结果来判定针对与第二组的命令信号/地址信号相对应的输入引脚的测试结果。
技术方案25.如技术方案24所述的方法，
其中，判定针对与第一组的命令信号/地址信号相对应的输入引脚的测试结果在半导体器件正确地执行功能测试操作时将测试结果确定为通过，以及
其中，判定针对与第一组的命令信号/地址信号相对应的输入引脚的测试结果在半导体器件未正确地执行功能测试操作时将测试结果确定为失败。
技术方案26.如技术方案24所述的方法，
其中，当施加到半导体器件的命令信号/地址信号等于从半导体器件输出的命令信号/地址信号时，将针对与第二组的命令信号/地址信号相对应的输入引脚确定为通过，以及
其中，当施加到半导体器件的命令信号/地址信号不同于从半导体器件输出的命令信号/地址信号时，将针对与第二组的命令信号/地址信号相对应的输入引脚确定为失败。

Claims (10)

1.一种半导体系统，包括：
半导体器件，包括：
多个第一输入引脚，适用于接收多个命令信号/地址信号；
多个多用途寄存器；以及
奇偶校验检验单元，适用于：在命令信号/地址信号中的第一逻辑值的数目对应于奇偶校验位的逻辑值时将奇偶校验检验结果确定为通过，在第一逻辑值的数目与奇偶校验位的逻辑值不对应时将奇偶校验检验结果确定为失败，以及控制命令信号/地址信号被储存在多用途寄存器中；以及
功能测试设备，适用于：在功能测试期间施加命令信号/地址信号到第一输入引脚，以及控制命令信号/地址信号使得第一逻辑值的数目与奇偶校验位的逻辑值不对应。
2.如权利要求1所述的半导体系统，
其中，当奇偶校验位具有第一奇偶校验检验值时，奇偶校验检验单元在第一逻辑值的数目为奇数时将奇偶校验检验结果确定为通过，而在第一逻辑值的数目为偶数时将奇偶校验检验结果确定为失败，以及
其中，当奇偶校验位具有第二奇偶校验检验值时，奇偶校验检验单元在第一逻辑值的数目为偶数时将奇偶校验检验结果确定为通过，而在第一逻辑值的数目为奇数时将奇偶校验检验结果确定为失败。
3.如权利要求1所述的半导体系统，
其中，半导体器件包括适用于接收奇偶校验位的第二输入引脚，以及
其中，功能测试设备在功能测试期间施加命令信号/地址信号以及奇偶校验位使得第一逻辑值的数目与奇偶校验位的逻辑值不对应。
4.如权利要求1所述的半导体系统，
其中，半导体器件包括：
第二输入引脚，适用于接收奇偶校验信号；
一个或更多个测试输入引脚，适用于接收一个或更多个测试信号；以及
奇偶校验控制单元，适用于通过组合奇偶校验信号和所述一个或更多个测试信号来产生奇偶校验位，以及
其中，在功能测试期间，功能测试设备施加命令信号/地址信号使得第一逻辑值的数目对应于奇偶校验信号的逻辑值，以及施加所述一个或更多个测试信号使得第一逻辑值的数目与奇偶校验位的逻辑值不对应。
5.如权利要求1所述的半导体系统，其中，半导体器件将奇偶校验检验单元的判定结果储存在多用途寄存器中、以及将储存在多用途寄存器中的奇偶校验检验单元的判定结果以及命令信号/地址信号输出，以及功能测试设备将施加到半导体器件的命令信号/地址信号与从半导体器件输出的命令信号/地址信号相比较。
6.如权利要求5所述的半导体系统，
其中，功能测试设备在判定结果为失败且储存的命令信号/地址信号等于输出的命令信号/地址信号时将针对第一输入引脚的测试结果确定为通过，以及
其中，功能测试设备在判定结果为失败且储存的命令信号/地址信号不同于输出的命令信号/地址信号时、或者在判定结果为通过时将针对第一输入引脚的测试结果确定为失败。
7.如权利要求1所述的半导体系统，其中，奇偶校验检验单元将通过对命令信号/地址信号执行异或运算而获得的组合信号的逻辑值与奇偶校验位相比较，并判定第一逻辑值的数目是否对应于所述组合信号的逻辑值。
8.一种半导体系统，包括：
半导体器件包括：
多个多用途寄存器；以及
多个第一输入引脚，适用于接收被划分为第一组和第二组的多个命令信号/地址信号，且适用于执行由第一组的命令信号/地址信号指定的一个或更多个功能测试，其中，功能测试操作包括将第二组的命令信号/地址信号储存在多用途寄存器中以及将第二组的命令信号/地址信号从多用途寄存器输出的操作，
功能测试设备，适用于：在功能测试期间施加命令信号/地址信号到第一输入引脚，并根据半导体器件是否正确地执行功能测试操作以及储存于其中的命令信号/地址信号与从半导体器件输出的命令信号/地址信号之间的比较结果来判定针对第一输入引脚的测试结果。
9.一种用于测试半导体器件的方法，所述半导体器件包括用于接收多个命令信号/地址信号的多个输入引脚且包括多个多用途寄存器，所述方法包括：
通过输入引脚施加命令信号/地址信号到半导体器件，而控制命令信号/地址信号使得命令信号/地址信号中的第一逻辑值的数目不对应于奇偶校验位的奇偶校验检验值；
执行奇偶校验检验，并在第一逻辑值的数目对应于奇偶校验位的奇偶校验检验值时将奇偶校验检验结果确定为通过，或者在第一逻辑值的数目与奇偶校验位的奇偶校验检验值不对应时将奇偶校验检验结果确定为失败；以及
当奇偶校验检验结果被确定为失败时将命令信号/地址信号以及奇偶校验位储存在多用途寄存器中。
10.一种用于测试半导体器件的方法，所述半导体器件包括多个多用途寄存器以及用于接收被划分为第一组和第二组的多个命令信号/地址信号的多个输入引脚，所述方法包括：
通过输入引脚来施加命令信号/地址信号到半导体器件；
执行由第一组的命令信号/地址信号指定的一个或更多个功能测试操作，其中，测试操作包括将第二组的命令信号/地址信号储存在多用途寄存器中以及从多用途寄存器中输出第二组的命令信号/地址信号的操作；
根据半导体器件是否正确地执行所述一个或更多个功能测试操作来判定针对与第一组的命令信号/地址信号相对应的输入引脚的测试结果；以及
根据施加到半导体器件的命令信号/地址信号与从半导体器件输出的命令信号/地址信号之间的比较结果来判定针对与第二组的命令信号/地址信号相对应的输入引脚的测试结果。
CN201510609566.9A 2015-03-05 2015-09-22 半导体系统及用于测试半导体器件的方法 Active CN105938727B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020150030748A KR20160107685A (ko) 2015-03-05 2015-03-05 반도체 시스템 및 반도체 장치의 테스트 방법
KR10-2015-0030748 2015-03-05

Publications (2)

Publication Number Publication Date
CN105938727A true CN105938727A (zh) 2016-09-14
CN105938727B CN105938727B (zh) 2021-02-26

Family

ID=56321112

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510609566.9A Active CN105938727B (zh) 2015-03-05 2015-09-22 半导体系统及用于测试半导体器件的方法

Country Status (3)

Country Link
US (1) US9390815B1 (zh)
KR (1) KR20160107685A (zh)
CN (1) CN105938727B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108305664A (zh) * 2017-01-13 2018-07-20 爱思开海力士有限公司 半导体器件
CN110196821A (zh) * 2018-02-27 2019-09-03 爱思开海力士有限公司 半导体器件
CN110364194A (zh) * 2018-04-09 2019-10-22 爱思开海力士有限公司 半导体装置
CN110534500A (zh) * 2018-05-23 2019-12-03 爱思开海力士有限公司 半导体器件和包括半导体器件的存储模块
CN112447261A (zh) * 2019-09-03 2021-03-05 美光科技公司 用以检测外部端子处的测试探测接触的方法和设备

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102414257B1 (ko) * 2017-07-20 2022-06-29 에스케이하이닉스 주식회사 전자장치
KR102533232B1 (ko) 2017-11-13 2023-05-16 삼성전자주식회사 데이터 입출력 단위들이 서로 상이한 글로벌 라인 그룹들을 갖는 메모리 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6119257A (en) * 1997-02-21 2000-09-12 Advantest Corporation Semiconductor device testing apparatus capable of high speed test operation
CN1952906A (zh) * 2005-10-21 2007-04-25 鸿富锦精密工业（深圳）有限公司 主机串口的测试系统及方法
CN101042939A (zh) * 2006-03-22 2007-09-26 恩益禧电子股份有限公司 半导体装置及其测试方法
CN101458289A (zh) * 2007-12-13 2009-06-17 鸿富锦精密工业（深圳）有限公司 主机板线路检测装置
CN102959639A (zh) * 2010-06-28 2013-03-06 英特尔公司 经由存储器的误差信号训练存储器信号的方法和装置
US20140250353A1 (en) * 2013-03-04 2014-09-04 Hun-Dae Choi Semiconductor memory device and system conducting parity check and operating method of semiconductor memory device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3888631B2 (ja) * 2000-11-02 2007-03-07 株式会社ルネサステクノロジ 半導体メモリおよび半導体メモリの検査方法並びに製造方法
KR20040063576A (ko) 2003-01-08 2004-07-14 삼성전자주식회사 누설 전류 측정에 의한 반도체 장치의 출력핀들에 대한단락/단선 테스트 방법
JP2010182349A (ja) * 2009-02-03 2010-08-19 Toshiba Corp 半導体記憶装置及びその自己テスト方法
KR101907068B1 (ko) * 2012-06-20 2018-10-11 에스케이하이닉스 주식회사 메모리 장치
KR102103865B1 (ko) 2013-11-05 2020-04-24 에스케이하이닉스 주식회사 반도체 시스템

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6119257A (en) * 1997-02-21 2000-09-12 Advantest Corporation Semiconductor device testing apparatus capable of high speed test operation
CN1952906A (zh) * 2005-10-21 2007-04-25 鸿富锦精密工业（深圳）有限公司 主机串口的测试系统及方法
CN101042939A (zh) * 2006-03-22 2007-09-26 恩益禧电子股份有限公司 半导体装置及其测试方法
CN101458289A (zh) * 2007-12-13 2009-06-17 鸿富锦精密工业（深圳）有限公司 主机板线路检测装置
CN102959639A (zh) * 2010-06-28 2013-03-06 英特尔公司 经由存储器的误差信号训练存储器信号的方法和装置
US20140250353A1 (en) * 2013-03-04 2014-09-04 Hun-Dae Choi Semiconductor memory device and system conducting parity check and operating method of semiconductor memory device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108305664A (zh) * 2017-01-13 2018-07-20 爱思开海力士有限公司 半导体器件
CN108305664B (zh) * 2017-01-13 2021-07-09 爱思开海力士有限公司 半导体器件
CN110196821A (zh) * 2018-02-27 2019-09-03 爱思开海力士有限公司 半导体器件
CN110364194A (zh) * 2018-04-09 2019-10-22 爱思开海力士有限公司 半导体装置
CN110534500A (zh) * 2018-05-23 2019-12-03 爱思开海力士有限公司 半导体器件和包括半导体器件的存储模块
CN110534500B (zh) * 2018-05-23 2023-09-08 爱思开海力士有限公司 半导体器件和包括半导体器件的存储模块
CN112447261A (zh) * 2019-09-03 2021-03-05 美光科技公司 用以检测外部端子处的测试探测接触的方法和设备

Also Published As

Publication number Publication date
CN105938727B (zh) 2021-02-26
KR20160107685A (ko) 2016-09-19
US9390815B1 (en) 2016-07-12

Similar Documents

Publication Publication Date Title
CN105938727A (zh) 半导体系统及用于测试半导体器件的方法
US10347355B2 (en) Device and method for repairing memory cell and memory system including the device
TWI602181B (zh) 記憶體系統以及使用測試元件傳輸失效位址至記憶體元件的操作方法
KR102076584B1 (ko) 메모리 셀을 리페어 하는 방법과 장치 및 이를 포함하는 메모리 시스템
US7284166B2 (en) Programmable multi-mode built-in self-test and self-repair structure for embedded memory arrays
US7508724B2 (en) Circuit and method for testing multi-device systems
US7971117B2 (en) Test circuits of semiconductor memory device for multi-chip testing and method for testing multi chips
US8730744B2 (en) Semiconductor memory with redundant word lines, system, and method of manufacturing semiconductor memory
US9640279B1 (en) Apparatus and method for built-in test and repair of 3D-IC memory
US10083760B2 (en) Semiconductor devices and semiconductor systems including the same
US9672939B2 (en) Memory devices, testing systems and methods
US7765442B2 (en) Memory device testable without using data and dataless test method
CN101071630A (zh) 用于前端压缩模式的并行读取
CN201117296Y (zh) 一种嵌入式存储器内建自测试结构
CN102651231B (zh) 半导体存储器件
CN1637953B (zh) 具有高级测试模式的半导体存储装置及测试方法
KR100604888B1 (ko) 개선된 테스트 회로를 구비하는 집적회로 장치 및집적회로 장치 테스트 방법
CN101071631A (zh) 用于后端测试的多个存储库读取和数据压缩
US9941020B2 (en) Semiconductor system and method for testing semiconductor device
JP4939428B2 (ja) 試験装置
KR100324018B1 (ko) 반도체메모리와그의멀티비트테스트방법
KR20140086630A (ko) 반도체 메모리 장치 및 그의 동작 방법
US20060041798A1 (en) Design techniques to increase testing efficiency
JP2015032334A (ja) 半導体装置及び半導体装置のテスト方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant