CN110534500A - 半导体器件和包括半导体器件的存储模块 - Google Patents

半导体器件和包括半导体器件的存储模块 Download PDF

Info

Publication number
CN110534500A
CN110534500A CN201811532466.0A CN201811532466A CN110534500A CN 110534500 A CN110534500 A CN 110534500A CN 201811532466 A CN201811532466 A CN 201811532466A CN 110534500 A CN110534500 A CN 110534500A
Authority
CN
China
Prior art keywords
signal
chip
semiconductor devices
test
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811532466.0A
Other languages
English (en)
Other versions
CN110534500B (zh
Inventor
金龙燮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN110534500A publication Critical patent/CN110534500A/zh
Application granted granted Critical
Publication of CN110534500B publication Critical patent/CN110534500B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2853—Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/31813—Test pattern generators
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
    • G01R31/318513—Test of Multi-Chip-Moduls
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50008—Marginal testing, e.g. race, voltage or current testing of impedance
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56004—Pattern generation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56008—Error analysis, representation of errors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G11C2029/2602—Concurrent test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Automation & Control Theory (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种半导体器件可以包括多个芯片和测试焊盘。多个芯片可以检查以特定比特位为单位被激活的多个图案信号的奇偶校验位，并储存通过检查奇偶校验位而生成的测试结果信号。当从任一测试结果信号检测到错误时，多个芯片可以输出错误检测信号。测试焊盘可以将从多个芯片接收的错误检测信号输出到外部部件。多个芯片可以共同耦接到至少一个连接线，使得当从多个芯片中的至少一个芯片输出错误检测信号时，输出的错误检测信号通过测试焊盘被输出。

Description

半导体器件和包括半导体器件的存储模块
相关申请的交叉引用
本申请要求2018年5月23日提交的韩国专利申请号10-2018-0058128的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例总体上可以涉及半导体器件和包括半导体器件的存储模块，以及一种操作半导体器件的方法，更具体地，涉及与测试多个层叠的半导体芯片相关的技术。
背景技术
近年来，为了提高半导体器件的集成度，层叠多个芯片的三维(3D)排列技术受到更多关注。层叠的芯片可以通过硅通孔(TSV)或引线键合来彼此电耦接。包括在半导体器件中的芯片可以通过TSV或引线键合接收用于进入测试模式的地址、命令、信号以及测试操作所需的信号，并且可以输出包括各种信息的信号和数据。
在基于3D排列技术的半导体器件制成之后，需要用于测试所制造的半导体器件是否正常工作的测试。在使用其中层叠多个芯片的半导体器件的情况下，缺陷可能出现在用以互连各个芯片所需的TSV或引线键合中。
如果在测试操作期间在TSV或引线键合中出现缺陷，则这意味着遇到了有缺陷的芯片。如果缺陷出现在用以互连芯片所需的TSV或引线键合中，则很难正确识别缺陷的位置。因此，确认用以互连各个芯片所需的TSV或引线键合的连通性非常重要。
发明内容
根据本公开的一个实施例，半导体器件可以包括多个芯片和测试焊盘。多个芯片可以配置为检查以特定比特位为单位被激活的多个图案信号的奇偶校验位，并储存通过奇偶校验位的检查生成的测试结果信号，并且可以配置为当从测试结果信号中的任一个检测到错误时输出错误检测信号。测试焊盘可以配置为将从多个芯片接收的错误检测信号输出到外部部件。多个芯片可以共同耦接到至少一个连接线，使得当从多个芯片中的至少一个芯片输出错误检测信号时，输出的错误检测信号可以通过测试焊盘被输出。
根据本公开的另一个实施例，一种存储模块可以包括控制器和半导体器件。控制器可以配置为生成以特定比特位为单位被激活的多个图案(pattern)信号。半导体器件可以配置为检查多个图案信号的奇偶校验位，并储存通过检查奇偶校验位生成的测试结果信号，并且可以配置为当从任一测试结果信号检测到错误时输出错误检测信号。半导体器件可以包括共同耦接到至少一个连接线的多个芯片，使得当从多个芯片中的至少一个芯片输出错误检测信号时，输出的错误检测信号可以通过测试焊盘被输出。
附图说明
通过结合附图考虑时参考以下详细描述，本公开的上述和其他特征和优点将变得显而易见，其中：
图1是示出根据本公开一个实施例的存储模块的实例的框图。
图2是示出图1所示的控制器的实例的详细图。
图3是示出图1所示的每个半导体器件的结构的实例的电路图。
图4是示出图3所示的每个半导体器件的实例的详细图。
图5是示出图4所示的每个缓冲电路的实例的详细图。
图6是示出图4所示的每个奇偶检验电路的实例的详细电路图。
图7是示出图4所示的每个储存电路的实例的详细图。
图8是示出图2所示的控制器的操作的波形图。
图9是示出图4所示的每个半导体器件的操作的流程图。
具体实施方式
本公开的各个实施例旨在提供一种半导体器件和一种包括所述半导体器件的存储模块，其可以基本上消除由于现有技术的限制和缺点而导致的一个或多个问题。
本公开的实施例涉及可以用于测试多个层叠的半导体芯片的连通性的半导体器件。
应当理解的是，本公开的上述一般性描述和以下详细描述都是示例性的和解释性的，并且旨在提供对所要求保护的本公开的进一步解释。
现在将详细参考本公开的实施例，其实例在附图中示出。只要可能，在整个附图中使用相同的附图标记来表示相同的或相似的部分。
图1是示出根据本公开一个实施例的存储模块的框图。
参见图1，存储模块1可以包括控制器100和多个半导体器件200。如从图1可见，存储模块1的板可以包括总共10个半导体器件200。然而，本公开的范围或主旨不限于此，并且包括在存储模块1中的半导体器件200的数量不限于此。
存储模块1可以将响应于来自主机(未示出)的请求而访问的数据储存在半导体器件200中，并且可以管理储存的数据。控制器100可以在其中储存与半导体器件200的操作状态、特性、吞吐量(throughput)参数等有关的各种信息，并且可以在控制操作期间通过参考储存的数据来控制半导体器件。控制器100可以执行分配给半导体器件200的数据的映射，可以管理数据，并且可以根据数据特性更新数据。
例如，在测试模式期间，根据本公开实施例的控制器100可以生成测试半导体器件200所需的命令CMD、地址ADD、芯片选择信号CS和芯片ID信号CID，并且可以将命令CMD、地址ADD、芯片选择信号CS以及芯片ID信号CID发送到每个半导体器件200。控制器100可以从每个半导体器件200接收与测试结果相对应的测试信息(REG)和错误检测信号ALERT_n。如果在测试模式期间激活测试信号TEST，则每个半导体器件200可以接收命令CMD、地址ADD、芯片选择信号CS和芯片ID信号CID，并且可以使用接收的信号执行测试。之后，每个半导体器件200可以输出与测试结果相对应的测试信息REG和错误检测信号ALERT_n。
半导体器件(例如，动态随机存取存储器DRAM)的尺度正在接近其极限，并且由于数据单元的扩展等，对高容量存储器的需求正在增大。结果，为了增大半导体器件200的集成度，近来已经研发了一种三维层叠(3DS)半导体器件，所述三维层叠(3DS)半导体器件可以能够通过将多个芯片层叠和封装在单个封装件中来提高其集成度。3DS半导体器件包括多个芯片，使得3DS半导体器件可以配置为使用电信号来识别各个芯片，以及配置为从识别的芯片之中选择特定芯片。
3DS半导体器件可以使用硅通孔(TSV)作为用于芯片之间信号通信的连接线。代替使用TSV，3DS半导体器件还可以按需要使用比TSV相对便宜的引线键合作为连接线，使得可以使用作为连接线的引线键合来层叠多个芯片。
根据本公开实施例的每个半导体器件200可以实现为层叠的存储结构，其中多个半导体芯片被层叠，并且各个芯片通过连接线互连。如果每个半导体器件200包括层叠的芯片，则缺陷可能意外地出现在配置为使各个芯片互连的连接线中。结果，根据本公开实施例的半导体器件200可以在测试模式期间从控制器100接收命令CMD、地址ADD、芯片选择信号CS和芯片ID信号CID，使得半导体器件200可以使用接收的信号检查连接线的错误点。
例如，每个半导体器件200可以接收命令CMD和/或地址ADD的测试图案作为2比特位数据。半导体器件200可以测试2比特位数据的奇偶校验位，并且因此可以检查连接线的错误点。
如上所述，根据本公开实施例的存储模块1可以例如实现为双列直插存储模块(DIMM)。然而，本公开的范围或主旨不限于此，并且存储模块1还可以包括无缓冲双列直插式存储模块(UDIMM)、寄存双列直插式存储模块(RDIMM)、全缓冲双列直插式存储模块(FBDIMM)、降低负载双列直插式存储模块(LRDIMM)，或根据需要的任何其他内存模块。
图2是示出根据本公开实施例的图1所示的控制器100的详细图。
参见图2，控制器100可以包括测试控制电路110和测试图案发生电路120。
测试控制电路110可以接收与半导体器件200的测试结果相对应的测试信息REG和错误检测信号ALERT_n。测试控制电路110可以生成测试命令TCMD，用于测试半导体器件200的每个连接线是否存在缺陷。测试图案发生电路120可以基于从测试控制电路110接收测试命令TCMD来生成芯片选择信号CS、命令CMD、地址ADD和芯片ID信号CID。
在这种情况下，芯片选择信号CS可以激活包括在每个半导体器件200中的多个芯片，使得命令CMD、地址ADD和芯片ID信号CID可以被发送到半导体器件200。测试图案发生电路120可以在激活测试命令TCMD期间改变并生成命令CMD、地址ADD和芯片ID信号CID的测试图案。芯片ID信号CID还可以用于读取包括在每个半导体器件200中的多个芯片的连接线的连通性的测试结果(即，连通性测试结果)。
例如，根据本公开一个实施例的测试图案发生电路120可以以2比特位为单位(例如，以偶数比特位为单位)激活命令CMD、地址ADD和芯片ID信号CID的测试图案，可以以随机次序改变激活的测试图案，并且可以输出改变后的测试图案。
图3是示出根据本公开实施例的图1所示的每个半导体器件200的电路图。
参见图3，半导体器件200可以包括多个芯片CHIP1至CHIP8和基板210。虽然为了便于描述而作为实例图3公开了每个半导体器件200包括8个芯片CHIP1至CHIP8，但是芯片的数量不限于此，也可以改变到另一数量而不脱离本公开的范围或主旨。
多个芯片CHIP1至CHIP8可以顺序地层叠。用于接收芯片ID信号CID<2:0>的连接线可以共同耦接到多个芯片CHIP1至CHIP8。虽然由于在本公开的一个实施例中使用了8个芯片CHIP1至CHIP8所以将芯片ID信号CID<2:0>的数量设置为3，但是芯片ID信号的数量也可以响应于芯片的数量而改变。用于接收芯片选择信号CS的连接线可以共同耦接到多个芯片CHIP1至CHIP8。因此，多个芯片CHIP1至CHIP8可以响应于测试信号TEST而同时被测试。因此，在实施例中，响应于至少一个芯片ID信号CID而输出各个芯片CHIP1至CHIP8的测试结果。
用于接收特定地址ADD<10>的连接线CL1可以共同耦接到多个芯片CHIP1至CHIP8。用于接收命令CMD和地址ADD的连接线CL2可以共同耦接到多个芯片CHIP1至CHIP8。在这种情况下，施加给连接线CL2的地址ADD可以对应于除特定地址ADD<10>之外的其余地址。用于输出错误检测信号ALERT_n的连接线CL3可以共同耦接到多个芯片CHIP1至CHIP8。在这种情况下，当从各个连接线CL1和CL2的连通性的测试结果(即，连通性测试结果)检测到错误时，可以激活错误检测信号ALERT_n。
在多个芯片CHIP1至CHIP8之中位于最低位置的芯片CHIP1可以通过连接线CL1至CL3直接耦接到基板210。其余芯片CHIP2至CHIP8可以通过连接线CL1至CL3电耦接到基板210。其余芯片CHIP2至CHIP8中的每一个可以通过连接线CL1至CL3接收命令CMD、地址ADD、特定地址ADD<10>和错误检测信号ALERT_n。
在这种情况下，直接耦接到基板210以便直接向外部部件发送和从外部部件接收数据和信号的芯片CHIP1可以被定义为主芯片。配置为通过主芯片接收数据和信号的其余芯片CHIP2至CHIP8中的每一个可以被定义为从芯片。尽管为了便于描述和更好地理解本公开而根据本公开的一个实施例多个芯片CHIP1至CHIP8之中定位最接近基板210的芯片CHIP1被定义为主芯片，但是主芯片的位置不限于此。
当数据和信号在控制器100与其余芯片CHIP2至CHIP8之间通信时，耦接到基板210的芯片CHIP1可以在控制器100与其余芯片CHIP2至CHIP8之间中继数据和信号。例如，从芯片CHIP2生成的数据和信号可以在通过芯片CHIP1之后发送到控制器100，或者从控制器100接收的数据和信号可以在通过芯片CHIP1之后发送到其余芯片CHIP2至CHIP8。
根据本公开的实施例，用于每个半导体器件200的连接线CL1至CL3可以由引线键合或TSV形成。如果连接线CL1至CL3是引线键合形成的，则基于引线键合的连接线CL1至CL3在成本效率方面可能优于基于TSV的连接线CL1至CL3。
芯片CHIP1至CHIP8中的每一个可以包括多个焊盘P1至P3，地址ADD、特定地址ADD<10>和错误检测信号ALERT_n通过所述焊盘输入和输出。包括在每个芯片CHIP1至CHIP8中的焊盘P1至P3可以通过连接线CL1至CL3串联耦接。
每个芯片CHIP1至CHIP8可以通过其自身的焊盘P1和P2而接收来自基板210的命令CMD、地址ADD和特定地址ADD<10>。每个芯片CHIP1至CHIP8可以通过其自身的焊盘P3向基板210发送错误检测信号ALERT_n。在这种情况下，为了便于描述和更好地理解本公开，下文将通过其输出错误检测信号ALERT_n的焊盘P3称为测试焊盘。
作为实例，图3公开了用于互连多个芯片CHIP1至CHIP8之中的芯片CHIP6和芯片CHIP7的连接线CL1被切断，如由(A)表示的，导致意外错误的发生。如果连接线CL1如由(A)表示的而被切断，则从基板210接收的特定地址A＜10＞不可以被发送到芯片CHIP7和CHIP8。
在这种情况下，从芯片CHIP7生成的错误检测信号ALERT_n可以通过连接线CL3和每个焊盘P3输出到基板210。因此，位于芯片外部的控制器100可以识别出在芯片CHIP7的连接线CL1和CL2中发生了错误。
各个芯片CHIP1至CHIP8的焊盘P3可以通过连接线CL3共同耦接到彼此。因此，虽然从各个芯片CHIP1至CHIP8生成的错误检测信号ALERT_n通过各个芯片CHIP1至CHIP8的共同耦接的焊盘P3输出，但是仍可以读取并确认由芯片ID信号CID<2:0>选择的每个芯片的错误点。在一个实施例中，例如，CHIP1的焊盘P3可以用作测试焊盘，用于将错误检测信号ALERT_n从多个芯片CHIP1至CHIP8输出到外部部件。
图4是示出根据本公开实施例的图3所示的每个半导体器件200的详细图。
参见图4，芯片ID信号CID<2:0>、命令CMD、地址ADD、测试信号TEST和芯片选择信号CS可以共同施加给所有芯片CHIP1至CHIP8。因此，可以同时测试多个芯片CHIP1至CHIP8。在这种情况下，由于芯片CHIP1至CHIP8在结构上可以彼此相同，为了便于描述和更好地理解本公开，下文将仅参考芯片CHIP8的详细结构来描述本公开的实施例。
芯片CHIP8可以包括缓冲电路220、奇偶校验检查电路230、储存电路240和寄存器250。
在测试模式中，缓冲电路220可以接收芯片ID信号CID<2:0>、命令CMD、地址ADD和芯片选择信号CS；可以缓冲接收的信号；并且可以响应于测试信号TEST而输出缓冲信号CA。在这种情况下，缓冲电路220可以将所有接收的命令CMD、地址ADD和芯片ID信号CID<2:0>识别为用于测试的输入信号。为了便于描述和更好地理解本公开，命令CMD、地址ADD和芯片ID信号CID<2:0>在下文中将统称为图案信号CA。
奇偶校验检查电路230基于接收图案信号CA而可以执行奇偶校验，并且可以将测试结果信号TRESULT输出到储存电路240。当从测试结果信号TRESULT检测到错误时，奇偶校验检查电路230可以将错误检测信号ALERT_n输出到焊盘P3。当奇偶校验检查电路230将错误检测信号ALERT_n输出到焊盘P3时，错误检测信号ALERT_N也可以通过连接线CL3被输出到半导体器件200的其他共同耦接焊盘P3。
例如，奇偶校验检查电路230可以检查来自图案信号CA之中的两个特定信号的奇偶校验位(例如，2比特位)，并且因此可以输出错误检测信号ALERT_n。奇偶校验检查电路230可以根据奇偶校验位的逻辑值来确定错误检测信号ALERT_n是否存在。
也就是说，奇偶校验检查电路230可以检查接收的图案信号CA的奇偶校验位之中的每个具有值‘1’的信号的数量是偶数还是奇数。例如，如果2比特位的每个奇偶校验位被设置为‘1’，则奇偶校验检查电路230可以确定没有发生错误，使得奇偶校验检查电路230可以不激活错误检测信号ALERT_n。例如，如果没有发生错误，错误检测信号ALERT_n可以以逻辑高电平输出。另一方面，如果2比特位的奇偶校验位中的至少一个被设置为零‘0’，则奇偶校验检查电路230可以确定存在错误，使得奇偶校验检查电路230可以激活错误检测信号ALERT_n。例如，如果发生错误，错误检测信号ALERT_n可以以逻辑低电平输出。在一些实施例中，激活的(activated)奇偶校验位可以具有‘1’的值，而去激活的(deactivated)奇偶校验位可以具有‘0’的值。在其他实施例中，激活的奇偶校验位可以具有‘0’的值，而去激活的奇偶校验位可以具有‘1’的值。
为了便于描述和更好地理解本公开，作为实例，本公开的一个实施例公开了奇偶校验检查电路230可以通过确定奇偶校验位的逻辑值(即‘1’的值的数量)是否是偶数个来执行错误检查。然而，本公开的范围或主旨不限于此，并且根据需要，本公开的一个实施例还可以通过确定奇偶校验位的逻辑值(即，‘0’的值的数量)是否是奇数个来执行错误检查。虽然作为实例，为了便于描述和更好地理解本公开，本公开的一个实施例已经公开了奇偶校验检查电路230可以检查被激活到高电平的两个奇偶校验位，但是本公开的范围或主旨不限于此，并且奇偶校验检查电路230还可以根据需要检查4个奇偶校验位、6个奇偶校验位或更多个奇偶校验位。
储存电路240可以储存从奇偶校验检查电路230接收的测试结果信号TRESULT，并且可以输出储存的测试结果信号TRESULT作为日志信息LOG。寄存器250可以储存从储存电路240接收的日志信息LOG。在读取信号RD的激活期间，寄存器250可以输出储存的测试信息REG。在这种情况下，为了在读取信号RD的激活期间读取储存在寄存器250中的信息，芯片ID信号CID<2:0>可以以随机次序被激活。
在这种情况下，寄存器250可以包括多用途寄存器(MPR)。MPR可以允许储存在半导体器件200中的各种信息被外部器件读取。即，半导体器件200可以配置为执行能够提高数据准确性的测试，以及写入和读取数据。因此，通过执行上述测试生成的各种信息可以储存在MPR中。
例如，根据本公开实施例的寄存器250可以储存每个芯片的连接线CL的奇偶校验结果，并且可以基于接收读取信号RD而将储存的信息作为预定图案数据输出到外部部件(例如，储存的信息可以在读取信号RD的激活期间输出到外部部件)。储存在寄存器250中的数据可以根据读取信号RD而通过输入/输出(I/O)焊盘被输出到外部部件，使得可以确认每个芯片CHIP1至CHIP8的连接线CL的错误点信息。由寄存器250读取的信息可以通过控制器100发送到外部测试器件(未示出)。外部测试器件(未示出)可以通过识别储存在寄存器250中的错误点信息来创建统计数据，使得外部测试器件可以获取用以在未来封装制造和生产过程中反馈弱点所需的数据。
本文中关于如预定图案数据或时间所使用的“预定”一词意味着预定图案数据或时间可以是在用在处理或算法中之前已确定的。对于一些实施例，预定图案数据或时间可以是在处理或算法开始之前已确定的。在其他实施例中，预定图案数据或时间可以是在处理或算法期间但预定图案数据或时间用在处理或算法中之前已确定的。
图5是示出根据本公开实施例的图4所示的每个缓冲电路220的详细图。
参见图5，每个缓冲电路220可以包括第一缓冲器221、第二缓冲器222、第一延迟电路223、第二延迟电路224和锁存电路225。
在这种情况下，第一缓冲器221可以从控制器100接收命令CMD、地址ADD和芯片ID信号CID，并且可以缓冲接收的信号CMD、ADD和CID。第二缓冲器222可以缓冲从控制器100接收的芯片选择信号CS。
第一延迟电路223可以通过延迟第一缓冲器221的输出信号来输出延迟信号CAD。第二延迟电路224可以通过延迟第二缓冲器222的输出信号来输出延迟选择信号CSD。
在测试信号TEST的激活期间，锁存电路225可以响应于延迟选择信号CSD而锁存延迟信号CAD，然后可以输出图案信号CA。锁存电路225可以包括与非(NAND)门ND1、多个反相器IV1至IV3和传输门T1。在这种情况下，NAND门ND1可以执行延迟信号CAD与测试信号TEST之间的NAND运算。传输门T1可以响应于延迟选择信号CSD而选择性地输出NAND门ND1的输出信号。被互连作为锁存器结构的反相器IV2和IV3可以基于接收延迟选择信号CSD而将传输门T1的输出信号输出，然后可以输出图案信号CA。
虽然为了便于描述和更好地理解本公开而本公开的一个实施例作为实例仅公开了一个缓冲电路220，但是本公开的范围或主旨不限于此，并且根据需要，每个芯片中使用的缓冲电路220的数量也可以是复数。例如，如果需要输出26个图案信号CA，则可以将第一缓冲器221的数量、第二缓冲器222的数量、第一延迟电路223的数量、第二延迟电路224的数量以及锁存电路225的数量中的每一个数量设置为对应于26个图案信号CA的复数。
图6是示出根据本公开实施例的图4所示的每个奇偶校验检查电路230的详细电路图。
参见图6，奇偶校验检查电路230中的每一个可以检查多个图案信号CA<25:0>的奇偶校验位，并且因此可以输出测试结果信号TRESULT和错误检测信号ALERT_n。奇偶校验检查电路230可以包括奇偶校验电路231和测试结果输出电路232。
奇偶校验电路231可以通过逻辑组合多个图案信号CA<25:0>(即，CA<0>至CA<25>)的奇偶校验位来生成并输出测试结果信号TRESULT。虽然为了便于描述而本公开的一个实施例作为实例公开了将图案信号CA<25:0>的数量设置为26，但是图案信号的数量不限于此。例如，如果图案信号CA<25:0>的数量设置为26，则图5中所示的每种组成元件的数量可以设置为26。更详细地，可以将第一缓冲器221的数量、第二缓冲器222的数量、第一延迟电路223的数量、第二延迟电路224的数量和锁存电路225的数量中的每一个数量设置为26。
奇偶校验电路231可以检查图案信号CA<25:0>的奇偶校验位之中每个具有‘1’的值的信号的数量是否为偶数，并且可以根据检查的结果执行错误检测。奇偶校验电路231可以包括多个同或(XNOR)门XNOR1至XNOR5。在这种情况下，多个XNOR门XNOR1至XNOR5可以在图案信号CA<25:0>的奇偶校验位之间执行XNOR运算。例如，如果多个图案信号CA<25:0>的每个奇偶校验位被设置为‘1’(即，如果‘1’的值的数量是偶数)，则可以以逻辑高电平输出测试结果信号TRESULT。另一方面，如果多个图案信号CA<25:0>的奇偶校验位中的至少一个被设置为‘0’(即，如果‘1’的值的数量是奇数)，则可以以逻辑低电平输出测试结果信号TRESULT。
基于接收具有逻辑低电平的测试结果信号TRESULT，测试结果输出电路232可以确定错误的存在(例如，从测试结果信号TRESULT检测到错误)，可以激活错误检测信号ALERT_n，并且可以将激活的错误检测信号ALERT_n输出到焊盘P3。控制器100可以从焊盘P3接收错误检测信号ALERT_n，并因此可以确定半导体器件200的错误检查结果。
图7是示出根据本公开实施例的图4所示的每个储存电路240的详细图。
参见图7，每个储存电路240可以将从奇偶校验检查电路230接收的测试结果信号TRESULT储存在多个日志信息锁存器241至244中。响应于测试结果信号TRESULT，每个日志信息锁存器241至244可以储存关于多个图案信号CA<25:0>之中的缺陷图案信号(例如，错误图案信号)的信息。储存电路240可以将多个日志信息LOG<25:0>输出到寄存器250。在这种情况下，日志信息LOG<25:0>的数量可以与图案信号CA<25:0>的数量相同。
虽然为了便于描述和更好地理解本公开而本公开的一个实施例作为实例公开了将日志信息LOG<25:0>的数量设置为26，但是日志信息的数量不限于此，并且日志信息的数量也可以根据图案信号的数量改变到另一数量。
图8是示出根据本公开实施例的图2所示的控制器100的操作的波形图。
参见图8，在测试命令TCMD的激活期间，测试图案发生电路120可以开始测试，并且可以以预定时间的间隔激活芯片选择信号CS。测试图案发生电路120可以同时激活命令CMD、地址ADD和芯片ID信号CID之中的两个特定信号，并且因此可以生成测试图案。测试图案发生电路120可以通过与芯片选择信号CS的激活定时点同步来生成命令CMD、地址ADD和芯片ID信号CID<2:0>的测试图案。因此，在一个实施例中，多个图案信号可以与芯片选择信号CS同步，使得图案信号以特定比特位为单位而被同时激活(例如，同时激活2比特位图案信号)。
如从图8可见，激活信号ACT、行地址选通(RAS)信号(下文称为RAS信号)、列地址选通(CAS)信号(下文称为CAS信号)和写入使能信号WE可以对应于一个实施例的命令CMD。为了便于描述和更好地理解本公开，本公开的一个实施例可以假设使用18个地址ADD<17:0>(即，ADD<0>至ADD<17>)作为地址ADD。地址ADD<17:0>可以包括存储体组地址、存储体地址、标准地址等。
例如，测试图案发生电路120可以同时激活激活信号ACT和RAS信号RAS，并且因此可以生成测试图案。测试图案发生电路120可以同时激活激活信号ACT和CAS信号CAS，并且因此可以生成测试图案。测试图案发生电路120可以同时激活激活信号ACT和写入使能信号WE，并且因此可以生成测试图案。此外，测试图案发生电路120可以同时激活激活信号ACT和地址ADD<0>，并且因此可以生成测试图案。测试图案发生电路120可以同时激活激活信号ACT和芯片ID信号CID<2>，并且因此可以生成测试图案。
本公开的一个实施例不仅可以生成图8所示的测试图案，还可以根据命令CMD、地址ADD和芯片ID信号CID<2:0>(即，CID<0>至CID<2>)的各种组合生成其他测试图案。
图9是示出图4所示的每个半导体器件200的操作的流程图。
参见图9，测试图案发生电路120可以将芯片选择信号CS、命令CMD、地址ADD和芯片ID信号CID中的每一个设置为逻辑低电平，然后可以在步骤S10中输出每个具有逻辑低电平的所得信号CS、CMD、ADD和CID。之后，当测试信号TEST被激活时，半导体器件200可以在步骤S11中进入偶数奇偶校验模式。在这种情况下，可以或者通过模式寄存器组(MRS)的设置或者通过时钟使能信号来激活测试信号TEST。
随后，可以激活芯片选择信号CS，并且可以将具有由命令CMD、地址ADD和芯片ID信号CID之中的测试图案生成的两个特定比特位的图案信号CA激活到逻辑高电平。之后，在步骤S12，除了具有两个特定比特位的图案信号CA之外，其余的命令CMD、地址ADD和芯片ID信号CID可以变成逻辑低电平。例如，在两个地址ADD<11:10>的测试期间，测试图案发生电路120可以将地址ADD<11:10>以逻辑高电平输出，并且可以将所有其余的命令CMD、地址ADD和芯片ID信号CID以逻辑低电平输出。在一个实施例中，半导体器件200的多个芯片CHIP1至CHIP8可以配置为接收图案信号CA，所述图案信号CA具有由命令CMD、地址ADD和芯片ID信号CID之中的测试图案生成的可以被激活到逻辑高电平的两个特定比特位。在一个实施例中，之后，半导体器件200的多个芯片CHIP1至CHIP8可以配置为，接收除了具有两个特定比特位的图案信号CA之外的可以变成逻辑低电平的其余的命令CMD、地址ADD和芯片ID信号CID(例如，其余图案信号)。
如果在相应的芯片CHIP1至CHIP8中发生连接线CL的错误，则在步骤S13，错误检测信号ALERT_n可以通过焊盘P3而以低电平输出。
如果错误检测信号ALERT_n没有被激活，则在步骤S14中可以确定具有两个特定比特位的图案信号CA经其而被输入和输出的连接线CL是正常的。因此，在步骤S15，可以改变与具有两个特定比特位的图案信号CA相关联的命令CMD、地址ADD和芯片ID信号CID的测试图案。然后，使用从步骤S15改变的测试图案，测试可以以步骤S12再次继续。如果在测试了所有测试图案之后没有检测到错误，则在步骤S16中可以不再生成测试图案。
另一方面，如果错误检测信号ALERT_n被激活，则在步骤S17，可以确定在具有两个特定比特位的图案信号CA经其而被输入和输出的连接线CL中发生了错误。如果错误检测信号ALERT_n被激活，则在步骤S18中，测试信号TEST可以被去激活，使得偶数奇偶校验模式可以结束。
随后，如果读取信号RD被激活，则在步骤S19，可以改变芯片ID信号CID<2:0>(例如，增大芯片ID信号CID<2:0>)，使得可以读取储存在寄存器250中的测试信息，并且可以确认每个芯片是否存在错误。例如，如果所有芯片ID信号CID<2:0>都处于低电平使得芯片ID信号CID<2:0>表示逻辑值(0、0、0)，则可以读取芯片CHIP1的测试结果。如果芯片ID信号CID<2:0>表示逻辑值(0、0、1)，则可以读取芯片CHIP2的测试结果。
之后，在步骤S20，可以确定是否芯片ID信号CID<2:0>的比特位已经增大到逻辑值(1、1、1)、以及最后一个芯片(例如，芯片CHIP8)的错误读取操作已经完成。如果“是”，则可以在步骤S21结束测试操作，并且可以检查错误点。如果“否”，则可以在步骤S19再次继续测试操作。例如，在芯片CHIP1至CHIP6的寄存器250中没有错误，使得地址ADD<11:10>可以以逻辑高电平输出。另一方面，由于芯片CHIP7和CHIP8中存在错误，所以从寄存器250读取的地址ADD<11>可以以逻辑高电平输出，而其余地址ADD<10>可以以逻辑低电平输出。这意味着用于互连芯片CHIP6和其他芯片CHIP7的连接线中出现了错误。
下文将详细描述根据本公开实施例的在读取操作期间选择多个芯片CHIP1至CHIP8的过程。可以以随机次序选择多个芯片CHIP1至CHIP8，并且根据一个实施例的芯片ID信号CID<2:0>，使得可以顺序选择芯片CHIP1至CHIP8。
当芯片ID信号CID<2:0>被设置为第一组合(L、L、L)时，芯片CHIP1可以被激活。如果芯片ID信号CID<2:0>被设置为第一组合(L、L、L)，这意味着芯片ID信号CID<0>处于逻辑低电平(L)，芯片ID信号CID<1>处于逻辑低电平(L)，并且芯片ID信号CID<2>处于逻辑低电平(L)。响应于芯片ID信号CID<2:0>，芯片CHIP1可以从其寄存器250读取连接线CL1至CL3的测试结果，然后可以输出读取的测试结果。
当芯片ID信号CID<2:0>被设置为第二组合(L、L、H)时，芯片CHIP2可以被激活。如果芯片ID信号CID<2:0>被设置为第二组合(L、L、H)，这意味着芯片ID信号CID<0>处于逻辑低电平(L)，芯片ID信号CID<1>处于逻辑低电平(L)，并且芯片ID信号CID<2>处于逻辑高电平(H)。响应于芯片ID信号CID<2:0>，芯片CHIP2可以从其寄存器250读取连接线CL1至CL3的测试结果，然后可以输出读取的测试结果。
当芯片ID信号CID<2:0>被设置为第三组合(L、H、L)时，芯片CHIP3可以被激活。如果芯片ID信号CID<2:0>被设置为第三组合(L、H、L)，这意味着芯片ID信号CID<0>处于逻辑低电平(L)，芯片ID信号CID<1>处于逻辑高电平(H)，并且芯片ID信号CID<2>处于逻辑低电平(L)。响应于芯片ID信号CID<2:0>，芯片CHIP3可以从其寄存器250读取连接线CL1至CL3的测试结果，然后可以输出读取的测试结果。
当芯片ID信号CID<2:0>被设置为第四组合(L、H、H)时，芯片CHIP4可以被激活。如果芯片ID信号CID<2:0>被设置为第四组合(L、H、H)，这意味着芯片ID信号CID<0>处于逻辑低电平(L)，芯片ID信号CID<1>处于逻辑高电平(H)，并且芯片ID信号CID<2>处于逻辑高电平(H)。响应于芯片ID信号CID<2:0>，芯片CHIP4可以从其寄存器250读取连接线CL1至CL3的测试结果，然后可以输出读取的测试结果。
当芯片ID信号CID<2:0>被设置为第五组合(H、L、L)时，芯片CHIP5可以被激活。如果芯片ID信号CID<2:0>被设置为第五组合(H、L、L)，这意味着芯片ID信号CID<0>处于逻辑高电平(H)，芯片ID信号CID<1>处于逻辑低电平(L)，并且芯片ID信号CID<2>处于逻辑低电平(L)。响应于芯片ID信号CID<2:0>，芯片CHIP5可以从其寄存器250读取连接线CL1至CL3的测试结果，然后可以输出读取的测试结果。
当芯片ID信号CID<2:0>被设置为第六组合(H、L、H)时，芯片CHIP6可以被激活。如果芯片ID信号CID<2:0>被设置为第六组合(H、L、H)，这意味着芯片ID信号CID<0>处于逻辑高电平(H)，芯片ID信号CID<1>处于逻辑低电平(L)，并且芯片ID信号CID<2>处于逻辑高电平(H)。响应于芯片ID信号CID<2:0>，芯片CHIP6可以从其寄存器250读取连接线CL1至CL3的测试结果，然后可以输出读取的测试结果。
当芯片ID信号CID<2:0>被设置为第七组合(H、H、L)时，芯片CHIP7可以被激活。如果芯片ID信号CID<2:0>被设置为第七组合(H、H、L)，这意味着芯片ID信号CID<0>处于逻辑高电平(H)，芯片ID信号CID<1>处于逻辑高电平(H)，并且芯片ID信号CID<2>处于逻辑低电平(L)。响应于芯片ID信号CID<2:0>，芯片CHIP7可以从其寄存器250读取连接线CL1至CL3的测试结果，然后可以输出读取的测试结果。
当芯片ID信号CID<2:0>被设置为第八组合(H、H、H)时，芯片CHIP8可以被激活。如果芯片ID信号CID<2:0>被设置为第八组合(H、H、H)，这意味着芯片ID信号CID<0>处于逻辑高电平(H)，芯片ID信号CID<1>处于逻辑高电平(H)，并且芯片ID信号CID<2>处于逻辑高电平(H)。响应于芯片ID信号CID<2:0>，芯片CHIP8可以从其寄存器250读取连接线CL1至CL3的测试结果，然后可以输出读取的测试结果。
如从上面的描述可以清楚，根据本公开各个实施例的半导体器件和包括半导体器件的存储模块可以测试多个层叠的半导体芯片的连通性，从而提高半导体芯片的可靠性。
本领域技术人员将理解，可以在不背离本公开的主旨和基本特征的情况下，以除了本文中所阐述的那些方式之外的其他特定方式来执行实施例。因此，上述实施例在所有方面都被解释为说明性的而非限制性的。本公开的范围应由所附权利要求及其法律等同物而不是由上述描述来确定。另外，在所附权利要求的含义和等同范围之内的所有变化都旨在包含在其中。此外，对于本领域技术人员显而易见的是，在所附权利要求中彼此未明确引证的权利要求可以结合起来作为实施例提出，或者在提交申请之后通过随后的修改被包括为新的权利要求。
虽然已经描述了许多说明性实施例，但是应当理解，本领域技术人员可以设计许多其他的修改和实施例，这些修改和实施例将落入本公开的原理的主旨和范围内。特别地，在属于本公开、附图和所附权利要求范围内的部件和/或排列中可能存在许多变化和修改。除了部件和/或排列中的变化和修改之外，本领域技术人员还将清楚替代用途。

Claims (20)

1.一种半导体器件，包括：
多个芯片，所述多个芯片配置为检查以特定比特位为单位被激活的多个图案信号的奇偶校验位，并储存通过所述奇偶校验位的检查而生成的测试结果信号，并且配置为当从所述测试结果信号中的任一个检测到错误时输出错误检测信号；以及
测试焊盘，所述测试焊盘配置为将从所述多个芯片接收的错误检测信号输出到外部部件，
其中，所述多个芯片共同耦接到至少一个连接线，使得：当从所述多个芯片中的至少一个芯片输出所述错误检测信号时，输出的错误检测信号通过所述测试焊盘被输出。
2.根据权利要求1所述的半导体器件，其中，所述错误检测信号响应于测试所述连接线的连通性的结果而被输出。
3.根据权利要求1所述的半导体器件，其中，所述多个芯片配置为通过共同连接的第一连接线接收特定地址，并且配置为通过共同连接的第二连接线接收命令和除所述特定地址之外的其余地址。
4.根据权利要求1所述的半导体器件，其中，所述多个芯片配置为共同接收至少一个芯片ID信号、测试信号和芯片选择信号。
5.根据权利要求1所述的半导体器件，其中，所述多个芯片配置为通过检查所述多个图案信号之中的激活的奇偶校验位的数量是否为偶数来确定是否存在错误。
6.根据权利要求1所述的半导体器件，其中，所述多个芯片中的每一个包括：
缓冲电路，所述缓冲电路配置为缓冲命令、地址、至少一个芯片ID信号和芯片选择信号，并且配置为响应于测试信号而输出所述多个图案信号；
奇偶校验检查电路，所述奇偶校验检查电路配置为通过检查所述多个图案信号的奇偶校验位来输出所述测试结果信号和所述错误检测信号；
储存电路，所述储存电路配置为将所述测试结果信号储存在其中；以及
寄存器，所述寄存器配置为储存所述储存电路的输出信号，并且在读取操作期间将储存的测试信息输出到外部部件。
7.根据权利要求6所述的半导体器件，其中，所述缓冲电路包括：
第一缓冲器，所述第一缓冲器配置为缓冲所述命令、所述地址、和所述至少一个芯片ID信号；
第二缓冲器，所述第二缓冲器配置为缓冲所述芯片选择信号；
第一延迟电路，所述第一延迟电路配置为通过延迟所述第一缓冲器的输出信号来输出延迟信号；
第二延迟电路，所述第二延迟电路配置为通过延迟所述第二缓冲器的输出信号来输出延迟选择信号；
锁存电路，所述锁存电路配置为在测试信号的激活期间响应于所述延迟选择信号而锁存所述延迟信号，以及输出所述多个图案信号。
8.根据权利要求6所述的半导体器件，其中，所述奇偶校验检查电路配置为通过检查所述多个图案信号的奇偶校验位之中的逻辑值“1”的数量是否为偶数来检测错误。
9.根据权利要求6所述的半导体器件，其中，所述奇偶校验检查电路包括：
奇偶校验电路，所述奇偶校验电路配置为通过逻辑组合所述多个图案信号的奇偶校验位来输出所述测试结果信号；以及
测试结果输出电路，所述测试结果输出电路配置为当从所述测试结果信号检测到错误时激活所述错误检测信号，并输出激活的错误检测信号。
10.根据权利要求6所述的半导体器件，其中，所述储存电路包括：
多个日志信息锁存器，所述多个日志信息锁存器配置为响应于所述测试结果信号而储存所述多个图案信号之中的关于错误图案信号的信息。
11.根据权利要求6所述的半导体器件，其中，所述寄存器配置为储存关于所述测试结果信号的信息，并且包括多用途寄存器，所述多用途寄存器在读取信号的激活期间输出储存的信息作为预定图案数据。
12.根据权利要求1所述的半导体器件，其中，所述多个芯片以下面的方式配置：在读取操作期间通过至少一个芯片ID信号输出每个芯片的测试结果。
13.根据权利要求1所述的半导体器件，其中，所述多个图案信号是通过命令、地址和至少一个芯片ID信号生成的，每个所述图案信号是以偶数比特位为单位被激活的。
14.根据权利要求1所述的半导体器件，其中，所述多个图案信号与芯片选择信号同步，使得所述图案信号以特定比特位为单位来被同时激活。
15.根据权利要求1所述的半导体器件，其中，所述多个芯片配置为接收以特定比特位为单位形成的为第一逻辑电平的图案信号，以及接收除了接收的图案信号之外的为第二逻辑电平的其余图案信号。
16.根据权利要求1所述的半导体器件，
其中，所述多个图案信号的图案根据命令、地址和至少一个芯片ID信号之中的任两个信号的组合来改变，以及
其中，由所述多个芯片接收所述多个图案信号。
17.根据权利要求1所述的半导体器件，其中，所述连接线包括硅通孔和引线键合中的任一个。
18.一种存储模块，包括：
控制器，所述控制器配置为生成以特定比特位为单位而被激活的多个图案信号；以及
半导体器件，所述半导体器件配置为检查所述多个图案信号的奇偶校验位，并储存通过检查所述奇偶校验位而生成的测试结果信号，并且配置为当从所述测试结果信号中的任一个检测到错误时输出错误检测信号，
其中，所述半导体器件包括共同耦接到至少一个连接线的多个芯片，使得：当从所述多个芯片中的至少一个芯片输出所述错误检测信号时，输出的错误检测信号通过测试焊盘被输出。
19.根据权利要求18所述的存储模块，其中，所述控制器包括：
测试控制电路，所述测试控制电路配置为生成测试命令，用于测试所述半导体器件的每个连接线的缺陷；以及
测试图案发生电路，所述测试图案发生电路配置为响应于所述测试命令而改变所述多个图案信号，并输出改变的图案信号。
20.根据权利要求18所述的存储模块，其中，由测试信号同时测试所述多个芯片，使得响应于至少一个芯片ID信号而输出相应的芯片的测试结果。
CN201811532466.0A 2018-05-23 2018-12-14 半导体器件和包括半导体器件的存储模块 Active CN110534500B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180058128A KR102471416B1 (ko) 2018-05-23 2018-05-23 반도체 장치 및 이를 포함하는 메모리 모듈
KR10-2018-0058128 2018-05-23

Publications (2)

Publication Number Publication Date
CN110534500A true CN110534500A (zh) 2019-12-03
CN110534500B CN110534500B (zh) 2023-09-08

Family

ID=68614835

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811532466.0A Active CN110534500B (zh) 2018-05-23 2018-12-14 半导体器件和包括半导体器件的存储模块

Country Status (3)

Country Link
US (1) US10768223B2 (zh)
KR (1) KR102471416B1 (zh)
CN (1) CN110534500B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210029615A (ko) * 2019-09-06 2021-03-16 에스케이하이닉스 주식회사 반도체장치
US11164856B2 (en) 2019-09-19 2021-11-02 Micron Technology, Inc. TSV check circuit with replica path
KR20210034784A (ko) * 2019-09-23 2021-03-31 삼성전자주식회사 솔리드 스테이트 드라이브 장치 및 그 제조 방법
US10916489B1 (en) 2019-10-02 2021-02-09 Micron Technology, Inc. Memory core chip having TSVS
US10930363B1 (en) * 2019-10-02 2021-02-23 Micron Technology, Inc. TSV auto repair scheme on stacked die
KR20220032897A (ko) * 2020-09-08 2022-03-15 에스케이하이닉스 주식회사 버퍼회로의 불량을 감지할 수 있는 반도체장치
US11404334B1 (en) * 2021-06-08 2022-08-02 Windbond Electronics Corp. Testing circuit with shared testing pads located on the scribe line and testing method thereof

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4320509A (en) * 1979-10-19 1982-03-16 Bell Telephone Laboratories, Incorporated LSI Circuit logic structure including data compression circuitry
US20090172480A1 (en) * 2008-01-02 2009-07-02 Micron Technology, Inc. System and method for testing a packetized memory device
US20110292742A1 (en) * 2010-06-01 2011-12-01 Samsung Electronics Co., Ltd. Stacked Semiconductor Memory Device, Memory System Including The Same, And Method Of Repairing Defects Of Through Silicon Vias
US20120326775A1 (en) * 2011-06-22 2012-12-27 Hynix Semiconductor Inc. Chip select circuit and semiconductor apparatus including the same
US20130227344A1 (en) * 2012-02-29 2013-08-29 Kyo-Min Sohn Device and method for repairing memory cell and memory system including the device
US20160097810A1 (en) * 2014-02-19 2016-04-07 Industry-Aca-Demic Cooperation Foundation, Yonsei University Semiconductor device and method for testing the same
CN105938727A (zh) * 2015-03-05 2016-09-14 爱思开海力士有限公司 半导体系统及用于测试半导体器件的方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3693155A (en) * 1971-03-23 1972-09-19 Nat Telecommunications System Communication system
KR100540506B1 (ko) 2004-08-03 2006-01-11 주식회사 유니테스트 메모리 소자 테스트를 위한 알고리즘 패턴 생성기 및 이를이용한 메모리 테스터
US7254763B2 (en) * 2004-09-01 2007-08-07 Agere Systems Inc. Built-in self test for memory arrays using error correction coding
KR101124251B1 (ko) * 2010-07-07 2012-03-27 주식회사 하이닉스반도체 적층된 칩들에 아이디를 부여하는 시스템, 반도체 장치 및 그 방법
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
KR101817156B1 (ko) * 2010-12-28 2018-01-10 삼성전자 주식회사 관통 전극을 갖는 적층 구조의 반도체 장치, 반도체 메모리 장치, 반도체 메모리 시스템 및 그 동작방법
US20120324305A1 (en) * 2011-06-20 2012-12-20 Texas Instruments Incorporated Testing interposer method and apparatus
KR101902938B1 (ko) * 2012-02-14 2018-11-13 에스케이하이닉스 주식회사 반도체 집적회로
TWI459008B (zh) * 2012-05-30 2014-11-01 Ind Tech Res Inst 三維記憶體與其內建自我測試電路
US8853847B2 (en) * 2012-10-22 2014-10-07 International Business Machines Corporation Stacked chip module with integrated circuit chips having integratable and reconfigurable built-in self-maintenance blocks
KR102142589B1 (ko) * 2013-03-04 2020-08-07 삼성전자 주식회사 패리티 체크를 수행하는 반도체 메모리 장치, 메모리 시스템 및 반도체 메모리 장치의 동작방법
US9496050B2 (en) * 2013-05-22 2016-11-15 Micron Technology, Inc. Methods and apparatuses for stacked device testing
KR20150097074A (ko) * 2014-02-18 2015-08-26 에스케이하이닉스 주식회사 테스트 회로 및 이를 포함하는 반도체 장치
KR20160068369A (ko) * 2014-12-05 2016-06-15 에스케이하이닉스 주식회사 패리티 체크 회로 및 이를 포함하는 메모리 장치
KR20160121737A (ko) * 2015-04-10 2016-10-20 에스케이하이닉스 주식회사 반도체 장치 및 그 테스트 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4320509A (en) * 1979-10-19 1982-03-16 Bell Telephone Laboratories, Incorporated LSI Circuit logic structure including data compression circuitry
US20090172480A1 (en) * 2008-01-02 2009-07-02 Micron Technology, Inc. System and method for testing a packetized memory device
US20110292742A1 (en) * 2010-06-01 2011-12-01 Samsung Electronics Co., Ltd. Stacked Semiconductor Memory Device, Memory System Including The Same, And Method Of Repairing Defects Of Through Silicon Vias
US20120326775A1 (en) * 2011-06-22 2012-12-27 Hynix Semiconductor Inc. Chip select circuit and semiconductor apparatus including the same
US20130227344A1 (en) * 2012-02-29 2013-08-29 Kyo-Min Sohn Device and method for repairing memory cell and memory system including the device
US20160097810A1 (en) * 2014-02-19 2016-04-07 Industry-Aca-Demic Cooperation Foundation, Yonsei University Semiconductor device and method for testing the same
CN105938727A (zh) * 2015-03-05 2016-09-14 爱思开海力士有限公司 半导体系统及用于测试半导体器件的方法

Also Published As

Publication number Publication date
CN110534500B (zh) 2023-09-08
KR102471416B1 (ko) 2022-11-29
KR20190133340A (ko) 2019-12-03
US10768223B2 (en) 2020-09-08
US20190362804A1 (en) 2019-11-28

Similar Documents

Publication Publication Date Title
CN110534500A (zh) 半导体器件和包括半导体器件的存储模块
TWI441190B (zh) 三維晶片之差動感測及矽晶穿孔時序控制結構
KR100541130B1 (ko) 메모리 모듈 및 메모리 시스템
US11481149B2 (en) Memory module and memory system relating thereto
CN109754828A (zh) 半导体存储器装置及其操作方法、存储器系统
CN102820283A (zh) 半导体器件
CN107943609A (zh) 存储器模块、存储器控制器和系统及其相应操作方法
US7971117B2 (en) Test circuits of semiconductor memory device for multi-chip testing and method for testing multi chips
US9263371B2 (en) Semiconductor device having through-silicon via
CN107871513A (zh) 半导体器件
CN104183276B (zh) 集成电路芯片和包括其的多芯片系统
CN101015019A (zh) 使用双稳态继电器有选择地配置存储设备的装置和方法
CN106205728A (zh) 奇偶校验电路及包括该奇偶校验电路的存储器装置
CN105938727A (zh) 半导体系统及用于测试半导体器件的方法
CN104733007B (zh) 半导体器件和包括半导体器件的半导体系统
CN111402945A (zh) 不具有单元阵列的集成电路芯片和裸片测试
CN102956258B (zh) 半导体装置及其数据传输方法
JP5247827B2 (ja) 記憶回路スタックの製造方法と記憶回路のアドレス方法、及び対応するスタックと装置
US11456021B2 (en) Methods, semiconductor devices, and semiconductor systems
CN103377713A (zh) 半导体器件和包括半导体器件的半导体系统
WO2024060604A1 (zh) 半导体结构、版图结构以及存储器
CN102216993A (zh) 存储器控制器
CN106571164B (zh) 半导体器件
CN104576577B (zh) 包括穿通孔的半导体装置
US9805824B2 (en) Semiconductor devices and semiconductor systems

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant