CN102216993A - 存储器控制器 - Google Patents

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Abstract

用于控制DDR SDRAM的存储器控制器2包括连接至输出焊盘18的物理层块10以利用电信号驱动输出焊盘，以及用于产生和接收数据信号、地址信号和控制信号并且将它们传递给将这些信号转换为实际从该控制器发出的电信号的物理层块的存储器控制块12。不在物理层块10和输出焊盘18之间，而是在存储器控制块12和物理层块10之间提供多路复用器16。

Description

存储器控制器
技术领域
本发明涉及一种存储器控制器以及一种用于操作存储器控制器的方法。
背景技术
在计算机及其它电子电路中，通过利用多条线路(通常包括多条数据线、多条地址线、以及诸如时钟之类的其它线路)连接至存储器的存储器控制器访问存储器。这些线路通常从存储器控制器上的输出端(即焊盘、引脚、或球状物)通过基板上的互连而连接至存储器上的输出端(同样是焊盘、引脚、或球状物)。
随着存储器设备变得越来越先进，它们变得更快，为了保证很好的信号完整性，互连上的信号定时变得更关键。
为此，互连信号的布局是很重要的，并且通常必须避免互连的交叉。为此，存储器控制器的焊盘、引脚、或球状物输出端必须与存储器的输出端匹配。因此，一般，在设计存储器控制器(包括集成至片上系统的存储器控制器)时，存储器控制器的输出端分配被小心地分配以确保它们与存储器的输出端匹配。
这种对齐对于双数据率(DDR)同步动态随机存储器(SDRAM)器件来说特别重要。注意，关于这一点，DDR在本文中不仅仅用于表示第一代DDR器件，还表示后代，例如有时称为DDR2、DDR3、GDDR2、GDDR3等的那些器件。DDR芯片通常不仅使用时钟的上升沿还使用下降沿来传递数据，这与传统的仅仅使用每个时钟周期的上升沿或者下降沿的存储器不同。
但是，可能出现问题，因为存储器控制器和存储器的设计可能同时出现，并且在一个的输出端布置需要完成之前，另一个的输出布置可能还没有完成。例如，这种情况在多芯片封装的设计中尤其在许多其它领域的设计中可能出现。
在一些技术领域，已知提供例如利用焊盘和电路剩余部分之间的交叉点开关而连接的引脚、球状物或焊盘的可变输出端布置。该方案造成了一些存储器的控制的困难，例如DDR SDRAM，这是因为对存储器控制器和存储之间的信号的极其严格的定时约束，当使用这种交点开关时，一般不能满足该定时约束。
发明内容
根据本发明，提出了根据权利要求1所述的存储器控制器。
通过控制多路复用器，可以有效地在设计芯片之后改变存储器控制器的输出端的布置。通过将多路复用器布置在物理层块和存储器协议块之间，多路复用器不会影响到数据信号本身的传输，从而不会显著损坏存储器控制器和存储器之间的数据传输的完整性。因此，本发明能够利用引脚和电路之间的多路复用器来交换DDR的存储器控制器的输出端，这对于利用传统引脚多路复用布置来说是不可行的。在优选实施例中，在软件中重构多路复用器。
附图说明
为了更好理解本发明，现在将参考附图并仅仅通过示例的方式描述实施例，其中：
图1是根据本发明实施例的存储器控制器的示意图；以及
图2图示了使用中的图1的存储器控制器。
具体实施方式
存储器的控制发生在多个层中。物理层(一般简称PHY)处理物理层数据信号的产生。存储器协议层处理更高级别的存储器协议。这两层可以提供为可(例如利用专有协议而)彼此通信的独立模块。可选地，公共协议被提出作为标准，已知的由多个公司组成的财团所提出来的DDR PHY(DFI)接口标准，可通过https://www.denali.com/ddr-phy/en获得该标准。
在图1所示的实施例中，存储器控制器2被配置为具有在物理层块10中处理的物理层以及存储器控制块12中的更高级别的存储器协议。这两个块均是利用片上系统装置14的表面上的硬件与软件的结合所实现的。
多路复用器16被电气地以及物理地提供在存储器控制块12和物理层块10之间。输出端(此处为焊盘18)被布置成直接连接至物理层块。多路复用器包括多个多路复用元件19，其允许以软件控制多路复用器。
物理层块10包括多个物理接口电路20。这些电路中的一些是双向双数据率电路24，双向双数据率电路24能以上升时钟脉冲和下降时钟脉冲作为定时，以双数据率向输出端18提供数据或从输出端18获取数据。
其它物理接口电路20是单向单数据率电路22，单向单数据率电路22能以上升时钟脉冲或下降时钟脉冲作为定时，以单数据率在一个方向上传递数据。
存储器控制块12具有多个存储器控制块输出端26。这些输出端都对应于不同的存储器信号。因此，这些输出端包括数据输出端、地址输出端、以及控制存储器所需的其它任意输出端。这些可包括时钟输出端(CK)、时钟启动输出端(CKE#)、写启动输出端(WE#)、以及掩码输出端。这些输出端承载了存储器控制块的处于内部逻辑电平的逻辑信号，而不是实际的物理电信号——物理层块10将这些逻辑信号转换成输出18处的适当的电信号。
在使用中，如图2所示，存储器控制器2通过基板8上的互连而连接至DDR SDRAM存储器模块4。多路复用器16连接物理层块10和存储器控制块12，从而输出端18被正确地配置来连接至存储器模块4的焊盘40，而无需互连6的任何交叉。
注意，DDR SDRAM对互换输出端具有一些限制。这是因为物理层在所有的输出端上不具有完全相同的功能。具体地说，数据输出端处理以时钟的上升沿或者下降沿作为定时的双向信号，地址输出端是单向的，并且仅仅以上升沿和下降沿之一作为定时。
为此，双向位及相应输出端可交换。这些双向存储器控制块输出端32(组(a))包括数据位和掩码位。
虽然在传统DDR驱动器中，通过单向物理接口电路处理掩码，但是在本实施例中，通过被控制器仅在一个方向上使用的双向物理接口电路处理掩码。这允许掩码位与数据位交换。
具体地说，针对字节DQ0、DQ1…DQ7的数据位可与针对字节DM0的掩码位交换。
还可以交换输出端，因此可以交换使用单向物理接口电路的对应的位。这些单向存储器控制块输出端34(组(b))包括如下：Address、Bank Address、RAS#、CAS#、WE#以及CS#，其中缩写具有如下意思：RAS#是行地址选通脉冲，CAS#是列地址选通脉冲，WE#是写启动方波信号(bar signal)，CS#是列选择方波信号。
一些位和相应的输出端不能交换，这些被称为组(c)，固定的存储器控制块36，包括Clock和CKE输出端，其中CKE是时钟启动信号。
多路复用器16连接至多路复用器控制器28，多路复用器控制器28布置用于确保仅仅做出适当的连接，即固定的存储器控制块输出端36不被多路复用，而是总连接至同样的固定的物理接口电路30，双向存储器控制块输出端32连接至双向物理接口电路24，以及单向存储器控制块输出端34连接至单向物理接口电路22。
因此，如果多路复用器16被考虑交换输出端，则仅仅在共享同样的物理层实现的输出端之间进行这种交换。可通过如下方式实现：仅仅允许组(a)中的输出端之间的交换以及组(b)中的输出端之间的交换，但是不允许不同组中的输出端之间的交换，也不允许组(c)中的输出端之间的交换。
虽然这可能看起来是个严格的限制，但是在许多情况下并不如此。通常，表示为组的一部分的信号在任意情况下都在输出端聚集在一起，从而实际上通常仅需要在组(a)内或者组(b)内交换输出端以确保存储器控制器与存储器器件的兼容性。
时钟和CKE信号可首先被布局以确保这些特殊信号的输出位置是固定的，并且不会产生不期望的交叉。
通过在物理层和更高层之间的多路复用器中交换位，在物理接口电路22和DDR存储器之间不使用附加元件。因此，多路复用器不会影响严格的定时要求。
在可选实施例中，传统的单向物理层接口电路被用于掩码。在这种情况下，不可以交换掩码位和数据位。但是，利用该替换实施例，公开的DDR PHY接口标准可被使用而无需进行修改。
本领域技术人员将理解，上述实施例仅仅是示例，可以做出修改。
例如，虽然上述说明书描述了以软件控制的多路复用元件，但是在单独的芯片的制造过程中编程的可选的多路复用元件也是可行的，例如光反熔丝以及本领域技术人员已知的其它可控元件。
并且，虽然上述实施例描述了特定的存储器控制块输出端，但是存储器控制块输出端可被改变来适应任何特定类型的存储器的控制。如果不同代或不同设计的DDR SDRAM要求不同的控制信号，可使用适当的存储器控制块输出端。

Claims (10)

1.一种存储器控制器，用于控制双数据率DDR同步动态随机存储器SDRAM，所述存储器控制器包括：
输出端(18)阵列，用于连接至DDR存储器；
物理层块(10)，包括直接连接至各个输出端的以通过输出发送和接收物理信号的多个DDR物理接口电路；
存储器控制块(12)，用于向物理层块发送或者从物理层块接收数据和控制信号，存储器控制块包括多个存储器控制块输出端(26)；以及
多路复用器(16)，布置来选择性地将多个存储器控制块输出端连接至DDR物理接口电路，以选择将哪个存储器控制块输出端连接至哪个DDR物理接口电路。
2.根据权利要求1所述的存储器控制器，其中多路复用器(16)包含由软件控制的多路复用元件(19)，用于在使用中可控地选择将哪个存储器控制块输出端连接至哪个DDR物理接口电路。
3.根据权利要求1或2所述的存储器控制器，其中DDR物理接口电路包括：
双向双数据率接口电路(24)，用于以双数据率通过该接口电路在任一方向传递数据；以及
单向单数据率接口电路(22)，用于以单数据率通过该接口电路在一个方向上传递数据。
4.根据权利要求3所述的存储器控制器，其中
存储器控制块输出端包括双向存储器控制块输出端(32)以及单向控制块输出端(34)，双向存储器控制块输出端包括用于传递数据的输出端，单向控制块输出端包括用于传递地址的输出端；以及
多路复用器被布置来选择性地将双向存储器控制块输出端(32)连接至双向双数据率接口电路(24)、以及将单向存储器控制块输出端(34)连接至单向单数据率接口电路(22)，但是不将双向存储器控制块输出端(32)连接至单向单数据率接口电路(22)，也不将单向存储器控制块输出端(34)连接至双向双数据率接口电路(24)。
5.根据权利要求4所述的存储器控制器，其中双向存储器控制块输出端(32)还包括掩码输出端，用于传递掩码。
6.根据权利要求1至5之一所述的存储器控制器，其中存储器控制块输出端(26)还包括固定的存储器控制块输出端(36)，以及其中固定的存储器控制块输出端连接至物理层块(10)中的固定接口电路(30)。
7.根据权利要求1至6之一所述的存储器控制器，其中物理层块(10)和存储器控制块(12)被布置成利用DDR PHY接口标准进行通信。
8.一种片上系统电路(14)，包括根据上述权利要求之一所述的存储器控制器。
9.一种电路，包括：
根据权利要求1至7之一所述的存储器控制器(2)；以及
DDR SDRAM(4)，其输出端通过各个互连而连接至存储器控制器的各个输出端。
10.根据权利要求9的电路的使用，包括：
控制多路复用器(16)来选择性地将存储器控制块输出端(12)连接至DDR SDRAM的对应输出端(40)。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102622330A (zh) * 2012-02-24 2012-08-01 北京海尔集成电路设计有限公司 兼容不同dram的控制芯片及其方法
CN103383543A (zh) * 2012-05-02 2013-11-06 飞思卡尔半导体公司 片上系统及其控制模块

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101965125B1 (ko) 2012-05-16 2019-08-28 삼성전자 주식회사 칩-투-칩 링크를 통해 공유 메모리로의 억세스를 지원하는 시스템 온칩, 상기 시스템온칩의 동작 방법, 및 상기 시스템온칩을 포함하는 전자 시스템
IN2013CH05121A (zh) * 2013-11-12 2015-05-29 Sandisk Technologies Inc

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5255203A (en) * 1989-08-15 1993-10-19 Advanced Micro Devices, Inc. Interconnect structure for programmable logic device
US20040078459A1 (en) * 2002-05-15 2004-04-22 Broadcom Corporation Switch operation scheduling mechanism with concurrent connection and queue scheduling
EP1521179A1 (en) * 2003-10-02 2005-04-06 Broadcom Corporation Phase controlled high speed interfaces
US20070033337A1 (en) * 2005-08-05 2007-02-08 Lsi Logic Corporation Configurable high-speed memory interface subsystem
CN101231879A (zh) * 2007-01-12 2008-07-30 博路技术有限公司 数据存取及多芯片控制器

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4503497A (en) * 1982-05-27 1985-03-05 International Business Machines Corporation System for independent cache-to-cache transfer
US5666080A (en) * 1993-06-17 1997-09-09 Yozan, Inc. Computational circuit
US6567904B1 (en) * 1995-12-29 2003-05-20 Intel Corporation Method and apparatus for automatically detecting whether a memory unit location is unpopulated or populated with synchronous or asynchronous memory devices
US6286062B1 (en) * 1997-07-01 2001-09-04 Micron Technology, Inc. Pipelined packet-oriented memory system having a unidirectional command and address bus and a bidirectional data bus
US6044412A (en) * 1997-10-21 2000-03-28 Vlsi Technology, Inc. Integrated circuit pin sharing method and apparatus for diverse memory devices by multiplexing subsets of pins in accordance with operation modes
JP3598923B2 (ja) * 1999-12-20 2004-12-08 セイコーエプソン株式会社 データ転送制御装置、情報記憶媒体及び電子機器
US6944694B2 (en) * 2001-07-11 2005-09-13 Micron Technology, Inc. Routability for memory devices
DE10136395B4 (de) * 2001-07-26 2005-04-21 Infineon Technologies Ag Durch einen Mikrocontroller, einen Mikroprozessor, oder einen Signalprozessor gebildete programmgesteuerte Einheit
US7058778B2 (en) * 2001-08-30 2006-06-06 Micron Technology, Inc. Memory controllers having pins with selectable functionality
US20050093577A1 (en) * 2003-11-04 2005-05-05 Liem Nguyen Multiplexer circuits
US7484022B1 (en) * 2004-08-27 2009-01-27 Xilinx, Inc. Network media access controller embedded in a programmable logic device—host interface
US7853837B2 (en) * 2004-09-10 2010-12-14 Rambus Inc. Memory controller and method for operating a memory controller having an integrated bit error rate circuit
KR100792363B1 (ko) * 2005-06-30 2008-01-09 주식회사 하이닉스반도체 반도체 메모리 장치의 내부전원 생성회로
WO2008130878A2 (en) * 2007-04-19 2008-10-30 Rambus Inc. Techniques for improved timing control of memory devices
US7561481B2 (en) * 2007-06-11 2009-07-14 Mediatek Inc. Memory controllers and pad sequence control methods thereof
JP2009181600A (ja) * 2008-01-29 2009-08-13 Renesas Technology Corp 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5255203A (en) * 1989-08-15 1993-10-19 Advanced Micro Devices, Inc. Interconnect structure for programmable logic device
US20040078459A1 (en) * 2002-05-15 2004-04-22 Broadcom Corporation Switch operation scheduling mechanism with concurrent connection and queue scheduling
EP1521179A1 (en) * 2003-10-02 2005-04-06 Broadcom Corporation Phase controlled high speed interfaces
US20070033337A1 (en) * 2005-08-05 2007-02-08 Lsi Logic Corporation Configurable high-speed memory interface subsystem
CN101231879A (zh) * 2007-01-12 2008-07-30 博路技术有限公司 数据存取及多芯片控制器

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102622330A (zh) * 2012-02-24 2012-08-01 北京海尔集成电路设计有限公司 兼容不同dram的控制芯片及其方法
CN102622330B (zh) * 2012-02-24 2014-11-05 北京海尔集成电路设计有限公司 兼容不同dram的控制芯片及其方法
CN103383543A (zh) * 2012-05-02 2013-11-06 飞思卡尔半导体公司 片上系统及其控制模块

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Publication number Publication date
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WO2010029480A2 (en) 2010-03-18
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US20110179220A1 (en) 2011-07-21

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