CN109754828A

CN109754828A - 半导体存储器装置及其操作方法、存储器系统

Info

Publication number: CN109754828A
Application number: CN201811300941.1A
Authority: CN
Inventors: 孙钟弼; 孙教民
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2017-11-02
Filing date: 2018-11-02
Publication date: 2019-05-14
Anticipated expiration: 2038-11-02
Also published as: US20190130991A1; KR102388803B1; KR20190050087A; US10818375B2; CN109754828B

Abstract

本申请提供了半导体存储器装置及其操作方法、存储器系统。半导体存储器装置包括存储器单元阵列、错误注入寄存器集、数据输入缓冲器、写数据产生器和控制逻辑。错误注入寄存器集基于第一命令存储包括至少一个错误比特的错误比特集。错误比特集与待写入存储器单元阵列中的数据集关联。数据输入缓冲器基于第二命令存储待写入存储器单元阵列中的数据集。写数据产生器基于数据集和错误比特集产生待写入存储器单元阵列中的写数据集。控制逻辑控制错误注入寄存器集和数据输入缓冲器。

Description

半导体存储器装置及其操作方法、存储器系统

相关申请的交叉引用

于2017年11月2日提交的标题为“半导体存储器装置、存储器系统和操作半导体存储器装置的方法”的韩国专利申请No.10-2017-0145251以引用方式全文并入本文中。

技术领域

本文的一个或多个实施例涉及半导体存储器装置。

背景技术

已经开发各种半导体存储器。非易失性存储器包括闪速存储器。易失性存储器包括动态随机存取存储器(DRAM)。DRAM通常因为它们的高速操作和成本效率而用于系统存储器。现在正不断地努力以减小这些装置的尺寸。然而，减小尺寸可增加比特错误并对产量造成不利影响。

发明内容

根据一个或多个实施例，一种半导体存储器装置包括：存储器单元阵列；错误注入寄存器集，其基于第一命令存储包括至少一个错误比特的错误比特集，错误比特集与待写入存储器单元阵列中的数据集关联；数据输入缓冲器，其基于第二命令存储待写入存储器单元阵列中的数据集；写数据产生器，其基于数据集和错误比特集产生待写入存储器单元阵列中的写数据集；以及控制逻辑，其控制错误注入寄存器集和数据输入缓冲器。

根据一个或多个其它实施例，一种存储器系统包括：至少一个半导体存储器装置；以及存储器控制器，其控制所述至少一个半导体存储器装置，其中所述至少一个半导体存储器装置包括：存储器单元阵列；错误注入寄存器集，其基于来自存储器控制器的第一命令存储包括至少一个错误比特的错误比特集，所述错误比特集与待写入存储器单元阵列中的数据集关联；数据输入缓冲器，其基于来自存储器控制器的第二命令存储待写入存储器单元阵列中的数据集；写数据产生器，其基于数据集和错误比特集产生待写入存储器单元阵列中的写数据集；以及控制逻辑，其控制错误注入寄存器集和数据输入缓冲器。

根据一个或多个其它实施例，一种操作包括存储器单元阵列的半导体存储器装置的方法，所述方法包括以下步骤：基于来自存储器控制器的第一命令，将包括至少一个错误比特的错误比特集写入错误注入寄存器集中，错误比特集与待写入存储器单元阵列中的数据集关联；基于来自存储器控制器的第二命令，将待写入存储器单元阵列中的数据集存储在数据输入缓冲器中；基于数据集和错误比特集产生写数据集；在通过目标地址指明的存储器位置中写入写数据集；以及基于来自存储器控制器的读命令从存储器位置读取写数据集，并且将读取的写数据集作为读数据集发送至存储器控制器。

附图说明

通过参照附图详细描述示例性实施例，特征将对于本领域普通技术人员变得清楚，在附图中：

图1示出了存储器系统的实施例；

图2示出了对应于突发长度的数据集的实施例；

图3示出了半导体存储器装置的实施例；

图4示出了第一分块阵列的实施例；

图5示出了包括错误注入寄存器集、数据I/O缓冲器和数据产生器的实施例；

图6示出了可被存储在错误注入寄存器集中的第二数据比特的实施例；

图7至图9示出了错误类型的示例；

图10示出了错误注入模式下的半导体存储器装置的实施例；

图11示出了错误校正码(ECC)引擎的实施例；

图12示出了半导体存储器装置的另一实施例；

图13示出了半导体存储器装置的另一实施例；

图14示出了用于操作半导体存储器装置的方法的实施例；

图15示出了用于操作半导体存储器装置的方法的另一实施例；

图16示出了3D芯片结构的实施例；

图17示出了存储器模块的实施例；以及

图18示出了智能电话的实施例。

具体实施方式

图1示出了可包括存储器控制器100和半导体存储器装置200的存储器系统20的实施例。存储器控制器100可控制存储器系统20的整体操作。存储器控制器100可控制外部主机与半导体存储器装置200之间的整体数据交换。例如，存储器控制器100可基于主机的请求将数据写入半导体存储器装置200中和/或从半导体存储器装置200中读数据。另外，存储器控制器100可向半导体存储器装置200发出操作命令，以控制半导体存储器装置200。

例如，半导体存储器装置200可包括动态存储器单元，因此可为动态随机存取存储器(DRAM)、双数据率4(DDR4)同步DRAM(SDRAM)或低功率DDR4(LPDDR4)SDRAM。

存储器控制器100将时钟信号CLK、命令CMD和地址(信号)ADDR发送至半导体存储器装置200，并且与半导体存储器装置200交换数据集DQ_BL。

存储器控制器100可包括第一错误校正码(ECC)引擎110和错误日志寄存器140。第一ECC引擎110可对从半导体存储器装置200提供的数据集DQ_BL执行ECC解码。在错误日志寄存器140中可记录从半导体存储器装置200提供的数据集DQ_BL的错误信息。

半导体存储器装置200包括存储器单元阵列(MCA)300、错误注入寄存器集410和控制逻辑电路210。存储器单元阵列300可存储数据集DQ_BL。错误注入寄存器集410可存储包括至少一个错误比特的错误比特集，所述错误比特集与将被存储在存储器单元阵列300中的数据集DQ_BL关联。控制逻辑电路210可基于命令CMD和地址ADDR控制对存储器单元阵列300的访问。另外，控制逻辑电路210可基于命令CMD将错误注入寄存器集410中的至少一个错误比特设置为多个错误类型(error pattern)之一。

图2示出了数据集DQ_BL的实施例，其可对应于图1的存储器系统中的多个突发长度。参照图2，将数据集DQ_BL输入至半导体存储器装置200/从半导体存储器装置200输出数据集DQ_BL。数据集DQ_BL可包括各自对应于所述多个突发长度中的对应一个突发长度的数据段DQ_BL_SG1至DQ_BL_SGk。在图2中，假设突发长度为8或16，但是在另一实施例中，可为不同的值。对应于所述多个突发长度的数据集DQ_BL可被存储在半导体存储器装置200的存储器单元阵列300中。

图3示出了半导体存储器装置200a的实施例，例如，其可在图1的存储器系统中。参照图3，半导体存储器装置200a包括控制逻辑电路210、地址寄存器220、分块控制逻辑230、行地址多路复用器(RA MUX)240、列地址(CA)锁存器250、行解码器260、列解码器270、存储器单元阵列300、读出放大器单元285、输入/输出(I/O)门控电路块290、数据输入/输出(I/O)缓冲器275、刷新计数器245、错误注入寄存器集410和写数据产生器430。

I/O门控电路块290包括与存储器单元阵列300中的多个分块阵列310至380对应的多个I/O门控电路。

存储器单元阵列300包括第一分块阵列310至第八分块阵列380。行解码器260包括分别耦接至第一分块阵列310至第八分块阵列380的第一分块行解码器260a至第八分块行解码器260h。列解码器270包括分别耦接至第一分块阵列310至第八分块阵列380的第一分块列解码器270a至第八分块列解码器270h。读出放大器单元285包括分别耦接至第一分块阵列310至第八分块阵列380的第一分块读出放大器285a至第八分块读出放大器285h。第一分块阵列310至第八分块阵列380、第一分块行解码器260a至第八分块行解码器260h、第一分块列解码器270a至第八分块列解码器270h以及第一分块读出放大器285a至第八分块读出放大器285h可形成第一分块至第八分块。第一分块阵列310至第八分块阵列380中的每一个可包括耦接至字线WL和位线BTL的多个存储器单元MC。

地址寄存器220从存储器控制器100接收包括分块地址BANK_ADDR、行地址ROW_ADDR、列地址COL_ADDR的地址ADDR。地址寄存器220可将接收到的分块地址BANK_ADDR提供至分块控制逻辑230，将接收到的行地址ROW_ADDR提供至行地址多路复用器240，以及将接收到的列地址COL_ADDR提供至列地址锁存器250。

分块控制逻辑230可基于分块地址BANK_ADDR产生分块控制信号。可基于分块控制信号将对应于分块地址BANK_ADDR的第一分块行解码器260a至第八分块行解码器260h之一激活。可基于分块控制信号将对应于分块地址BANK_ADDR的第一分块列解码器270a至第八分块列解码器270h之一激活。

行地址多路复用器240可从地址寄存器220接收行地址ROW_ADDR，并且可从刷新计数器245接收刷新行地址REF_ADDR。行地址多路复用器240可选择性地输出行地址ROW_ADDR和刷新行地址REF_ADDR中的一者，作为行地址RA。可将从行地址多路复用器240输出的行地址RA应用于第一分块行解码器260a至第八分块行解码器260h。

第一分块行解码器260a至第八分块行解码器260h中的被激活的那一个可将从行地址多路复用器240输出的行地址RA解码，并且可激活对应于行地址RA的字线。例如，激活的分块行解码器可将字线驱动电压施加至对应于行地址RA的字线。

列地址锁存器250可从地址寄存器220接收列地址COL_ADDR，并且暂时地存储列地址COL_ADDR。在一些实施例中，在突发模式下，列地址锁存器250可产生相对于接收到的列地址COL_ADDR增加的列地址。列地址锁存器250可将暂时地存储或产生的列地址应用于第一分块列解码器270a至第八分块列解码器270h。

第一分块列解码器270a至第八分块列解码器270h中的通过分块控制逻辑230激活的一个可将从列地址锁存器250输出的列地址COL_ADDR解码，并且可控制输入/输出门控电路，以输出对应于列地址COL_ADDR的数据。

I/O门控电路块290中的I/O门控电路中的每一个包括用于对输入/输出数据进行门控的电路。I/O门控电路块290中的I/O门控电路中的每一个还可包括用于存储从第一分块阵列310至第八分块阵列380输出的数据的读数据锁存器以及用于将数据写至第一分块阵列310至第八分块阵列380的写驱动器。

可通过与第一分块阵列310至第八分块阵列380中的将从中读取数据的一个分块阵列耦接的读出放大器感测从该一个分块阵列中读出的数据集，并且可将其存储在读数据锁存器中。可经数据I/O缓冲器275将存储在读数据锁存器中的数据集提供至存储器控制器100。

可基于第三控制信号CTL3从数据I/O缓冲器275将待写入第一分块阵列310至第八分块阵列380中的一个分块阵列的数据集DQ_BL提供至写数据产生器430。将错误比特集EB_BL提供至错误注入寄存器集410。与待写入一个分块阵列的数据集DQ_BL关联的错误比特集EB_BL可基于第二控制信号CTL2被存储在错误注入寄存器集410中，并且可在控制逻辑电路210的控制下被提供至写数据产生器430。

写数据产生器430可基于数据集DQ_BL和错误比特集EB_BL产生写数据集WDQ，并且可将写数据集WDQ提供至I/O门控电路块290中的对应的I/O门控电路。

在写操作中，数据I/O缓冲器275可基于时钟信号CLK向写数据产生器430提供来自存储器控制器100的数据集DQ_BL。在读操作中，数据I/O缓冲器275可向存储器控制器100提供来自I/O门控电路块290的数据集DQ_BL。

控制逻辑电路210可控制半导体存储器装置200a的操作。例如，控制逻辑电路210可针对半导体存储器装置200a产生控制信号，以执行写操作或读操作。控制逻辑电路210可包括将来自存储器控制器100的命令CMD解码的命令解码器211和设置半导体存储器装置200a的操作模式的模式寄存器212。

例如，命令解码器211可通过将写使能信号、行地址选通信号、列地址选通信号、芯片选择信号和/或另一信号解码来产生对应于命令CMD的控制信号。控制逻辑电路210可产生用于控制I/O门控电路块290的第一控制信号CTL1、用于控制错误注入寄存器集410的第二控制信号CTL2、以及用于控制数据I/O缓冲器275的第三控制信号CTL3。

控制逻辑电路210可设置与待写入由目标地址ADDR指明的存储器位置的写数据集相关联的至少一个错误比特。例如，可通过改变存储在错误注入寄存器集410中的第二数据比特中的至少一个的逻辑电平来实现这一点。

图4示出了图3的半导体存储器装置中的第一分块阵列310的实施例。参照图4，第一分块阵列310包括多条字线WL1至WLm(m是大于二的自然数)、多条位线BTL1至BTLn(n是大于二的自然数)和位于字线WL1至WLm与位线BTL1至BTLn之间的交叉部分的多个存储器单元MC。存储器单元MC中的每一个包括：单元晶体管，其耦接至字线WL1至WLm中的对应的一条和位线BTL1至BTLn中的对应的一条；以及单元电容器，其耦接至单元晶体管。

图5示出了图3的半导体存储器装置中的错误注入寄存器集410、数据I/O缓冲器275和写数据产生器430的实施例。参照图5，错误注入寄存器集410可包括寄存器写电路420和多个错误注入寄存器411至41k。可在图3中的数据I/O缓冲器275中包括数据输入缓冲器280。数据输入缓冲器280可包括多个数据输入寄存器281至28k。数据输入寄存器281至28k中的每一个可将与半导体存储器装置200的突发长度对应的第一数据比特DQ_BL_SG1至DQ_BL_SGk的各第一单元中的相应一个第一单元存储在数据集DQ_BL中。数据输入寄存器281至28k中的每一个可基于第三控制信号CTL3为写数据产生器430提供数据集DQ_BL中的第一数据比特DQ_BL_SG1至DQ_BL_SGk的各第一单元中的相应一个第一单元。

错误注入寄存器411至41k中的每一个可存储第二数据比特EB_BL_SG1至EB_BL_SGk的各第二单元中的相应一个第二单元，其对应于数据输入寄存器281至28k中的对应一个和第一数据比特DQ_BL_SG1至DQ_BL_SGk的各第一单元中的对应一个第一单元。第一单元的大小可与第二单元的大小相同，或者，在另一实施例中，它们可不同。

寄存器写电路420可基于第二控制信号CTL2中的错误模式信号EMS和错误比特位置信息EPI将存储在错误注入寄存器411至41k中的第二数据比特保持在缺省电平(例如，第一逻辑电平，例如，其可为逻辑低电平)，或者可将第二数据比特中的至少一个改变为第二逻辑电平，这由错误比特位置信息EPI指明。

当错误模式信号EMS指示正常模式时，寄存器写电路420将存储在错误注入寄存器411至41k中的第二数据比特保持在缺省电平。当错误模式信号EMS表示错误注入模式时，寄存器写电路420将存储在错误注入寄存器411至41k中的第二数据比特中的至少一个改变为第二逻辑电平，这由错误比特位置信息EPI指明。

写数据产生器430可包括多个异或门431至43k。所述多个异或门431至43k可对第一数据比特DQ_BL_SG1至DQ_BL_SGk的各第一单元的对应的数据比特和第二数据比特EB_BL_SG1至EB_BL_SGk的各第二单元的对应的数据比特执行异或操作，以产生写数据集WDQ_SG1至WDQ_SGk。可经对应的I/O门控电路将写数据集WDQ_SG1至WDQ_SGk写入由目标地址ADDR指明的存储器位置。

图6示出了可被存储在图5中的错误注入寄存器集中的第二数据比特的示例。参照图6，以第一逻辑电平作为缺省逻辑电平的第二数据比特V可被存储在错误注入寄存器集410中的错误注入寄存器411至41k中。寄存器写电路420可基于第二控制信号CTL2中的错误模式信号EMS和错误比特位置信息EPI将第二数据比特V中的至少一个改变为第二逻辑电平，以使得代表各种错误类型的写数据集WDQ_SG1至WDQ_SGk可被存储在存储器单元阵列300中的目标存储器位置中。

半导体存储器装置200基于来自存储器控制器100的读命令读取存储在目标存储器位置中的写数据集WDQ_SG1至WDQ_SGk，并且可将读取的写数据集WDQ_SG1至WDQ_SGk发送至存储器控制器100，作为读数据集。

存储器控制器100可分析读取的写数据集WDQ_SG1至WDQ_SGk的错误类型，以确定存储器单元阵列300是否包括至少一个缺陷单元。存储器控制器100可在错误日志寄存器140中记录存储器单元阵列300中的缺陷单元的错误信息。第一ECC引擎110可对读取的写数据集WDQ_SG1至WDQ_SGk(包括所述至少一个错误比特)执行ECC解码，以确定所述至少一个错误比特是否被校正。因此，第一ECC引擎110可在系统等级评价ECC的性能(例如，能力)。因此，因为半导体存储器装置200确认针对各种错误类型的响应而不用必需包括插入半导体存储器装置200中的额外错误注入卡，所以半导体存储器装置200可降低成本。

图7至图9示出了错误注入寄存器集可表示的各种错误类型的示例。图7示出了单比特错误。参照图7，在第二数据比特EB_BL_SG1至EB_BL_SGk中，仅一个具有逻辑高电平。因此，图7的错误类型可表示单比特错误。

图8示出了双比特错误。参照图8，第二数据比特EB_BL_SG1至EB_BL_SGk中的两个具有逻辑高电平。因此，图8的错误类型可表示双比特错误。

图9示出了与数据块(data pad)关联的错误类型。参照图9，与第二数据比特EB_BL_SG1至EB_BL_SGk的数据块DQ1至DQk中的数据块DQ3关联的所有数据比特具有逻辑高电平。因此，图9的错误类型可表示与数据块关联的错误类型。另外，图6的错误注入寄存器集可表示各种错误类型，诸如但不限于符号错误类型。

图10示出了在错误注入模式下，图3的半导体存储器装置的另一实施例。在图10中，半导体存储器装置200a包括控制逻辑电路210、第一分块阵列310、I/O门控电路290a、数据I/O缓冲器275、错误注入寄存器集410和写数据产生器430。

参照图10，第一分块阵列310可包括正常单元阵列NCA和冗余单元阵列RCA。正常单元阵列NCA可包括多个第一存储器块MB0至MB15(例如，311至313)。冗余单元阵列RCA可至少包括第二存储器块314。第一存储器块311至313可用于确定半导体存储器装置200a的存储器容量。第二存储器块314可用于ECC和/或冗余修复。由于将用于ECC和/或冗余修复的第二存储器块314用于ECC、数据线修复和块修复，以修复在第一存储器块311至313中产生的“失效”单元，因此还可将第二存储器块314称作EDB块。

在第一存储器块311至313中的每一个中，多个第一存储器单元多行多列地排列。在第二存储器块314中，多个第二存储器单元多行多列地排列。

在第一存储器块311至313中，可形成例如8K字线WL的多行，并且可形成例如1K位线BTL的多列。连接至字线WL与位线BTL的交叉部分的第一存储器单元可为动态存储器单元。在第二存储器块314中，可形成例如8K字线WL的多行并且可形成例如1K位线RBTL的多列。连接至字线WL与位线RBTL的交叉部分的第二存储器单元可为动态存储器单元。在另一实施例中，字线WL和/或位线BTL的数量可不同。

I/O门控电路290a包括分别连接至第一存储器块311至313和第二存储器块314的多个开关电路291a至291d。在半导体存储器装置200a中，可同时访问与突发长度(BL)的数据对应的位线，以支持例如当BL设为k(k可为8或16)时指示可访问的列位置的最大数量的BL。位线BTL可连接至与列选择信号耦合的列选择单元中的每一个，并且可通过一个列选择单元同时选择k条位线。

写数据产生器430可通过第一数据线GIO和第二数据线连接至开关电路291a至291d。数据I/O缓冲器275可通过第一数据线GIO和第二数据线连接至开关电路291a至291d。

控制逻辑电路210可将命令CMD解码，以产生用于控制开关电路291a至291d的第一控制信号CTL11、用于控制错误注入寄存器集410的第二控制信号CTL12和用于控制数据I/O缓冲器275的第三控制信号CTL13。

当命令CMD对应于指示错误注入模式的第一命令时，控制逻辑电路210将第一控制信号CTL11施加至I/O门控电路290a以关断开关电路291d。另外，控制逻辑电路210切断第二存储器块314与写数据产生器430和数据I/O缓冲器275的连接，以禁用半导体存储器装置200a的修复功能。另外，在错误注入模式中，开关电路291a至291c基于第一控制信号CTL11将第一存储器块311、312和313连接至写数据产生器430和数据I/O缓冲器275，从而可将包括至少一个错误比特的写数据集WDQ存储在第一存储器块311、312和313中，并且可从第一存储器块311、312和313读出包括至少一个错误比特的读数据集RDQ。

图11示出了图1中的存储器控制器中的第一ECC引擎110的实施例。参照图11，第一ECC引擎110可包括奇偶产生器111、寄存器112和ECC解码器120。ECC解码器120可包括校验位产生器121、综合产生器122和数据校正器123。

奇偶产生器111可基于待提供至半导体存储器装置200的数据集(写数据集)DQ_BL1产生奇偶校验位PRT，并且可将奇偶校验位PRT存储在寄存器112中。

校验位产生器121可基于从半导体存储器装置200读取的数据集(读数据集)DQ_BL2产生校验位CHB。综合产生器122可基于校验位CHB和来自寄存器112的奇偶校验位PRT产生指示错误比特的数量和错误比特的位置的综合数据SDR。数据校正器123可校正读数据集DQ_BL2中的至少一个错误比特并且输出校正的数据集C_DQ_BL2。

在半导体存储器装置200的错误注入模式中，由于读数据集DQ_BL2包括至少一个错误比特，因此可评价(验证)ECC解码器120的错误校正能力。

图12示出了图3的半导体存储器装置的另一实施例。图12的半导体存储器装置200b与图10的半导体存储器装置200a的不同之处在于，半导体存储器装置200b还包括第二ECC引擎450，并且控制逻辑电路210a包括失效地址贮存器215。第二ECC引擎450可共享ECC操作和冗余修复操作。

半导体制造技术的发展导致了DRAM装置的存储器容量增大。随着微制造处理技术的发展，有缺陷的存储器单元的数量增加。“失效”存储器单元可包括缺陷单元和弱单元。缺陷单元有硬件缺陷，例如，缺陷单元是由于制造处理的缺陷而导致不工作的存储器单元(例如，布线断开或短路的存储器单元)。弱单元有软件缺陷，例如，弱单元是在特定电压条件或特定操作时序下有缺陷的存储器单元。弱单元的示例可包括它们的特征劣化的单元，例如，具有短刷新持续时间的单元、具有退化的单元写性能或可变保留时间的单元，或者具有另一缺陷的单元。为了确保制造产量，“失效”存储器单元通过用冗余的存储器单元进行代替来修复。

存储在第一存储器块311、312、312b和313中的数据可经对应的数据I/O块(dataI/O pad)输入和输出。

控制逻辑电路210a包括失效地址贮存器215，其存储指明半导体存储器装置200b中的“失效”存储器单元的地址的失效地址。失效地址贮存器215可存储在测试半导体存储器装置200b的过程中出现的失效地址。另外，失效地址贮存器215可存储在半导体存储器装置200b在随着其安装的系统中操作的同时新出现的失效地址。失效地址贮存器215可更新存储在其中的失效地址，以存储额外出现的失效地址。例如，可通过反熔丝阵列、可内容寻址存储器(CAM)、寄存器或诸如静态随机存取存储器(SRAM)的存储器装置来实施失效地址贮存器215。

例如，存储在失效地址贮存器215中的失效地址可根据从正常单元阵列NCA读取的数据中的错误比特基于失效的类型进行分类。在正常单元阵列NCA中的第一存储器块311、312、312b和313中，可每一个单元地从存储器单元读出数据。在第一存储器块311、312、312b和313中的每一个中，可同时访问对应于突发长度(BL)的位线，以支持指示可访问的列地址的最大数量的BL。

可将k个奇偶校验位PRT用于ECC操作，以相对于存储在第一存储器块311、312、312b和313中的数据比特检测至少一个错误比特，以及校正检测到的错误比特。可将通过将数据比特和k个奇偶校验位PRT相加获得的比特称作‘码字’。可将k个奇偶校验位PRT存储在冗余单元阵列RCA中的第二存储器块314中。冗余单元阵列RCA也可被称作奇偶单元区。

可将对应于存储在失效地址贮存器215中的失效地址的失效分为以下类型：其中一个码字中的错误比特的数量为一；其中一个码字中的错误比特的数量为二；以及其中一个码字中的错误比特的数量为为三个或更多个。其中一个码字中的错误比特的数量为三个或更多个的这种类型可被看作块失效(block fail)。在示例性实施例中，当一个码字中的错误比特的数量为一时，将第二存储器块314用于ECC(例如，参照图12的TA)。当一个码字中的错误比特的数量为两个或更多个时，可不能通过ECC操作修复“失效”单元。因此，在一个实施例中，当一个码字中的错误比特的数量为二时，将第二存储器块314用于数据线修复(例如，参照图12的TB)。当一个码字中的错误比特的数量为三个或更多个时(例如，当发生块失效时)，将第二存储器块314用于块修复(例如，参照图12的TC)。

控制逻辑电路210a确定从存储器控制器100应用的地址ADDR是否与存储在失效地址贮存器215中的失效地址相同。控制逻辑电路210a将失效地址(根据失效单元的类型存储在失效地址贮存器215中的那些，例如，一个码字中的单比特错误、一个码字中的二比特错误以及一个码字中的三比特或更多比特错误(例如，块失效))与从存储器控制器100应用的地址ADDR进行比较。控制逻辑电路210a随后根据比较结果产生第一控制信号CTL21和第四控制信号CTL24。控制逻辑电路210还可产生控制错误注入寄存器集410的第二控制信号CTL22以及控制数据I/O缓冲器275的第三控制信号CTL23。

控制逻辑电路210a将第一控制信号CTL21提供至开关电路291a、291b、291ba、291c和291d，并且将第四控制信号CTL24提供至第二ECC引擎450。第一控制信号CTL21和第四控制信号CTL24控制开关电路291a、291b、291ba、291c和291d以及第二ECC引擎450，以根据在正常单元阵列NCA中出现的“失效”单元的类型选择性地执行ECC操作或者冗余修复操作。开关电路291a、291b、291ba、291c和291d通过第一数据线GIO和第二数据线EDBIO连接至第二ECC引擎450。

存储器控制器100将指明错误注入模式的第一命令CMD应用于控制逻辑电路210a，以评价冗余修复功能(对系统功能的修复)，并且可设置模式寄存器212，以禁用半导体存储器装置200b的ECC操作和/或冗余修复操作。在这种情况下，控制逻辑电路210a产生第一控制信号CTL21和第四控制信号CTL24，以禁用对应的字线的ECC操作和/或冗余修复操作。因此，在写操作中，在第一存储器块311、312、312b和313中写入包括至少一个错误比特的写数据集WDQ。可从第一存储器块311、312、312b和313中读出包括所述至少一个错误比特的读数据集RDQ，并且经数据I/O缓冲器275将其提供至存储器控制器100。

在设置模式寄存器212以启用半导体存储器装置200b的ECC操作和/或冗余修复操作的同时，存储器控制器100将指明错误注入模式的第一命令CMD应用于控制逻辑电路210a。在这种情况下，控制逻辑电路210a产生第一控制信号CTL21和第四控制信号CTL24，以启用对应的字线的ECC操作和/或冗余修复操作。

因此，在写操作中，在对包括至少一个错误比特的写数据集WDQ执行ECC操作和/或冗余修复操作之后，在第一存储器块311、312、312b和313中写入包括所述至少一个错误比特的写数据集WDQ。当对包括所述至少一个错误比特的读数据集RDQ执行了ECC操作和/或冗余修复操作时，可从第一存储器块311、312、312b和313中读取读数据集RDQ，并且可经数据I/O缓冲器275将其提供至存储器控制器100。

存储器控制器100将包括所述至少一个错误比特的读数据集RDQ(例如，第一读数据集)与对其执行了ECC操作和/或冗余修复操作的读数据集RDQ(例如，第二读数据集)进行比较，并且评价半导体存储器装置200b的冗余修复功能。

在示例性实施例中，在设置模式寄存器212以启用ECC操作和禁用冗余修复操作的同时，存储器控制器100将指明错误注入模式的第一命令CMD施加至控制逻辑电路210a。在这种情况下，第二ECC引擎450基于包括所述至少一个错误比特的写数据集WDQ产生奇偶校验位PRT，并且通过开关电路291d将奇偶校验位PRT存储在第二存储器块314中。

在图12中，其中一个码字中的错误比特的数量为一的这种类型对应于图7的错误类型。其中一个码字中的错误比特的数量为二的这种类型对应于图8的错误类型。其中一个码字中的错误比特的数量为三个或更多个的这种类型对应于图9的错误类型。

图13示出了半导体存储器装置600的另一实施例，其可包括在堆叠的芯片结构中的用于执行软错误分析和校正功能的第一组裸晶610和第二组裸晶620。

第一组裸晶610可包括至少一个缓冲器裸晶611。第二组裸晶620可包括堆叠在第一组裸晶610上并且通过多个硅通孔(TSV)线传递数据的多个存储器裸晶620-1至620-p。存储器裸晶620-1至620-p中的至少一个可包括第一类型的错误校正码(ECC)引擎622，其基于将被发送至第一组裸晶610和错误注入寄存器集623的传输数据产生传输奇偶校验位。第一类型的ECC引擎622可被称作“单元核ECC引擎”。

缓冲器裸晶611可包括第二类型的ECC引擎612，其当从通过TSV线接收到的传输数据中检测到传输错误时利用传输奇偶校验位校正传输错误，并且产生校正了错误的数据。第二类型的ECC引擎612可被称作“过孔ECC引擎”。

半导体存储器装置600可为通过TSV线传递数据和控制信号的堆叠芯片式存储器装置或堆叠的存储器装置。TSV线亦可被称作“穿通电极”。

第一类型的ECC引擎622可在发送传输数据之前对从存储器裸晶620-p输出的数据执行错误校正。

可通过TSV线中的噪声导致在传输数据出现的传输错误。通过TSV线中的噪声导致的数据失效可与由存储器裸晶的错误操作导致的数据失效不同。因此，可将通过TSV线中的噪声导致的数据失效看作软数据失效(或软错误)。例如，软数据失效可由传输路径上的传输失败产生，并且可通过ECC操作检测到和进行改正。例如，当传输数据为64比特数据时，可将传输奇偶校验位设为8比特。在另一实施例中，传输奇偶校验位的数量可不同。

根据以上描述，一个存储器裸晶620-p的数据TSV线组632可包括64条TSV线L1至Lp，奇偶TSV线组634可包括8条TSV线L10至Lq。数据TSV线组632的TSV线L1至Lp和奇偶TSV线组634的奇偶TSV线L10至Lq可连接至分别在存储器裸晶620-1至620-p中形成的微凸块MCB。存储器裸晶620-1至620-p中的至少一个可包括DRAM单元，其各自包括至少一个存取晶体管和一个存储电容器。

半导体存储器装置600可具有三维(3D)芯片结构或2.5D芯片结构，以通过数据总线B10与主机通信。缓冲器裸晶610可通过数据总线B10与主机连接。

第一类型的ECC引擎622(例如，单元核ECC引擎)可通过奇偶TSV线组634和数据TSV线组632分别输出传输奇偶校验位和传输数据。输出的传输数据可为通过第一类型的ECC引擎622校正了错误的数据。

第二类型的ECC引擎612(例如，过孔ECC引擎)可基于(通过奇偶TSV线组634接收到的)传输奇偶校验位确定(通过数据TSV线组632接收到的)传输数据是否发生传输错误。当检测到传输错误时，第二类型的ECC引擎612可基于传输奇偶校验位校正关于传输数据的传输错误。当传输错误不可校正时，第二类型的ECC引擎612可输出指示发生不可校正的数据错误的信息。当在高带宽存储器(HBM)或堆叠的存储器结构中从读数据检测到错误时，该错误可以是在通过TSV线发送数据时由噪声而导致的。

根据示例性实施例，如图13所示，单元核ECC引擎622和错误注入寄存器集623可位于存储器裸晶中，过孔ECC引擎612可位于缓冲器裸晶中，并且可将至少一个错误比特插入存储器裸晶的存储器单元中。因此，可检测和校正软数据失效，所述软数据失效例如可包括当通过TSV线发送数据时由噪声导致的传输错误。

图14示出了用于操作半导体存储器装置的方法的实施例。参照图1至图12和图14，为了示出性目的，讨论操作包括存储器单元阵列300的半导体存储器装置200的方法。还可将所述方法应用于本文所述的其它实施例。

参照图14，所述方法包括基于来自存储器控制器100的第一命令将包括至少一个错误比特的错误比特集EB_BL写入错误注入寄存器集410中(S610)。错误比特集EB_BL与将被写入存储器单元阵列300中的数据集DQ_BL关联。基于来自存储器控制器100的第二命令将待写入存储器单元阵列300中的数据集DQ_BL存储在数据输入缓冲器280中(S620)。

通过写数据产生器430基于数据集DQ_BL和错误比特集EB_BL产生写数据集WDQ(S630)。I/O门控电路290a将写数据集WDQ写入在通过目标地址ADDR指明的存储器位置中(S640)。基于来自存储器控制器100的读命令从存储器位置读取包括至少一个错误比特的写数据集WDQ，并且将读取的写数据集WDQ发送至存储器控制器100，作为读数据集RDQ(S650)。

存储器控制器100利用第一ECC引擎110对包括所述至少一个错误比特的读数据集RDQ执行ECC解码，以在系统等级评价第一ECC引擎110的错误校正能力(S660)。

图15示出了用于操作存储器系统的方法的另一实施例。参照图1至图12和图15，针对示出性目的，描述操作包括半导体存储器装置200和用于控制半导体存储器装置200的存储器控制器100的存储器系统20的方法。还可将所述方法应用于本文所述的其它实施例。

参照图15，半导体存储器装置200从存储器控制器100接收目标地址ADDR并禁用与目标地址ADDR关联的冗余修复功能(S710)。在错误注入模式下，半导体存储器装置200将包括至少一个错误比特的第一写数据集写入对应于目标地址ADDR的存储器位置中(S720)。

半导体存储器装置200在禁用冗余修复功能的情况下读包括所述至少一个错误比特的第一写数据集，并且将读取的第一写数据集发送至存储器控制器100，作为第一读数据集(S730)。

半导体存储器装置200启用与目标地址ADDR关联的冗余修复功能(S740)。在错误注入模式下，半导体存储器装置200将包括至少一个错误比特的第二写数据集写在对应于目标地址ADDR的存储器位置中(S750)。半导体存储器装置200在启用冗余修复功能的情况下读包括所述至少一个错误比特的第二写数据集，并且将读取的第二写数据集发送至存储器控制器100，作为第二读数据集(S760)。

存储器控制器100基于第一读数据集与第二读数据集之间的比较来评价(验证)冗余修复功能(例如，对系统功能的修复)(S770)。

图16示出了根据示例性实施例的采用图13的半导体存储器装置的3D芯片结构700的剖视图。在图16中，在其中主机和HBM在没有中间层的情况下直接连接的示例情况下使用3D芯片结构700。

参照图16，可利用倒装芯片凸块FB将主机裸晶720(例如，系统芯片(SoC)、中央处理单元(CPU)或图形处理单元(GPU))布置在印刷电路板(PCB)710上。可将存储器裸晶D11至D14堆叠在主机裸晶720上，以实现HBM结构。在图16中，省略了图13的缓冲器裸晶610或逻辑裸晶。然而，在一些实施例中，缓冲器裸晶610或逻辑裸晶可在存储器裸晶D11与主机裸晶720之间。为了实施HBM(620)结构，可在存储器裸晶D11和D14处形成TSV线。TSV线可与存储器裸晶之间的微凸块MCB电连接。

图17示出了存储器模块800的实施例，其包括布置(或安装)在电路板801中的控制装置810、多个半导体存储器装置201a至201e、202a至202e、203a至203e和204a至204e、多个数据缓冲器841至845和851至855、模块电阻器单元860和870以及串行存在检测芯片(SPD)880。在图17中，例如，控制装置810(例如，RCD)可为暂存时钟驱动器(registered clockdriver)。

电路板801可为在第一方向的第一边缘部分803与第二边缘部分805之间向垂直于第一方向的第二方向延伸的印刷电路板。

控制装置810可位于电路板801的预定位置(例如，中心)上。所述多个半导体存储器装置201a至201e、202a至202e、203a至203e和204a至204e可在控制装置810与第一边缘部分803之间和控制装置810与第二边缘部分805之间按照多行排列。半导体存储器装置201a至201e和202a至202e可在控制装置810与第一边缘部分803之间沿多行排列。半导体存储器装置203a至203e和204a至204e可在控制装置810与第二边缘部分805之间沿多行排列。

半导体存储器装置201a至201e和202a至202e的一部分可为错误校正码(ECC)存储器装置。ECC存储器装置可执行ECC编码操作以产生关于待写入存储器单元的数据的奇偶校验位，并可执行ECC解码操作以校正从存储器单元读出的数据中出现的错误。

所述多个半导体存储器装置201a至201e、202a至202e、203a至203e和204a至204e中的每一个可通过用于接收/发送数据信号DQ和数据选通信号DQS的数据传输线耦接至数据缓冲器841至845和851至855中的相应一个。

控制装置810可通过命令/地址传输线861将命令/地址信号提供至半导体存储器装置201a至201e，并且可通过命令/地址传输线863将命令/地址信号提供至半导体存储器装置202a至202e。另外，控制装置810可通过命令/地址传输线871将命令/地址信号提供至半导体存储器装置203a至203e，并且可通过命令/地址传输线873将命令/地址信号提供至半导体存储器装置204a至204e。

命令/地址传输线861和863可共同连接至邻近于第一边缘部分803的模块电阻器单元860。命令/地址传输线871和873可共同连接至邻近于第二边缘部分805的模块电阻器单元870。

模块电阻器单元860和870中的每一个可包括连接至终端电压Vtt的终端电阻器Rtt/2。模块电阻器单元860和870的排列方式可减少模块电阻器单元的数量，从而减少终端电阻器所占据的面积。另外，例如，所述多个半导体存储器装置201a至201e、202a至202e、203a至203e和204a至204e中的每一个可采用图3的半导体存储器装置200。

控制装置810可在存储器控制器的控制下控制所述多个半导体存储器装置201a至201e、202a至202e、203a至203e和204a至204e。例如，控制装置810可从存储器控制器接收地址ADDR、命令CMD和时钟信号CLK。基于接收到的信号，控制装置810可控制半导体存储器装置201a至201e、202a至202e、203a至203e和204a至204e，从而在半导体存储器装置201a至201e、202a至202e、203a至203e和204a至204e中写入通过数据信号DQ和数据选通信号DQS接收的数据，或者通过数据信号DQ和数据选通信号DQS输出存储在半导体存储器装置201a至201e、202a至202e、203a至203e和204a至204e中的数据。

SPD 880可为可编程只读存储器(例如，EEPROM)。SPD 880可包括存储器模块800的初始信息或装置信息DI。控制装置810可基于来自存储器控制器的命令CMD将半导体存储器装置201a至201e、202a至202e、203a至203e和204a至204e中的至少一个设置为在错误注入模式下操作。

图18示出了采用根据本文所述的任一个实施例的半导体存储器装置的智能电话900的实施例。参照图18，智能电话900可包括例如移动计算装置。应用处理器AP(例如，移动应用处理器910)可控制智能电话900的组件915、920、941和950。

移动应用处理器910可使用移动DRAM 915作为工作存储器。存储器装置921可用作基带处理器920的工作和编程存储器。

在图18中，例如，移动DRAM 915可通过图3的半导体存储器装置200来实施。应用处理器910中的存储器控制器(MCT)911可控制对移动DRAM 915的访问。应用处理器910中的显示驱动器913可控制显示器950。

基带处理器920可允许在无线收发器(RF)930与应用处理器910之间交换数据。通过基带处理器920处理的数据可被发送至应用处理器910或者可被存储在存储器装置921。例如，存储器装置921可为易失性存储器或非易失性存储器。

可将通过天线ANT接收到的无线数据通过无线收发器930发送至基带处理器920。从基带处理器920输出的数据可通过无线收发器930转换为无线数据。可通过天线ANT输出转换的无线数据。

图像信号处理器(ISP)941可处理来自相机(或图像传感器)940的信号并且可以将处理的数据转移至应用处理器910。

可通过将由计算机、处理器、控制器或其它信号处理装置执行的代码或指令执行本文所述的方法、处理和/或操作。计算机、处理器、控制器或其它信号处理装置可为本文所述的那些，或者除本文所述的元件之外的元件。由于详细描述形成方法(或者计算机、处理器、控制器或其它信号处理装置的操作)的基础的算法，因此用于实施方法实施例的操作的代码或指令可将计算机、处理器、控制器或其它信号处理装置改变为用于执行本文所述的方法的专用处理器。

本文公开的实施例的控制器、处理器、引擎、逻辑或逻辑电路、驱动器、产生器、解码器和其它信号产生、信号提供和信号处理特征可按照非暂时性逻辑实施，例如，其可包括硬件、软件或二者。当至少部分在硬件中实施时，例如，控制器、处理器、引擎、逻辑或逻辑电路、驱动器、产生器、解码器和其它信号产生、信号提供和信号处理特征可为各种集成电路中的任一种，包括(但不限于)专用集成电路、现场可编程门阵列、逻辑门的组合、系统芯片、微处理器或另一种处理或控制电路。

当至少部分在软件中实施时，控制器、处理器、引擎、逻辑或逻辑电路、驱动器、产生器、解码器和其它信号产生、信号提供和信号处理特征可包括例如用于存储例如待通过计算机、处理器、微处理器、控制器或其它信号处理装置执行的代码或指令的存储器或其它存储装置。计算机、处理器、微处理器、控制器或其它信号处理装置可为本文所述的那些，或者除本文所述的元件之外的元件。由于详细描述形成方法(或者计算机、处理器、微处理器、控制器或其它信号处理装置的操作)的基础的算法，因此用于实施方法实施例的操作的代码或指令可将计算机、处理器、控制器或其它信号处理装置改变为用于执行本文所述的方法的专用处理器。

根据一个或多个前述实施例，半导体存储器装置包括错误注入寄存器集，在错误注入寄存器集中设置至少一个错误比特，并且对包括所述至少一个错误比特的数据集执行写操作和读操作。结果，半导体存储器装置可降低成本，因为半导体存储器装置确认针对各种错误类型的响应而不用将额外错误注入卡插入半导体存储器装置中。当前实施例的各方面可应用于利用半导体存储器装置的系统、产品或装置。

本文已公开了示例实施例，虽然采用了特定术语，但是仅按照一般和描述性含义而非针对限制的目的使用和解释它们。在一些情况下，如本领域普通技术人员应该清楚的，除非另有说明，否则随着本申请的提交，结合特定实施例描述的特征、特性和/或元件可单独使用或者与结合其它实施例描述的特征、特性和/或元件联合使用。因此，在不脱离权利要求阐述的实施例的精神和范围的情况下，可作出各种形式和细节上的改变。

Claims

1.一种半导体存储器装置，包括：

存储器单元阵列；

错误注入寄存器集，其基于第一命令存储包括至少一个错误比特的错误比特集，所述错误比特集与待写入所述存储器单元阵列中的数据集关联；

数据输入缓冲器，其基于第二命令存储待写入所述存储器单元阵列中的所述数据集；

写数据产生器，其基于所述数据集和所述错误比特集产生待写入所述存储器单元阵列中的写数据集；以及

控制逻辑，其控制所述错误注入寄存器集和所述数据输入缓冲器。

2.根据权利要求1所述的半导体存储器装置，其中，所述错误比特集包括以下各项之一：单比特错误、双比特错误、符号错误、以及数据块错误。

3.根据权利要求1所述的半导体存储器装置，其中：

所述数据输入缓冲器包括多个输入寄存器，所述多个输入寄存器中的每一个存储与所述半导体存储器装置的突发长度对应的第一数据比特的第一单元，并且

所述错误注入寄存器集包括：

多个错误注入寄存器，所述多个错误注入寄存器中的每一个存储与所述第一数据比特的所述第一单元对应的第二数据比特的第二单元；以及

寄存器写电路，其在错误注入模式下，基于来自所述控制逻辑的控制信号改变所述第二数据比特中的一个的逻辑电平。

4.根据权利要求3所述的半导体存储器装置，其中：

所述写数据产生器包括多个异或门，并且

所述多个异或门中的每一个对所述第一数据比特和所述第二数据比特中的对应的比特执行异或操作，以提供所述写数据集。

5.根据权利要求3所述的半导体存储器装置，其中：

所述第二数据比特以第一逻辑电平作为缺省逻辑电平，

基于来自所述控制逻辑的所述控制信号将所述第二数据比特中的至少一个设为与所述第一逻辑电平不同的第二逻辑电平，并且

所述第二数据比特表示多个错误类型之一。

6.根据权利要求5所述的半导体存储器装置，其中：

当所述控制逻辑从外部装置接收所述第一命令和与所述第一命令关联的目标地址时，所述控制逻辑基于所述第一命令控制所述错误注入寄存器集，以使得在对应于所述目标地址的存储器位置中写入包括所述至少一个错误比特的所述写数据集。

7.根据权利要求6所述的半导体存储器装置，其中，所述控制逻辑控制所述存储器单元阵列，以使得基于来自所述外部装置的读命令读取包括所述至少一个错误比特的所述写数据集。

8.根据权利要求1所述的半导体存储器装置，其中，当基于所述第一命令和所述第二命令在所述存储器单元阵列中写入包括所述至少一个错误比特的所述写数据集时，所述控制逻辑将所述半导体存储器装置的修复功能禁用。

9.根据权利要求1所述的半导体存储器装置，其中，所述存储器单元阵列包括连接至多条字线和多条位线的多个动态存储器单元。

10.根据权利要求1所述的半导体存储器装置，还包括：

错误校正码引擎，其连接在所述存储器单元阵列与所述写数据产生器之间，并且其中，所述错误校正码引擎基于包括所述至少一个错误比特的所述写数据集产生奇偶校验位，并且将所述奇偶校验位写入所述存储器单元阵列的奇偶单元区中。

11.根据权利要求10所述的半导体存储器装置，其中：

所述存储器单元阵列包括多个分块阵列，并且

所述多个分块阵列中的每一个包括：

用于存储所述写数据集的正常单元区；以及

用于存储所述奇偶校验位的冗余单元区。

12.根据权利要求10所述的半导体存储器装置，其中：

所述半导体存储器装置包括：

第一组裸晶，其包括至少一个缓冲器裸晶；以及

第二组裸晶，其包括多个存储器裸晶，所述多个存储器裸晶堆叠在所述第一组裸晶上，并且通过多条硅通孔线传递数据，

所述多个存储器裸晶中的每一个包括所述存储器单元阵列，并且

所述多个存储器裸晶中的至少一个包括所述错误注入寄存器集。

13.一种存储器系统，包括：

至少一个半导体存储器装置；以及

存储器控制器，其控制所述至少一个半导体存储器装置，其中所述至少一个半导体存储器装置包括：

存储器单元阵列；

错误注入寄存器集，其基于来自所述存储器控制器的第一命令存储包括至少一个错误比特的错误比特集，所述错误比特集与待写入所述存储器单元阵列中的数据集关联；

数据输入缓冲器，其基于来自所述存储器控制器的第二命令存储待写入所述存储器单元阵列中的所述数据集；

14.根据权利要求13所述的存储器系统，其中：

所述错误注入寄存器集包括：

15.根据权利要求14所述的存储器系统，其中：

所述写数据产生器包括多个异或门，并且

16.根据权利要求14所述的存储器系统，其中：

所述第二数据比特以第一逻辑电平作为缺省逻辑电平，

基于来自所述控制逻辑的所述控制信号将所述第二数据比特中的至少一个设为与所述第一逻辑电平不同的第二逻辑电平，

所述第二数据比特表示多个错误类型之一，并且

当所述控制逻辑从所述存储器控制器接收所述第一命令和与所述第一命令关联的目标地址时，所述控制逻辑基于所述第一命令控制所述错误注入寄存器集，以使得在对应于所述目标地址的存储器位置写入包括所述至少一个错误比特的所述写数据集。

17.根据权利要求16所述的存储器系统，其中：

所述控制逻辑控制所述存储器单元阵列，以使得基于来自所述存储器控制器的读命令读取包括所述至少一个错误比特的所述写数据集，并且

其中，所述存储器控制器包括：

错误校正码引擎，其接收包括所述至少一个错误比特的所述写数据集，并且基于包括所述至少一个错误比特的所述写数据集在系统等级评价错误校正能力；以及

错误日志寄存器，其中记录有包括所述至少一个错误比特的所述写数据集的错误信息。

18.根据权利要求13所述的存储器系统，其中：

当所述存储器控制器将所述第一命令施加至所述半导体存储器装置时，所述存储器控制器通过禁用所述半导体存储器装置的修复功能而在所述存储器单元阵列中写入包括所述至少一个错误比特的第一写数据集，并且所述存储器控制器读取写在所述存储器单元阵列中的所述第一写数据集，作为第一读数据集，

当所述存储器控制器再次将所述第一命令施加至所述半导体存储器装置时，所述存储器控制器通过启用所述半导体存储器装置的所述修复功能而在所述存储器单元阵列中写入包括所述至少一个错误比特的第二写数据集，并且所述存储器控制器读取写在所述存储器单元阵列中的所述第二写数据集，作为第二读数据集，并且

所述存储器控制器基于所述第一读数据集与所述第二读数据集之间的比较来评价所述存储器系统的冗余修复功能。

19.一种操作半导体存储器装置的方法，所述半导体存储器装置包括存储器单元阵列，所述方法包括步骤：

基于来自存储器控制器的第一命令，将包括至少一个错误比特的错误比特集写入错误注入寄存器集中，所述错误比特集与待写入所述存储器单元阵列中的数据集关联；

基于来自所述存储器控制器的第二命令，将待写入所述存储器单元阵列中的所述数据集存储在数据输入缓冲器中；

基于所述数据集和所述错误比特集产生写数据集；

在通过目标地址指明的存储器位置中写入所述写数据集；以及

基于来自所述存储器控制器的读命令从所述存储器位置读取所述写数据集，并且将读取的写数据集作为读数据集发送至所述存储器控制器。

20.根据权利要求19所述的方法，其中：

所述错误比特集包括以下各项之一：单比特错误、双比特错误、符号错误、以及数据块错误；并且

所述半导体存储器装置包括第一组裸晶和第二组裸晶，所述第一组裸晶包括至少一个缓冲器裸晶，所述第二组裸晶包括堆叠在所述第一组裸晶上的多个存储器裸晶，并且

所述方法包括通过多条硅通孔线从所述多个存储器裸晶传递数据，其中，所述半导体存储器装置是高带宽存储器。