CN110120243A - 半导体存储器装置、操作其的方法以及存储器系统 - Google Patents

半导体存储器装置、操作其的方法以及存储器系统 Download PDF

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Abstract

公开了半导体存储器装置、操作其的方法以及存储器系统。所述半导体存储器装置包括：存储器单元阵列、纠错码引擎、输入/输出选通电路以及控制逻辑电路。存储器单元阵列包括多个存储体阵列，每个存储体阵列包括动态存储器单元。响应于访问地址和命令，控制逻辑电路生成用于控制输入/输出选通电路的第一控制信号和用于控制纠错码引擎的第二控制信号。控制逻辑电路响应于第一命令控制纠错码引擎对将被存储在至少一个存储体阵列的第一页中的写入数据执行s位纠错码编码，并响应于第二命令控制纠错码引擎对从第一页读取的第一码字执行t位纠错码解码。

Description

半导体存储器装置、操作其的方法以及存储器系统
本申请要求于2018年2月5日提交到韩国知识产权局的第10-2018-0013723号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
本发明构思的示例性实施例涉及存储器，更具体地说，涉及半导体存储器装置、存储器系统以及操作半导体存储器装置的方法。
背景技术
半导体存储器装置可被分类为非易失性存储器装置(诸如，闪存装置)和易失性存储器装置(诸如，动态随机存取存储器DRAM)。DRAM的高速操作和成本效率使得DRAM能够用于系统存储器。由于DRAM的制造设计规则的持续缩减，DRAM中的存储器单元的位错误(biterror)可能迅速增加，DRAM的良率可能下降。
发明内容
根据本发明构思的示例性实施例，一种半导体存储器装置包括：存储器单元阵列、纠错码(ECC)引擎、输入/输出(I/O)选通电路以及控制逻辑电路。存储器单元阵列包括多个存储体阵列，多个存储体阵列中的每个包括动态存储器单元。I/O选通电路连接在ECC引擎与存储器单元阵列之间。响应于从外部接收的访问地址和命令，控制逻辑电路生成用于控制I/O选通电路的第一控制信号和用于控制ECC引擎的第二控制信号。控制逻辑电路响应于第一命令控制ECC引擎对将被存储在从所述多个存储体阵列选择的至少一个存储体阵列的第一页中的写入数据执行s位ECC编码，并响应于第二命令控制ECC引擎对从第一页读取的第一码字执行t位ECC解码。这里，s是大于一的自然数，t是小于s的自然数。
第一命令是写入命令，第二命令是读取命令。
第一码字由访问地址指定。
控制逻辑电路被配置为：还响应于第三命令，控制纠错码引擎对从存储器单元阵列的第二页读取的第二码字执行s位纠错码解码。
ECC引擎被配置为：响应于第三命令，执行擦洗操作，以对第二码字执行s位ECC解码，来校正第二码字中的至少一个错误位，并将校正的第二码字写回第二页的子页中。
第三命令是刷新命令。
ECC引擎被配置为：在刷新命令被施加N次时，执行M次擦洗操作，其中，N是大于一的自然数，M是小于N的自然数。
第二页或第二码字由在所述半导体存储器装置内部生成的内部地址指定。
所述半导体存储器装置还包括：受害者地址检测器，被配置为：对选择的至少一个存储体阵列中的第一存储器区域的访问的数量进行计数，以在参考间隔期间计数的访问的数量达到参考值时，生成指定与第一存储器区域相邻的至少一个相邻的存储器区域的至少一个受害者地址；弱地址表，将所述至少一个受害者地址存储为弱地址。
ECC引擎被配置为：当t位ECC解码在第一码字中检测到至少一个错误位时，将错误生成信号提供给控制逻辑电路；控制逻辑电路被配置为：将第一码字的地址作为错误地址存储在弱地址表中；当访问地址与存储在弱地址表中的多个地址中的一个匹配时，控制逻辑电路被配置为：控制ECC引擎对由访问地址指定的页中的码字执行s位ECC解码。
控制逻辑电路被配置为：响应于第三命令，控制ECC引擎对从存储器单元阵列中的第二页读取的第二码字执行s位ECC解码；ECC引擎被配置为：响应于第三命令，执行擦洗操作，以对第二码字执行s位ECC解码，来校正第二码字中的至少一个错误位，并将校正的第二码字写回第二页的子页中；ECC引擎被配置为：将错误生成信号提供给控制逻辑电路，使得第二码字的地址将被存储在弱地址表中。
ECC引擎包括：ECC编码器，被配置为对主数据执行s位ECC编码，以生成将被存储在第一页中的奇偶校验位；ECC解码器，用于响应于错误模式信号，执行针对从存储器单元阵列读取的第一码字的s位ECC解码和针对从存储器单元阵列读取的第二码字的t位ECC解码中的一个。
ECC解码器包括：校正子生成电路，被配置为：通过使用包括第一码字或第二码字的读取数据来生成校正子；系数计算器，被配置为：通过使用校正子来生成错误多项式的系数；根计算器，被配置为：响应于所述系数生成错误多项式的根；错误定位器，被配置为：基于校正子或根来生成指示读取数据中的错误位的位置的错误位置信号；数据校正器，被配置为：响应于错误位置信号，校正读取数据中的所述至少一个错误位，以输出校正的主数据；选择电路，被配置为：响应于错误模式信号，将校正子提供给系数计算器和错误定位器中的一个。
响应于错误模式信号，选择电路被配置为：当ECC解码器执行t位ECC解码时，将校正子提供给错误定位器；当ECC解码器执行s位ECC解码时，将校正子提供给系数计算器。
所述半导体存储器装置包括：第一组裸片，包括至少一个缓冲器裸片；第二组裸片，包括多个存储器裸片，其中，所述多个存储器裸片堆叠在第一组裸片上并被配置为通过多条硅过孔线(TSV)传送数据。所述多个存储器裸片中的至少一个包括存储器单元阵列和ECC引擎，ECC引擎使用将被发送至第一组裸片的传输数据生成传输奇偶校验位；所述至少一个缓冲器裸片包括过孔ECC引擎，过孔ECC引擎被配置为：当从通过多条TSV线接收的传输数据检测到传输错误时使用传输奇偶校验位来校正传输错误。
所述半导体存储器装置是高带宽存储器(HBM)。
ECC引擎被配置为：在传输数据被发送到所述至少一个缓冲器裸片之前，校正从所述多个存储器裸片输出的错误。
根据本发明构思的示例性实施例，一种存储器系统包括：至少一个半导体存储器装置和存储器控制器。存储器控制器控制所述至少一个半导体存储器装置。所述至少一个半导体存储器装置包括：存储器单元阵列、纠错码(ECC)引擎、输入/输出((I/O)选通电路以及控制逻辑电路。存储器单元阵列包括多个动态存储器单元。I/O选通电路连接在ECC引擎与存储器单元阵列之间。控制逻辑电路响应于从存储器控制器接收的访问地址和命令，控制I/O选通电路和ECC引擎。控制逻辑电路响应于来自存储器控制器的第一命令控制ECC引擎对将被存储在从存储器单元阵列选择的至少一个存储体阵列的第一页中的写入数据执行s位ECC编码，并响应于来自存储器控制器的第二命令控制ECC引擎对从第一页读取的第一码字执行t位ECC解码。这里，s是大于一的自然数，t是小于s的自然数。
第一命令是写入命令，第二命令是读取命令；控制逻辑电路被配置为：还响应于来自存储器控制器的第三命令，控制纠错码引擎对从存储器单元阵列的第二页读取的第二码字执行s位纠错码解码。第三命令是刷新命令。
根据本发明构思的示例性实施例，在一种操作包括包含多个动态存储器单元的存储器单元阵列的半导体存储器装置的方法中，响应于从外部接收的访问地址和第一命令，对将被存储在存储器单元阵列中的第一页中的主数据执行s位ECC编码，以将第一码字存储在第一页中；响应于从外部接收的第二命令，对从第一页读取的第一码字执行t位ECC解码；响应于从外部接收的第三命令，对从存储器单元阵列的第二页读取的第二码字执行s位ECC解码，并将通过s位ECC解码校正的第二码字写回第二页的子页中。这里，s是大于一的自然数，t是小于s的自然数。
附图说明
通过参照附图详细描述本发明构思的示例性实施例，将更加清楚地理解本发明构思的以上和其他特征。
图1是示出根据本发明构思的示例性实施例的存储器系统的框图。
图2是示出根据本发明构思的示例性实施例的图1中的半导体存储器装置的框图。
图3示出根据本发明构思的示例性实施例的图2的半导体存储器装置中的第一存储体阵列。
图4是示出半导体存储器装置的存储器单元之间的干扰的电路图。
图5是示出根据本发明构思的示例性实施例的图2的半导体存储器装置中的受害者地址检测器(victim address detector)的框图。
图6是示出根据本发明构思的示例性实施例的图5的受害者地址检测器中的干扰检测器的框图。
图7示出根据本发明构思的示例性实施例的在写入操作中的图2的半导体存储器装置的一部分。
图8示出根据本发明构思的示例性实施例的在读取操作或刷新操作中的图2的半导体存储器装置的一部分。
图9是示出根据本发明构思的示例性实施例的图2的半导体存储器装置中的ECC引擎的框图。
图10示出根据本发明构思的示例性实施例的图9的ECC引擎中的ECC编码器。
图11示出根据本发明构思的示例性实施例的图9的ECC引擎中的ECC解码器。
图12示出根据本发明构思的示例性实施例的在读取操作中的图11的ECC解码器的操作。
图13示出根据本发明构思的示例性实施例的在擦洗操作中的图11的ECC解码器的操作。
图14示出根据本发明构思的示例性实施例的图2的半导体存储器装置中的正常刷新操作和擦洗操作。
图15是示出根据本发明构思的示例性实施例的半导体存储器装置的框图。
图16是示意性地示出根据本发明构思的示例性实施例的图15中的ECC引擎之间的连接的示图。
图17是示出根据本发明构思的示例性实施例的操作半导体存储器装置的方法的流程图。
图18是采用根据本发明构思的示例性实施例的图15的半导体存储器装置的3D芯片结构的截面图。
图19是示出采用根据本发明构思的示例性实施例的半导体存储器装置的智能电话的框图。
具体实施方式
在下文中将参照附图更全面地描述本发明构思的示例性实施例。贯穿本申请，相同的参考标记可表示相同的元件。
图1是示出根据本发明构思的示例性实施例的存储器系统的框图。
参照图1，存储器系统20可包括存储器控制器100和至少一个半导体存储器装置200。
存储器控制器100可控制存储器系统20的整体操作。存储器控制器100可控制外部主机与半导体存储器装置200之间的整体数据交换。例如，存储器控制器100可响应于来自主机的请求将数据写入到半导体存储器装置200中或从半导体存储器装置200读取数据。
此外，存储器控制器100可向半导体存储器装置200发出操作命令以用于控制半导体存储器装置200。
在本发明构思的示例性实施例中，半导体存储器装置200是包括动态存储器单元的存储器装置(诸如，动态随机存取存储器(DRAM)、双倍数据速率4(DDR4)同步DRAM(SDRAM)、低功耗DDR4(LPDDR4)SDRAM或LPDDR5SDRAM)。
存储器控制器100将时钟信号CLK、命令CMD以及地址(信号)ADDR发送至半导体存储器装置200，并与半导体存储器装置200交换主数据MD。
半导体存储器装置200包括存储主数据MD和奇偶校验位的存储器单元阵列(MCA)300、纠错码(ECC)引擎400、控制逻辑电路210以及受害者地址检测器500。
ECC引擎400可在控制逻辑电路210的控制下对将被存储在存储器单元阵列300的目标页中的写入数据执行s位ECC编码，并可对从目标页读取的码字执行t位ECC解码或s位ECC解码。这里，“s”是大于一的自然数，“t”是小于“s”的自然数。
受害者地址检测器500可对存储器单元阵列300中的第一存储器区域的访问的数量进行计数，并可在参考间隔期间计数的访问的数量达到参考值时，生成指定与第一存储器区域相邻的至少一个相邻的存储器区域的至少一个受害者地址。
图2是示出根据本发明构思的示例性实施例的图1中的半导体存储器装置的框图。
参照图2，半导体存储器装置200包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、刷新计数器245、行地址复用器240、列地址锁存器250、行解码器260、列解码器270、存储器单元阵列300、感测放大器单元285、I/O选通电路(I/O gating circuit)290、ECC引擎400、受害者地址检测器500、弱地址表560以及数据I/O缓冲器295。
存储器单元阵列300包括第一存储体阵列310至第八存储体阵列380。行解码器260包括分别结合到第一存储体阵列310至第八存储体阵列380的第一存储体行解码器260a至第八存储体行解码器260h，列解码器270包括分别结合到第一存储体阵列310至第八存储体阵列380的第一存储体列解码器270a至第八存储体列解码器270h，感测放大器单元285包括分别结合到第一存储体阵列310至第八存储体阵列380的第一存储体感测放大器285a至第八存储体感测放大器285h。第一存储体阵列310至第八存储体阵列380中的每个包括在多条字线WL与多条位线BTL的交叉点处形成的多个存储器单元MC。
第一存储体阵列310至第八存储体阵列380、第一存储体行解码器260a至第八存储体行解码器260h、第一存储体列解码器270a至第八存储体列解码器270h和第一存储体感测放大器285a至第八存储体感测放大器285h可形成第一存储体至第八存储体。地址寄存器220从存储器控制器100接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220将接收到的存储体地址BANK_ADDR提供给存储体控制逻辑230，将接收到的行地址ROW_ADDR提供给行地址复用器240、将接收到的列地址COL_ADDR提供给列地址锁存器250。
存储体控制逻辑230响应于存储体地址BANK_ADDR生成存储体控制信号。第一存储体行解码器260a至第八存储体行解码器260h中的与存储体地址BANK_ADDR对应的一个响应于存储体控制信号而被激活，第一存储体列解码器270a至第八存储体列解码器270h中的与存储体地址BANK_ADDR对应的一个响应于存储体控制信号而被激活。
行地址复用器240从地址寄存器220接收行地址ROW_ADDR，并从刷新计数器245接收刷新行地址REF_ADDR。行地址复用器240选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA。从行地址复用器240输出的行地址RA被施加到第一存储体行解码器260a至第八存储体行解码器260h。
第一存储体行解码器260a至第八存储体行解码器260h中的激活的存储体行解码器通过存储体控制逻辑230，对从行地址复用器240输出的行地址RA进行解码，并激活对应于行地址RA的字线。例如，激活的存储体行解码器将字线驱动电压施加到对应于行地址RA的字线。
列地址锁存器250从地址寄存器220接收列地址COL_ADDR，并暂时存储接收到的列地址COL_ADDR。在本发明构思的示例性实施例中，在突发模式(burst mode)下，列地址锁存器250生成从接收到的列地址COL_ADDR递增的列地址。列地址锁存器250将暂时存储的列地址或生成的列地址应用于第一存储体列解码器270a至第八存储体列解码器270h。
第一存储体列解码器270a至第八存储体列解码器270h中的激活的存储体列解码器通过I/O选通电路290，激活第一存储体感测放大器285a至第八存储体感测放大器285h中的与存储体地址BANK_ADDR和列地址COL_ADDR对应的感测放大器。
I/O选通电路290包括用于对输入/输出数据进行选通的电路，并且还包括输入数据掩码逻辑(input data mask logic)、用于存储从第一存储体阵列310至第八存储体阵列380输出的数据的读取数据锁存器以及用于将数据写入到第一存储体阵列310至第八存储体阵列380的写入驱动器。
从第一存储体阵列310至第八存储体阵列380中的一个存储体阵列读取的码字CW通过结合到将被读取数据的一个存储体阵列的感测放大器来感测，并被存储在读取数据锁存器中。在通过ECC引擎400对码字CW执行ECC解码之后，可经由数据I/O缓冲器295将存储在读取数据锁存器中的码字CW提供给存储器控制器100。
将被写入第一存储体阵列310至第八存储体阵列380中的一个存储体阵列的主数据MD可从存储器控制器100提供给数据I/O缓冲器295，并可从数据I/O缓冲器295提供给ECC引擎400。ECC引擎400可对主数据MD执行ECC编码以生成奇偶校验位，ECC引擎400可将主数据MD和奇偶校验位提供给I/O选通电路290，I/O选通电路290可通过写入驱动器将主数据MD和奇偶校验位写入到一个存储体阵列的目标页。
数据I/O缓冲器295可基于时钟信号CLK在半导体存储器装置200的写入操作中将主数据MD从存储器控制器100提供到ECC引擎400，并且可在半导体存储器装置200的读取操作中将主数据MD从ECC引擎400提供到存储器控制器100。
ECC引擎400对从目标页的子页读取的码字(例如，CW)执行t位ECC解码或s位ECC解码，并可在码字中的主数据MD中检查到至少一个错误位时，将错误生成信号EGS提供给控制逻辑电路210，以校正至少一个错误位。控制逻辑电路210可将包括至少一个错误位的码字的行地址和列地址作为错误地址EADDR存储在弱地址表560中。
假设利用能够校正主数据MD中的两个错误位的双错误校正(DEC)来实现ECC引擎400。
在本发明构思的示例性实施例中，ECC引擎400而不是控制逻辑电路210可直接将错误地址EADDR存储在弱地址表560中。
控制逻辑电路210可控制半导体存储器装置200的操作。例如，控制逻辑电路210可生成用于半导体存储器装置200执行写入操作或读取操作的控制信号。控制逻辑电路210包括对从存储器控制器100接收的命令CMD进行解码的命令解码器211和设置半导体存储器装置200的操作模式的模式寄存器212。
例如，命令解码器211可通过对写入使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行解码来生成对应于命令CMD的控制信号。控制逻辑电路210可生成用于控制I/O选通电路290的第一控制信号CTL1、用于控制ECC引擎400的第二控制信号CTL2、用于控制受害者地址检测器500的第三控制信号CTL3、用于控制弱地址表560的第四控制信号CTL4。
当命令CMD对应于指定写入操作的写入命令(例如，第一命令)时，控制逻辑电路210可控制ECC引擎400对主数据MD执行s位ECC编码。当命令CMD对应于指定读取操作的读取命令(例如，第二命令)时，控制逻辑电路210可控制ECC引擎400对从目标页的子页读取的码字CW执行t位ECC解码。
当命令CMD对应于指定刷新操作的刷新命令(例如，第三命令)时，控制逻辑电路210可控制ECC引擎400对从目标页的子页读取的码字CW执行s位ECC解码。当ECC引擎400执行s位ECC解码时，控制逻辑电路210控制ECC引擎400执行擦洗操作以将校正的主数据写回子页中。
受害者地址检测器500可对存储器单元阵列300中的第一存储器区域的访问的数量进行计数，以在参考间隔期间计数的访问的数量达到参考值时，生成指定与第一存储器区域相邻的至少一个相邻的存储器区域的至少一个受害者地址VCT_ADDR1和VCT_ADDR2。
弱地址表560可存储至少一个受害者地址VCT_ADDR1和VCT_ADDR2。弱地址表560还可将包括通过t位ECC解码检测到的至少一个错误位的码字的地址或包括码字的页的地址存储为错误地址EADDR。弱地址表560可将包括通过s位ECC解码检测到的并且其数量大于或等于阈值的错误位的页的地址存储为错误地址EADDR。
响应于第三命令，控制逻辑电路210可控制ECC引擎400对与存储在弱地址表560中的弱地址WEAK_ADDR对应的弱页执行s位ECC解码。控制逻辑电路210可对第三命令的应用的数量进行计数，并可基于计数的数量将第四控制信号CTL4提供给弱地址表560，使得弱地址WEAK_ADDR被提供给行解码器260。
因此，地址ADDR(也被称为访问地址ADDR)可指定响应于第一命令而将被执行s位ECC编码的码字(例如，第一码字)。此外，将被执行t位ECC解码或s位ECC解码的码字(例如，第二码字)可由在半导体存储器装置200内部生成的内部地址指定。
图3示出根据本发明构思的示例性实施例的图2的半导体存储器装置中的第一存储体阵列。
参照图3，第一存储体阵列310包括多条字线WL1至WLm(其中，m是大于二的自然数)、多条位线BTL1至BTLn(其中，n是大于二的自然数)以及设置在字线WL1至WLm与位线BTL1至BTLn之间的交叉点处的多个存储器单元MC。每个存储器单元MC包括结合到字线WL1至WLm中的一个和位线BTL1至BTLn中的一个的单元晶体管和结合到单元晶体管的单元电容器。
图4是示出半导体存储器装置的多个存储器单元之间的干扰的电路图。
参照图4，半导体存储器装置200的一部分包括存储器单元51、52和53以及位线感测放大器(BLSA)60。
假设存储器单元51、52和53中的每个连接到同一位线BTL。此外，存储器单元(MC1)51连接到字线WL<q-1>，存储器单元(MC2)52连接到字线WL<q>，存储器单元(MC3)53连接到字线WL<q+1>。如图4中所示，字线WL<q-1>和字线WL<q+1>被布置为与字线WL<q>相邻。存储器单元51包括存取晶体管CT1和单元电容器CC1。存取晶体管CT1的栅极端连接到字线WL<q-1>，源极端连接到位线BTL。存储器单元52包括存取晶体管CT2和单元电容器CC2。存取晶体管CT2的栅极端连接到字线WL<q>，源极端连接到位线BTL。此外，存储器单元53包括存取晶体管CT3和单元电容器CC3。存取晶体管CT3的栅极端连接到字线WL<q+1>，源极端连接到位线BTL
位线感测放大器60可包括对位线BTL和位线BTLB中的低电平位线进行放电的N感测放大器以及对位线BTL和位线BTLB中的高电平位线进行充电的P感测放大器。
在刷新操作期间，位线感测放大器60重新写入通过N感测放大器或P感测放大器存储在选择的存储器单元中的数据。在读取操作或写入操作期间，选择电压(例如，Vpp)被提供给字线WL<q>。然后，由于电容耦合效应，即使在没有选择电压被施加时，相邻的字线WL<q-1>和WL<q+1>的电压也上升。利用寄生电容Ccl1和寄生电容Ccl2指示这样的电容耦合
当刷新操作未被执行并且字线WL<q>被重复访问时，存储在连接到字线WL<q-1>的存储器单元51的单元电容器CC1中的电荷和存储在连接到字线WL<q+1>的存储器单元53的单元电容器CC3中的电荷可能逐渐泄漏。在这种情况下，存储在单元电容器CC1中的逻辑“0”的可靠性和存储在单元电容器CC3中的逻辑“1”的可靠性不能被保证。因此，在适当的时间可能需要针对存储器单元的擦洗操作。
图5是示出根据本发明构思的示例性实施例的图2的半导体存储器装置中的受害者地址检测器的框图。
参照图5，受害者地址检测器500可包括干扰检测器510和受害者地址生成器530。
干扰检测器510可基于行地址ROW_ADDR对第一存储器区域的访问的数量进行计数，并可在参考(或预定)间隔期间计数的访问的数量达到参考值时生成第一检测信号DET1。
受害者地址生成器530可响应于第一检测信号DET1生成至少一个受害者地址VCT_ADDR1和VCT_ADDR2。至少一个受害者地址VCT_ADDR1和VCT_ADDR2可以是指定被布置为与第一存储器区域相邻的第二存储器区域和第三存储器区域的行地址。受害者地址生成器530可将至少一个受害者地址VCT_ADDR1和VCT_ADDR2提供给弱地址表560。
图6是示出根据本发明构思的示例性实施例的图5的受害者地址检测器中的干扰检测器的框图。
参照图6，干扰检测器510可包括访问计数器511、阈值寄存器513以及比较器515。
访问计数器511可基于行地址ROW_ADDR对特定地址(或特定存储器区域)的访问的数量进行计数。例如，访问计数器511可对特定字线的访问的数量进行计数。可针对特定字线或包括至少两条字线的字线组对访问的数量进行计数。此外，访问的数量的计数可由特定块单元、存储体单元或芯片单元执行。
阈值寄存器513可存储保证特定字线或存储器单元中的数据的可靠性的最大干扰发生计数。例如，关于一条字线的阈值(或参考值)可被存储在阈值寄存器513中。可选择地，关于一个字线组、一个块、一个存储体单元或一个芯片单元的阈值可被存储在阈值寄存器513中。
比较器515可将存储在阈值寄存器513中的参考值与由访问计数器511计数的特定存储器区域的访问的数量进行比较。如果存在计数的访问的数量达到参考值的存储器区域，则比较器515生成第一检测信号DET1。比较器515将第一检测信号DET1提供给受害者地址生成器530。
图7示出根据本发明构思的示例性实施例的在写入操作中的图2的半导体存储器装置的一部分。
在图7中，控制逻辑电路210、第一存储体阵列310、I/O选通电路290和ECC引擎400被示出。
参照图7，第一存储体阵列310包括正常单元阵列NCA和冗余单元阵列RCA。
正常单元阵列NCA包括多个第一存储器块MB0至MB15(例如，311至313)，冗余单元阵列RCA至少包括第二存储器块314。第一存储器块311至313是确定半导体存储器装置200的存储器容量的存储器块。
第二存储器块314用于ECC和/或冗余修复。由于用于ECC和/或冗余修复的第二存储器块314用于ECC、数据线修复以及块修复，以修复在第一存储器块311至313中生成的“失败”单元，所以第二存储器块314也被称为EDB块。
在第一存储器块311至313中的每个中，按行和列布置多个第一存储器单元。在第二存储器块314中，按行和列布置多个第二存储器单元。连接到字线WL和位线BTL的交叉点的第一存储器单元可以是动态存储器单元。连接到字线WL和位线RBTL的交叉点的第二存储器单元也可以是动态存储器单元。
I/O选通电路290包括分别连接到第一存储器块311至313和第二存储器块314的多个开关电路291a至291d。在半导体存储器装置200中，与突发长度(BL)的数据对应的位线可被同时访问，以支持指示可访问的列位置的最大数量的BL。例如，BL可被设置为8。
ECC引擎400可通过第一数据线GIO[0:127]和第二数据线EDBIO[0:15]连接到开关电路291a至291d。
控制逻辑电路210可接收命令CMD和地址ADDR，并可对命令CMD进行解码以生成用于控制开关电路291a至291d的第一控制信号CTL1和用于控制ECC引擎400的第二控制信号CTL2。
当命令CMD是写入命令时，控制逻辑电路210将第二控制信号CTL2提供给ECC引擎400，ECC引擎400对主数据MD执行s位ECC解码以生成与主数据MD相关联的奇偶校验位，并将包括主数据MD和奇偶校验位的码字CW提供给I/O选通电路290。控制逻辑电路210将第一控制信号CTL1提供给I/O选通电路290使得码字CW被存储在第一存储体阵列310中的目标页的子页中。
图8示出根据本发明构思的示例性实施例的在读取操作或刷新操作中的图2的半导体存储器装置的一部分。
在图8中，控制逻辑电路210、第一存储体阵列310、I/O选通电路290、ECC引擎400和弱地址表560被示出。
参照图8，当命令CMD是用于指定读取操作的读取命令或用于指定刷新操作的刷新命令时，控制逻辑电路210将第一控制信号CTL1提供给I/O选通电路290，使得存储在第一存储体阵列310中的目标页的子页中的第一码字(例如，读取码字RCW)被提供给ECC引擎400，并将第二控制信号CTL2作为错误模式信号EMS提供给ECC引擎400。
在读取操作中，ECC引擎400对读取码字RCW执行t位ECC解码，并将错误生成信号EGS提供给控制逻辑电路210。控制逻辑电路210可将读取码字RCW的地址(例如，行地址和列地址)作为错误地址EADDR存储在弱地址表560中。
在针对由弱地址WEAK_ADDR指定的弱页的刷新操作中，ECC引擎400对读取码字RCW执行s位ECC解码。当读取码字RCW包括至少一个错误位时，ECC引擎400执行擦洗操作以校正至少一个错误位，并将校正的主数据C_MD写回子页中。
当在擦洗操作期间检测到错误位时，ECC引擎400可在每当检测到错误位时将错误生成信号EGS提供给控制逻辑电路210。ECC引擎400针对一个页对错误生成信号EGS的数量进行计数，并在计数的值超过阈值时将所述一个页的地址作为错误地址EADDR存储在弱地址表560中。
图9是示出根据本发明构思的示例性实施例的图2的半导体存储器装置中的ECC引擎的框图。
参照图9，ECC引擎400包括ECC编码器410、ECC解码器430以及存储器405。存储器405可存储双错误校正(DEC)-纠错码(ECC)407并将DEC-ECC407提供给ECC编码器410和ECC解码器430。
ECC编码器410可生成与将被存储在第一存储体阵列310的正常单元阵列NCA中的写入数据WMD相关联的奇偶校验位PRT。奇偶校验位PRT可被存储在第一存储体阵列310的冗余单元阵列RCA中。
ECC解码器430可响应于错误模式信号EMS使用从第一存储体阵列310读取的奇偶校验位PRT对读取数据RMD(例如，读取码字RCW)执行t位ECC解码或s位ECC解码，并可输出校正的主数据C_MD和错误生成信号EGS。
图10示出根据本发明构思的示例性实施例的图9的ECC引擎中的ECC编码器。
参照图10，ECC编码器410可包括奇偶校验生成器420。奇偶校验生成器420接收128位的写入数据WMD和16位的基位BB，并通过执行例如XOR阵列运算来生成16位的奇偶校验位PRT。基位BB是用于生成针对128位的写入数据WMD的奇偶校验位PRT的位，并可包括b’000000000000000。基位BB可包括其他特定位，而不是b’000000000000000。
图11示出根据本发明构思的示例性实施例的图9的ECC引擎中的ECC解码器。
参照图11，ECC解码器430可包括校正子(syndrome)生成电路440、选择电路445、系数计算器450、根计算器460、错误定位器470以及数据校正器480。校正子生成电路440可包括校验位生成器441和校正子生成器443。
校验位生成器441基于读取数据RMD通过执行XOR阵列运算来生成校验位CHB，校正子生成器443通过将奇偶校验位PRT和校验位CHB的相应的位进行比较来生成校正子SDR。
选择电路445可响应于错误模式信号EMS将校正子SDR提供给系数计算器450和错误定位器470中的一个。当ECC引擎400执行s位ECC解码时，选择电路445可将校正子SDR提供给系数计算器450，当ECC引擎400执行t位ECC解码时，选择电路445可将校正子SDR提供给错误定位器470。
系数计算器450可通过使用校正子SDR来计算错误多项式的系数。根计算器460可通过使用计算的系数来计算错误多项式的根。错误定位器470可对校正子SDR或根进行解码，以当校正子SDR的所有位都不为零时或当根不为零时将指示读取数据RMD中的错误位的位置的错误位置信号EPS提供给数据校正器480。当读取数据RMD包括错误位时，错误定位器470可将错误生成信号EGS提供给控制逻辑电路210。
数据校正器480接收读取数据RMD，在读取数据RMD包括错误位时基于错误位置信号EPS来校正读取数据RMD中的错误位，并输出校正的主数据C_MD。当ECC引擎400执行t位ECC解码时，数据校正器480通过数据I/O缓冲器295将校正的主数据C_MD提供给存储器控制器100。当ECC引擎400执行s位ECC解码时，数据校正器480通过数据I/O选通电路290将校正的主数据C_MD写回子页中。
图12示出根据本发明构思的示例性实施例的在读取操作中的图11的ECC解码器的操作。
参照图11和图12，假设码字CW包括第一错误位EB1。码字CW从第一页读取并被提供给ECC引擎400(571)。ECC引擎400对码字CW执行t位ECC解码以将校正的主数据C_MD提供给数据I/O缓冲器295(572)。这里，“t”对应于一，t位ECC解码可对应于能够校正一个错误位的单错误校正(SEC)ECC解码。
图13示出根据本发明构思的示例性实施例的在擦洗操作中的图11的ECC解码器的操作。
参照图11和图13，在响应于刷新命令的擦洗操作中，码字CW包括第一错误位EB1和第二错误位EB2。码字CW从第二页读取并被提供给ECC引擎400(581)。ECC引擎400对码字CW执行s位ECC解码以校正第一错误位EB1和第二错误位EB2(582)，并将校正的主数据C_MD写回第二页的子页中(583)。这里，“s”对应于二，s位ECC解码可对应于能够校正两个错误位的双错误校正(DEC)ECC解码。
图14示出根据本发明构思的示例性实施例的图2的半导体存储器装置中的正常刷新操作和擦洗操作。
在图14中，tRFC表示刷新周期并且指的是刷新一行所需要的时间，tREF1表示刷新间隔并且指的是两个连续的刷新命令之间的间隔。
参照图14，当响应于施加到半导体存储器装置200的刷新命令对行执行N次正常刷新操作REF时，ECC引擎400可对由存储在弱地址表560中的弱地址WEAK_ADDR指定的行执行M次擦洗操作SCRB。这里，N是大于一的自然数，M是小于N的自然数。
在图14中，响应于写入命令WR执行s位ECC编码，响应于读取命令RD执行t位ECC解码。
图15是示出根据本发明构思的示例性实施例的半导体存储器装置的框图。
参照图15，半导体存储器装置600可包括堆叠芯片结构的提供软错误分析和校正功能的第一组裸片610和第二组裸片620。
第一组裸片610可包括至少一个缓冲器裸片。第二组裸片620可包括堆叠在第一组裸片610上并通过多个硅过孔(TSV)线传送数据的多个存储器裸片620-1至620-p(也被称为第一裸片至第P裸片)。
存储器裸片620-1至620-p中的至少一个可包括基于将被发送至第一组裸片610的传输数据生成传输奇偶校验位(例如，传输奇偶校验数据)的第一类型ECC引擎622。第一类型ECC引擎622可被称为“单元核ECC引擎”。第一类型ECC引擎622可采用图9的ECC引擎。
缓冲器裸片610可包括在从通过TSV线接收的传输数据检测到传输错误时使用传输奇偶校验位来校正传输错误并生成错误校正的数据的第二类型ECC引擎612。第二类型ECC引擎612可被称为“过孔ECC引擎”。
半导体存储器装置600可以是通过TSV线传送数据和控制信号的堆叠芯片型存储器装置或者堆叠的存储器装置。TSV线还可被称为“贯穿电极(through electrode)”
如以上所提及，第一类型ECC引擎622可响应于来自存储器控制器100的命令CMD执行能够校正不同错误位的t位ECC解码和s位ECC解码中的一个，并可减少ECC解码的开销。
第一类型ECC引擎622可在传输数据被发送之前对从存储器裸片620-p输出的数据执行错误校正。
在传输数据中发生的传输错误可能是由于在TSV线上发生的噪声导致。因为由于在TSV线上发生的噪声导致的数据失败可与由于存储器裸片的错误操作导致的数据失败区分开，所以它可被视为软数据失败(或软错误)。软数据失败可由于传输路径上的传输失败而产生，并可通过ECC操作来检测和纠正。
例如，当传输数据是128位数据时，传输奇偶校验位可被设置为16位。然而，本发明构思不限于此，可增加或减少传输奇偶校验位的数量。
基于以上描述，形成在一个存储器裸片620-p上的数据TSV线组632可包括64条TSV线L1至Lp，奇偶校验TSV线组634可包括16条TSV线L10至Lq。
数据TSV线组632的TSV线L1至Lp和奇偶校验TSV线组634的奇偶校验TSV线L10至Lq可连接到相应地形成在存储器裸片620-1至620-p之间的微凸块MCB。
存储器裸片620-1至620-p中的至少一个可包括各自包含至少一个存取晶体管和一个存储电容器的DRAM单元。
半导体存储器装置600可具有三维(3D)芯片结构或2.5D芯片结构以通过数据总线B10与主机通信。缓冲器裸片610可通过数据总线B10与存储器控制器连接。
表示为单元核ECC引擎的第一类型ECC引擎622可分别通过奇偶校验TSV线组634和数据TSV线组632输出传输奇偶校验位和传输数据。输出的传输数据可以是由第一类型ECC引擎622错误校正的数据。
表示为过孔ECC引擎的第二类型ECC引擎612可基于通过奇偶校验TSV线组634接收的传输奇偶校验位，来确定在通过数据TSV线组632接收的传输数据是否发生传输错误。当检测到传输错误时，第二类型ECC引擎612可使用传输奇偶校验位来校正在传输数据的传输错误。当传输错误不可校正时，第二类型ECC引擎612可输出指示不可校正的数据错误的发生的信息。
当从高带宽存储器(HBM)或堆叠的存储器结构中的读取数据检测到错误时，所述错误是由于在通过TSV线传输数据时的噪声而发生的错误。
根据本发明构思的示例性实施例，如图15中所示，单元核ECC引擎622可包括在存储器裸片中，过孔ECC引擎612可包括在缓冲器裸片中。因此，检测和校正软数据失败是可行的。软数据失败可包括在通过TSV线传输数据时由于噪声而生成的传输错误。
图16是示意性地示出根据本发明构思的示例性实施例的图15中的ECC引擎之间的连接的示图。
参照图16，单元核ECC引擎622和过孔ECC引擎612可通过数据TSV线组632和奇偶校验TSV线组634连接。
更具体地说，一个存储器裸片可包括存储器单元阵列，存储器单元阵列可包括存储主数据MD的数据区域625和存储奇偶校验位PRT的奇偶校验区域626。
在读取数据的情况下，码字628可包括来自数据区域625的主数据MD和来自奇偶校验区域626的奇偶校验位PRT。单元核ECC引擎622可通过内部数据总线IB10接收主数据MD，通过内部奇偶校验总线IB12接收奇偶校验位PRT。单元核ECC引擎622可使用奇偶校验位PRT检查主数据MD上的读取错误，并可基于检查结果执行错误校正。
单元核ECC引擎622可通过数据总线B20将错误校正的数据作为传输数据输出，并通过奇偶校验总线B22输出传输奇偶校验数据。这里，传输奇偶校验数据可以是与奇偶校验位PRT相同的信息。
过孔ECC引擎612可通过数据总线B30接收传输数据并通过奇偶校验总线B32接收传输奇偶校验数据。可利用参照图15描述的数据TSV线组632实现数据总线B20和数据总线B30。可利用参照图15描述的奇偶校验TSV线组634实现奇偶校验总线B22和奇偶校验总线B32。
过孔ECC引擎612可基于通过奇偶校验TSV线组634接收的传输奇偶校验数据，对通过数据TSV线组632接收的传输数据执行错误检查。当通过错误检查检测到传输错误时，第二类型ECC引擎612可基于传输奇偶校验数据来校正传输数据上的传输错误。例如，在可校正的数据位的数量是1的情况下，当发生包括两个或更多个错误位的传输错误时，错误校正是不可行的。在这种情况下，第二类型ECC引擎612可将指示数据错误的发生的信息输出至数据总线B10。
在本发明构思的示例性实施例中，过孔ECC引擎612可采用图9的ECC引擎400。
图17是示出根据本发明构思的示例性实施例的操作半导体存储器装置的方法的流程图。
参照图1至图17，在操作包括具有多个动态存储器单元的存储器单元阵列300的半导体存储器装置200的方法中，ECC引擎400响应于来自存储器控制器100的访问地址ADDR和第一命令，对主数据MD执行s位ECC编码，以将第一码字存储在存储器单元阵列300的第一页中(S510)。这里，“s”是大于一的自然数。
ECC引擎400响应于来自存储器控制器100的第二命令，对从第一页读取的第一码字执行t位ECC解码(S520)。这里，“t”是小于“s”的自然数。
ECC引擎400响应于来自存储器控制器100的第三命令，对从第二页读取的第二码字执行s位ECC解码(S530)。ECC引擎400可将通过s位ECC解码被校正了错误位的校正的主数据C_MD写回第二页中的子页中(S540)。
图18是采用根据本发明构思的示例性实施例的图15的半导体存储器装置的3D芯片结构的截面图。
图18示出主机与HBM直接连接而没有中间层的3D芯片结构700。
参照图18，可使用倒装芯片凸块FB将主机裸片710(诸如，片上系统(SoC)、中央处理器(CPU)或图形处理器(GPU)布置在印刷电路板(PCB)720上。存储器裸片D11至存储器裸片D14可堆叠在主机裸片710上，以实现具有HBM结构的第二组裸片620。在图18中，图15的缓冲器裸片610或逻辑裸片被省略。然而，缓冲器裸片610或逻辑裸片可被布置在存储器裸片D11与主机裸片710之间。为了实现HBM结构，TSV线可形成在存储器裸片D11至存储器裸片D14上。TSV线可与布置在存储器裸片之间的微凸块MCB电连接。
图19是示出采用根据本发明构思的示例性实施例的半导体存储器装置的智能电话的框图。
参照图19，可利用移动计算装置来实现智能电话800。应用处理器(AP)(例如，移动应用处理器810)可控制智能电话800的组件815、820、841以及850。
移动应用处理器810可将移动DRAM 815用作工作存储器。存储器装置821可用作基带处理器820的工作和程序存储器。
在图19中，可利用图2的半导体存储器装置200来实现移动DRAM 815。包括在应用处理器810中的存储器控制器(MCT)811可控制对移动DRAM815的访问。包括在应用处理器810中的显示器驱动器813可控制显示器850。
基带处理器820可允许数据在无线收发器(RF)830与应用处理器810之间进行交换。由基带处理器820处理的数据可被发送至应用处理器810或可被存储在存储器装置821中。可利用易失性存储器或非易失性存储器来实现存储器装置821。
通过天线ANT接收的无线数据可经由无线收发器830发送至基带处理器820，从基带处理器820输出的数据可通过无线收发器830转换为无线数据。转换的无线数据可通过天线ANT输出。
图像信号处理器(ISP)841可处理来自相机(或图像传感器)840的信号，并可将处理的信号传送至应用处理器810。
如上所述，根据本发明构思的示例性实施例，半导体存储器装置采用ECC引擎，来响应于第一命令对主数据执行s位ECC编码以生成奇偶校验位，响应于第二命令执行t位ECC解码以校正一个错误位，并执行s位ECC解码以校正两个错误位。
因此，半导体存储器装置可基于错误位的数量对弱页选择性地执行需要长的执行时间的s位ECC解码，并可通过减少ECC解码的开销来提高性能。
本发明构思的方面可应用于使用采用ECC引擎的半导体存储器装置的系统。例如，本发明构思的方面可应用于将半导体存储器装置用作工作存储器的诸如智能电话、导航系统、笔记本计算机、台式计算机或游戏控制台的系统。
尽管已经参照本发明构思的示例性实施例具体示出和描述了本发明构思，但本领域的普通技术人员将理解的是，在不脱离如由权利要求阐述的本发明构思的精神和范围的情况下，可对示例性实施例进行形式上或细节上的各种改变。

Claims (20)

1.一种半导体存储器装置，包括：
存储器单元阵列，包括多个存储体阵列，所述多个存储体阵列中的每个包括动态存储器单元；
纠错码引擎；
输入/输出选通电路，连接在纠错码引擎与存储器单元阵列之间；
控制逻辑电路，被配置为：响应于从外部接收的访问地址和命令，生成用于控制输入/输出选通电路的第一控制信号和用于控制纠错码引擎的第二控制信号，
其中，控制逻辑电路被配置为：响应于第一命令，控制纠错码引擎对将被存储在从所述多个存储体阵列选择的至少一个存储体阵列的第一页中的写入数据执行s位纠错码编码，并被配置为：响应于第二命令，控制纠错码引擎对从第一页读取的第一码字执行t位纠错码解码，
其中，s是大于一的自然数，t是小于s的自然数。
2.根据权利要求1所述的半导体存储器装置，其中，第一命令是写入命令，第二命令是读取命令。
3.根据权利要求1所述的半导体存储器装置，其中，第一码字由访问地址指定。
4.根据权利要求1所述的半导体存储器装置，其中，控制逻辑电路被配置为：还响应于第三命令，控制纠错码引擎对从存储器单元阵列的第二页读取的第二码字执行s位纠错码解码。
5.根据权利要求4所述的半导体存储器装置，其中，纠错码引擎被配置为：响应于第三命令，执行擦洗操作，以对第二码字执行s位纠错码解码，来校正第二码字中的至少一个错误位，并将校正的第二码字写回第二页的子页中。
6.根据权利要求4所述的半导体存储器装置，其中，第三命令是刷新命令。
7.根据权利要求6所述的半导体存储器装置，其中，纠错码引擎被配置为：在刷新命令被施加N次后，执行M次擦洗操作，
其中，N是大于一的自然数，M是小于N的自然数。
8.根据权利要求4所述的半导体存储器装置，其中，第二页或第二码字由在所述半导体存储器装置内部生成的内部地址指定。
9.根据权利要求1所述的半导体存储器装置，还包括：
受害者地址检测器，被配置为：对选择的至少一个存储体阵列中的第一存储器区域的访问的数量进行计数，以在参考间隔期间计数的访问的数量达到参考值时，生成指定与第一存储器区域相邻的至少一个相邻的存储器区域的至少一个受害者地址；
弱地址表，将所述至少一个受害者地址存储为弱地址。
10.根据权利要求9所述的半导体存储器装置，其中：
纠错码引擎被配置为：当t位纠错码解码在第一码字中检测到至少一个错误位时，生成错误生成信号并将错误生成信号提供给控制逻辑电路，
控制逻辑电路还被配置为：响应于错误生成信号，将第一码字的地址作为错误地址存储在弱地址表中，
当访问地址与存储在弱地址表中的多个地址中的一个匹配时，控制逻辑电路被配置为：控制纠错码引擎对由访问地址指定的页中的码字执行s位纠错码解码。
11.根据权利要求9所述的半导体存储器装置，其中：
控制逻辑电路还被配置为：响应于第三命令，控制纠错码引擎对从存储器单元阵列中的第二页读取的第二码字执行s位纠错码解码，
纠错码引擎被配置为：响应于第三命令，执行擦洗操作，以对第二码字执行s位纠错码解码，来校正第二码字中的至少一个错误位，并将校正的第二码字写回第二页的子页中，
纠错码引擎还被配置为：生成错误生成信号并将错误生成信号提供给控制逻辑电路，使得第二码字的地址将被存储在弱地址表中。
12.根据权利要求1所述的半导体存储器装置，其中，纠错码引擎包括：
纠错码编码器，被配置为对主数据执行s位纠错码编码，以生成将被存储在第一页中的奇偶校验位；
纠错码解码器，用于响应于错误模式信号，执行对从存储器单元阵列读取的第一码字的s位纠错码解码和对从存储器单元阵列读取的第二码字的t位纠错码解码中的一个。
13.根据权利要求12所述的半导体存储器装置，其中，纠错码解码器包括：
校正子生成电路，被配置为：通过使用包括第一码字或第二码字的读取数据来生成校正子；
系数计算器，被配置为：通过使用校正子来生成错误多项式的系数；
根计算器，被配置为：响应于所述系数生成错误多项式的根；
错误定位器，被配置为：基于校正子或根来生成指示读取数据中的错误位的位置的错误位置信号；
数据校正器，被配置为：响应于错误位置信号，校正读取数据中的至少一个错误位，以输出校正的主数据；
选择电路，被配置为：响应于错误模式信号，将校正子提供给系数计算器和错误定位器中的一个。
14.根据权利要求12所述的半导体存储器装置，其中，选择电路被配置为响应于错误模式信号：
当纠错码解码器执行t位纠错码解码时，将校正子提供给错误定位器；
当纠错码解码器执行s位纠错码解码时，将校正子提供给系数计算器。
15.根据权利要求1所述的半导体存储器装置，还包括：
第一组裸片，包括至少一个缓冲器裸片；
第二组裸片，包括多个存储器裸片，其中，所述多个存储器裸片堆叠在第一组裸片上并被配置为通过多条硅过孔线传送数据，
其中，所述多个存储器裸片中的至少一个包括存储器单元阵列和纠错码引擎，纠错码引擎使用将被发送至第一组裸片的传输数据生成传输奇偶校验位；
其中，所述至少一个缓冲器裸片包括过孔纠错码引擎，过孔纠错码引擎被配置为：当从通过多条硅过孔线接收的传输数据检测到传输错误时使用传输奇偶校验位来校正传输错误。
16.根据权利要求15所述的半导体存储器装置，其中，所述半导体存储器装置是高带宽存储器。
17.根据权利要求15所述的半导体存储器装置，其中，纠错码引擎被配置为：在传输数据被发送到所述至少一个缓冲器裸片之前，校正从所述多个存储器裸片输出的错误。
18.一种存储器系统，包括：
至少一个半导体存储器装置；
存储器控制器，被配置为：控制所述至少一个半导体存储器装置，其中，所述至少一个半导体存储器装置包括：
存储器单元阵列，包括：多个动态存储器单元，
纠错码引擎，
输入/输出选通电路，连接在纠错码引擎与存储器单元阵列之间，
控制逻辑电路，被配置为：响应于从存储器控制器接收的访问地址和命令，控制输入/输出选通电路和纠错码引擎，
其中，控制逻辑电路被配置为：响应于来自存储器控制器的第一命令，控制纠错码引擎对将被存储在从存储器单元阵列选择的至少一个存储体阵列的第一页中的写入数据执行s位纠错码编码，并被配置为：响应于来自存储器控制器的第二命令，控制纠错码引擎对从第一页读取的第一码字执行t位纠错码解码，
其中，s是大于一的自然数，t是小于s的自然数。
19.根据权利要求18所述的存储器系统，其中：
第一命令是写入命令，第二命令是读取命令；
控制逻辑电路被配置为：还响应于来自存储器控制器的第三命令，控制纠错码引擎对从存储器单元阵列的第二页读取的第二码字执行s位纠错码解码，
第三命令是刷新命令。
20.一种操作包括包含多个动态存储器单元的存储器单元阵列的半导体存储器装置的方法，所述方法包括：
响应于从外部接收的访问地址和第一命令，对将被存储在存储器单元阵列中的第一页中的主数据执行s位纠错码编码，以将第一码字存储在第一页中；
响应于从外部接收的第二命令，对从第一页读取的第一码字执行t位纠错码解码；
响应于从外部接收的第三命令，对从存储器单元阵列的第二页读取的第二码字执行s位纠错码解码；
将通过s位纠错码解码校正的第二码字写回第二页的子页中，
其中，s是大于一的自然数，t是小于s的自然数。
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