CN114078510A - 半导体存储器装置和操作半导体存储器装置的方法 - Google Patents

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Abstract

一种半导体存储器装置，包括：存储器单元阵列、纠错码(ECC)引擎、清理控制电路和控制逻辑电路。存储器单元阵列包括存储器单元行，存储器单元行中的每一个包括易失性存储器单元。清理控制电路基于用于刷新存储器单元行的刷新行地址生成用于以第一周期对存储器单元行执行正常清理操作的清理地址。控制逻辑电路控制ECC引擎和清理控制电路以在刷新操作内动态地对弱码字分配清理操作，使得以小于第一周期的第二周期执行动态分配清理(DAS)操作。在对存储器单元行中的至少一个的正常清理操作或正常读取操作期间在弱码字中的每一个中检测到错误比特。

Description

半导体存储器装置和操作半导体存储器装置的方法
相关申请的交叉引用
本申请要求于2020年8月3日在韩国知识产权局提交的韩国专利申请No.10-2020-0101480的优先权的权益，所述公开的内容通过引用整体合并于此。
技术领域
本公开涉及存储器，并且更具体地，涉及半导体存储器装置和操作半导体存储器装置的方法。
背景技术
半导体存储器装置可分为诸如闪速存储器装置的非易失性存储器装置和诸如DRAM的易失性存储器装置。DRAM的高速操作和成本有效性使得DRAM可用于系统存储器。由于DRAM的制造设计规则的持续缩小，DRAM中的存储器单元的比特错误可能增加和/或DRAM的产量可能降低。
发明内容
示例实施例可提供更可靠的半导体存储器装置。
根据示例实施例，一种半导体存储器装置包括存储器单元阵列、纠错码(ECC)引擎、清理控制电路和控制逻辑电路。存储器单元阵列包括多个存储器单元行，并且多个存储器单元行中的每一个包括易失性存储器单元。清理控制电路基于用于刷新多个存储器单元行的刷新行地址生成用于以第一周期对述多个存储器单元行执行正常清理操作的清理地址。控制逻辑电路控制ECC引擎和清理控制电路，以在刷新操作内动态地对弱码字分配清理操作，使得以小于所述第一周期的第二周期执行动态分配清理(DAS)操作。在对多个存储器单元行中的至少一个的正常清理操作或正常读取操作期间在弱码字中的每一个中检测到错误比特。
根据示例实施例，在一种操作包括存储器单元阵列的半导体存储器装置的方法中，所述存储器单元阵列包括多个存储器单元行，并且所述多个存储器单元行中的每一个包括多个易失性存储器单元，由清理控制电路基于用于刷新多个存储器单元行的刷新行地址来生成用于对多个存储器单元行执行正常清理操作的清理地址，在ECC引擎以第一周期基于清理地址对存储器单元行执行正常清理操作的同时，由纠错码(ECC)引擎将弱码字的地址存储在清理控制电路的地址存储表中，并且基于对弱码字的清理操作在刷新操作中动态进行，ECC引擎以比第一周期小的第二周期对弱码字执行动态分配清理(DAS)操作。在对多个存储器单元行中的至少一个的正常清理操作或正常读取操作期间，在弱码字中的每一个中检测到错误比特。
根据示例实施例，一种半导体存储器装置包括存储器单元阵列、纠错码(ECC)引擎、刷新控制电路、清理控制电路和控制逻辑电路。存储器单元阵列包括多个存储器单元行，多个存储器单元行中的每一个包括易失性存储器单元。刷新控制电路生成用于刷新多个存储器单元行的刷新行地址。清理控制电路基于刷新行地址生成用于以第一周期对多个存储器单元行执行正常清理操作的清理地址。控制逻辑电路控制ECC引擎和清理控制电路，以在刷新操作内动态地对弱码字分配清理操作，使得以小于第一周期的第二周期执行动态分配清理(DAS)操作。在对存储器单元行中的至少一个的正常清理操作或正常读取操作期间，在弱码字中的每一个中检测到错误比特。控制逻辑电路将弱码字的地址作为弱码字地址存储在清理控制电路的地址存储表中，并且向清理控制电路提供触发DAS操作的标志信号。
因此，半导体存储器装置包括ECC引擎及清理控制电路。ECC引擎和清理控制电路基于刷新地址在第一周期内执行正常清理操作。ECC引擎和清理控制电路动态地对弱码字分配清理操作，其中，在正常清理操作或正常读取操作期间，在刷新操作内在弱码字中检测到错误比特，并且以小于第一周期的第二周期执行DAS操作。因此，半导体存储器装置可通过减少或防止错误比特累积来增强可靠性和/或性能。
附图说明
下面将参照附图更详细地描述示例实施例。
图1是示出根据示例实施例的存储器系统的框图。
图2是示出根据示例实施例的图1中的半导体存储器装置的框图。
图3示出图2的半导体存储器装置中的第一存储体阵列的示例。
图4是示出根据示例实施例的图2的半导体存储器装置中的刷新控制电路的框图。
图5是示出根据示例实施例的图4中所示的刷新时钟生成器的示例的电路图。
图6是示出根据示例实施例的图4中的刷新时钟生成器的另一示例的电路图。
图7是示出半导体存储器装置的存储器单元之间的干扰的电路图。
图8是示出根据示例实施例的图2的半导体存储器装置中的受害地址检测器的示例的框图。
图9是示出图8的受害地址检测器中的干扰检测器的框图。
图10是示出根据示例实施例的图2的半导体存储器装置中的清理控制电路的示例的框图。
图11是示出根据示例实施例的图10的清理控制电路中的清理地址生成器的框图。
图12示出根据示例实施例的图10的清理控制电路中的弱码字地址生成器。
图13示出在写入操作中的图2的半导体存储器装置的一部分。
图14示出在刷新操作或正常读取操作中的图2的半导体存储器装置的一部分。
图15是示出根据示例实施例的图2的半导体存储器装置中的ECC引擎的示例的框图。
图16示出根据示例实施例的图15的ECC引擎中的ECC编码器的示例。
图17示出根据示例实施例的图15的ECC引擎中的ECC解码器的示例。
图18示出根据示例实施例的图17的ECC解码器的操作。
图19示出在图2的半导体存储器装置中执行的正常刷新操作和清理操作。
图20示出在图2的半导体存储器装置中执行正常刷新操作和清理操作。
图21示出图19或图20中的清理操作的时序。
图22A示出根据示例实施例的半导体存储器装置执行的刷新操作和清理操作。
图22B示出根据示例实施例的半导体存储器装置中的一个存储器单元行上的操作。
图23是示出根据示例实施例的半导体存储器装置的框图。
图24是示出根据示例实施例的半导体存储器装置的框图。
图25是示出根据示例实施例的半导体存储器装置的方法的流程图。
图26是示出根据示例实施例的包括堆叠的存储器装置的半导体封装件的示图。
具体实施方式
以下将参照附图更全面地描述各种示例性实施例，在附图中示出了示例性实施例。
图1是示出根据示例实施例的存储器系统的框图。
参照图1，存储器系统20可包括存储器控制器100和/或半导体存储器装置200。
存储器控制器100可控制存储器系统20的整体操作。存储器控制器100可控制外部主机和半导体存储器装置200之间的整体数据交换。例如，存储器控制器100可响应于来自主机的请求来将数据写入半导体存储器装置200中或从半导体存储器装置200读取数据。
此外，存储器控制器100可向半导体存储器装置200发布操作命令，以用于控制半导体存储器装置200。
在一些示例实施例中，半导体存储器装置200是包括动态存储器单元的存储器装置，诸如动态随机存取存储器(DRAM)、双数据速率4(DDR4)同步DRAM(SDRAM)、低功率DDR4(LPDDR4)SDRAM、LPDDR5 SDRAM或LPDDR6 SDRAM。
存储器控制器100可将时钟信号CLK、命令CMD、和/或地址(信号)ADDR发送到半导体存储器装置200，并且与半导体存储器装置200交换主数据MD。存储控制器100将写入数据发送到半导体存储器装置200，并从半导体存储器装置200接收读取数据。
半导体存储器装置200可包括对主数据MD和对基于主数据MD生成的奇偶校验比特进行存储的存储器单元阵列300、纠错码(ECC)引擎400、控制逻辑电路210和清理控制电路500。
ECC引擎400可在控制逻辑电路210的控制下对待存储在存储器单元阵列300的目标页中的写入数据执行ECC编码，并且可对从目标页读取的码字执行ECC解码。
清理控制电路500可生成清理地址，使得当对包括在存储器单元阵列300中的多个存储器单元行执行刷新操作时，每当对N个存储器单元行执行刷新操作，就以第一周期对多个存储器单元行中的选定的存储器单元行执行清理操作。这里，N是大于2的自然数。
控制逻辑电路210可控制ECC引擎400以执行正常清理操作，使得ECC引擎400从选定的存储器单元行中由清理地址指定的至少一个子页读取与第一码字对应的数据，校正第一码字中的至少一个错误比特，并且将经校正的第一码字写回在存储有所述至少一个子页的存储器位置中。
ECC引擎400可将在正常清理操作期间在其中检测到错误比特的弱码字的地址存储在清理控制电路500中的地址存储表中。
控制逻辑电路200可控制ECC引擎400以在刷新操作内动态地在弱码字上分布清理操作，使得以小于第一周期的第二周期执行动态分配清理(DAS)操作。
在一些示例实施例中，存储器控制器100可包括中央处理单元(CPU)110。CPU 110可控制存储器控制器100的整体操作。存储器控制器100还可包括检测从半导体存储器装置200读取的数据中的错误比特并且校正该错误比特的ECC引擎130。
图2是示出根据示例实施例的图1中的半导体存储器装置的框图。
参照图2，半导体存储器装置200可包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、刷新控制电路385、行地址多路复用器240、列地址锁存器250、行解码器260、列解码器270、存储器单元阵列300、读出放大器单元285、输入/输出(I/O)门电路290、ECC引擎400、清理控制电路500、受害地址检测器560和/或数据I/O缓冲器295。
存储器单元阵列300可包括第一存储体阵列310a至第十六存储体阵列310s。行解码器260可包括分别耦接到第一存储体阵列310a至第十六存储体阵列310s的第一存储体行解码器260a至第十六存储体行解码器260s，列解码器270可包括分别耦接到第一存储体阵列310a至第十六存储体阵列310s的第一存储体列解码器270a至第十六存储体列解码器270s，并且读出放大器单元285可包括分别耦接到第一存储体阵列310a至第十六存储体阵列310s的第一存储体读出放大器285a至第十六存储体读出放大器285s。
第一存储体阵列310a至第十六存储体阵列310s、第一存储体行解码器260a至第十六存储体行解码器260s、第一存储体列解码器270a至第十六存储体列解码器270s和第一存储体读出放大器285a至第十六存储体读出放大器285s可形成第一存储体至第十六存储体。第一存储体310a至第十六存储体阵列310s中的每一个可包括在多条字线WL和多条位线BTL的交叉处形成的多个存储器单元MC。
地址寄存器220从存储器控制器100接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220将接收的体地址BANK_ADDR提供到存储体控制逻辑230，将接收的行地址ROW_ADDR提供到行地址多路复用器240，并且将接收的列地址COL_ADDR提供到列地址锁存器250。
存储体控制逻辑230响应于存储体地址BANK_ADDR生成存储体控制信号。响应于存储体控制信号，与存储体地址BANK_ADDR对应的第一存储体行解码器260a至第十六存储体行解码器260s中的一个被激活，并且响应于存储体控制信号，与存储体地址BANK_ADDR对应的第一存储体列解码器270a至第十六存储体列解码器270s中的一个被激活。
行地址多路复用器240从地址寄存器220接收行地址ROW_ADDR，并且从刷新控制电路385接收刷新行地址REF_ADDR。行地址多路复用器240选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA。从行地址多路复用器240输出的行地址RA被施加到第一存储体行解码器260a至第十六存储体行解码器260s。
刷新控制电路385可响应于来自控制逻辑电路210的第一刷新控制信号IREF1或第二刷新控制信号IREF2，顺序地输出刷新行地址REF_ADDR。
当来自存储器控制器100的命令CMD对应于自动刷新命令时，每当控制逻辑电路210接收到自动刷新命令时，控制逻辑电路210可将第一刷新控制信号IREF1施加到刷新控制电路385。当来自存储器控制器100的命令CMD对应于自刷新进入命令时，控制逻辑电路210可将第二刷新控制信号IREF2施加到刷新控制电路385，并且从控制逻辑电路210接收到自刷新进入命令的时间点到控制逻辑电路210接收到自刷新退出命令的时间点，第二刷新控制信号IREF2被激活。
刷新控制电路385可响应于接收到第一刷新控制信号IREF1或在第二刷新控制信号IREF2被激活期间，顺序地增加或减少刷新行地址REF_ADDR。
第一存储体行解码器260a至第十六存储体行解码器260s中被激活的一个存储体行解码器经由存储体控制逻辑230对从行地址多路复用器240输出的行地址RA或目标清理行地址TSRA进行解码，并且激活与行地址RA对应的字线。例如，被激活的存储体行解码器将字线驱动电压施加到对应于行地址RA的字线。
列地址锁存器250从地址寄存器220接收列地址COL_ADDR，并且临时地存储接收的列地址COL_ADDR。在一些示例实施例中，在突发模式中，列地址锁存器250生成从接收的列地址COL_ADDR递增的列地址。列地址锁存器250将临时地存储的或生成的列地址施加到第一存储体列解码器270a至第十六存储体列解码器270s。
第一存储体列解码器270a至第十六存储体列解码器270s中的被激活的一个存储体列解码器通过I/O门电路290激活与存储体地址BANK_ADDR和列地址COL_ADDR或者目标清理列地址TSCA对应的读出放大器。
I/O门电路290可包括用于门控输入/输出数据的电路，并且还可包括输入数据掩码逻辑、用于存储从第一存储体阵列310a至第十六存储体阵列310s输出的数据的读取数据锁存器、和/或用于将数据写入第一存储体阵列310a至第十六存储体阵列310s的写入驱动器。
从第一存储体阵列310a至第十六存储体阵列310s中的一个存储体阵列读取的码字CW被耦接到数据将从其被读取的所述一个存储体阵列的读出放大器读出，并被存储在读取数据锁存器中。在由ECC引擎400对码字CW执行ECC解码之后，存储在读取数据锁存器中的码字CW可经由数据I/O缓冲器295被提供给存储器控制器100。
将被写入第一存储体阵列310a至第十六存储体阵列310s中的一个存储体阵列中的主数据MD可从存储器控制器100被提供给数据I/O缓冲器295，可从数据I/O缓冲器295被提供给ECC引擎400，ECC引擎400可对主数据MD执行ECC编码以生成奇偶校验比特，ECC引擎400可将主数据MD和奇偶校验比特提供给I/O门电路290，并且I/O门电路290可通过写入驱动器将主数据MD和奇偶校验比特写入一个存储体阵列中的子页中。
数据I/O缓冲器295可基于时钟信号CLK在半导体存储器装置200的写入操作中将主数据MD从存储器控制器100提供给ECC引擎400，并且可在半导体存储器装置200的读取操作中将主数据MD从ECC引擎400提供给存储器控制器100。
清理控制电路500可对顺序地改变的刷新行地址REF_ADDR计数，并且每当清理控制电路500计数N个刷新行地址时，可输出正常清理地址SCADDR。这里，N是大于2的整数。正常清理地址SCADDR可包括清理行地址SRA和清理列地址SCA。
清理控制电路500可在第一清理模式中将清理行地址SRA和清理列地址SCA分别提供到行解码器260和列解码器270。ECC引擎400可存储这些弱码字的地址，在正常清理操作期间，在这些弱码字中的每一个中检测到错误比特。
ECC引擎400对在正常清理操作或正常读取操作中从目标页的子页读取的码字执行ECC解码，并且当在码字中的主数据中检测到至少一个错误比特时，可向控制逻辑电路210提供错误生成信号EGS，以校正至少一个错误比特。控制逻辑电路210可将包括至少一个错误比特的码字的行地址和列地址作为错误地址EADDR存储在清理控制电路500中的地址存储表中。
在一些实施例中，代替控制逻辑电路210，ECC引擎400可直接将错误地址EADDR存储在地址存储表中。
在DAS操作期间，ECC引擎400对来自弱子页的弱码字执行ECC解码，校正弱码字中的至少一个错误比特，并将经过校正的弱码字写回与弱子页对应的存储器位置中。
受害地址检测器560可对存储器单元阵列300中的第一存储器区域的存取次数计数，以在计数的存取次数在参照间隔期间达到参照值时，生成指定与第一存储器区域相邻的至少一个相邻存储器区域的至少一个受害地址VCT_ADDR。
受害地址检测器560可向行解码器260提供至少一个受害地址VCT_ADDR，使得在至少一个相邻存储器区域上执行目标刷新操作。在一些示例实施例中，受害地址检测器560可将至少一个受害地址VCT_ADDR存储在清理控制电路500中的地址存储表中。
在第二清理模式中，清理控制电路500可响应于来自控制逻辑电路的标志信号DASFG输出与存储在地址存储表中的错误地址EADDR或受害地址VCT_ADDR相关联的码字的地址作为弱码字地址WCADDR。弱码字地址WCADDR可包括弱码字行地址WCRA及弱码字列地址WCCA。在第二清理模式中，清理控制电路500可分别向行解码器260和列解码器270提供弱码字行地址WCRA和弱码字列地址WCCA。
控制逻辑电路210可控制半导体存储器装置200的操作。例如，控制逻辑电路210可生成用于半导体存储器装置200的控制信号，以便执行写入操作或读取操作。控制逻辑电路210可包括对从存储器控制器100接收的命令CMD进行解码的命令解码器211和设置半导体存储器装置200的操作模式的模式寄存器212。控制逻辑电路210可包括对错误生成信号EGS计数的计数器214。
例如，命令解码器211可通过对写入使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行解码来生成与命令CMD对应的控制信号。控制逻辑电路210可生成用于控制I/O门电路290的第一控制信号CTL1、用于控制ECC引擎400的第二控制信号CTL2、用于控制清理控制电路500的第三控制信号CTL3以及用于控制受害地址检测器560的第四控制信号CTL4。
此外，控制逻辑电路210可向刷新控制电路385提供与刷新周期相关联的模式信号MS。控制逻辑电路210可基于表示半导体存储器装置200的工作温度的温度信号生成模式信号MS。此外，控制逻辑电路210可向清理控制电路500提供错误地址EADDR及标志信号DASFG。
图3示出图2的半导体存储器装置中的第一存储体阵列的示例。
参照图3，第一存储体阵列310可包括多条字线WL1至WLm(m是大于2的自然数)、多条位线BTL1至BTLn(n是大于2的自然数)、以及设置在字线WL1至WLm和位线BTL1至BTLn之间的交叉处的多个易失性存储器单元MC。存储器单元MC中的每一个可包括耦接到字线WL1至WLm中的每一条和位线BTL1至BTLn中的每一条的单元晶体管以及耦接到单元晶体管的单元电容器。
图4是示出根据示例实施例的图2的半导体存储器装置中的刷新控制电路的示例的框图。
参照图4，刷新控制电路385可包括刷新时钟生成器390和/或刷新计数器397。
刷新时钟生成器390可响应于第一刷新控制信号IREF1、第二刷新控制信号IREF2以及模式信号MS生成刷新时钟信号RCK。模式信号MS可确定刷新操作的刷新周期。如上所述，每当刷新时钟生成器390接收到第一刷新控制信号IREF1时或在第二刷新控制信号IREF2被激活期间，刷新时钟生成器390就可生成刷新时钟信号RCK。
刷新计数器397可通过在刷新时钟信号RCK的周期执行计数操作来生成顺序指定存储器单元行的刷新行地址REF_ADDR。
图5是示出根据示例实施例的图4所示的刷新时钟生成器的示例的电路图。
参照图5，刷新时钟生成器390a可包括多个振荡器391、392和393、多路复用器394和/或解码器395a。解码器395a可对第一刷新控制信号IREF1、第二刷新控制信号IREF2和模式信号MS进行解码，以输出时钟控制信号RCS1。振荡器391、392和393生成具有不同周期的刷新时钟信号RCK1、RCK2和RCK3。多路复用器394响应于时钟控制信号RCS1选择刷新时钟信号RCK1、RCK2和RCK3中的一个以提供刷新时钟信号RCK。
图6是示出根据示例实施例的图4中的刷新时钟生成器的另一示例的电路图。
参照图6，刷新时钟生成器390b可包括解码器395b、偏压单元396a和/或振荡器396b。解码器395b可对第一刷新控制信号IREF1、第二刷新控制信号IREF2和模式信号MS进行解码，以输出时钟控制信号RCS2。偏压单元396a响应于时钟控制信号RCS2生成控制电压VCON。振荡器396b根据控制电压VCON生成具有可变周期的刷新脉冲信号RCK。
图7是示出半导体存储器装置的存储器单元之间的干扰的电路图。
参照图7，半导体存储器装置200的一部分可包括存储器单元51、52和53和/或位线读出放大器60。
假设存储器单元51、52和53中的每一个都连接到相同的位线BTL。此外，存储器单元51连接到字线WL<g-1>，存储器单元52连接到字线WL<g>，存储器单元53连接到字线WL<g+1>。如图7所示，字线WL<g-1>和WL<g+1>位于邻近于字线WL<g>。存储器单元51可包括存取晶体管CT1及单元电容器CC1。存取晶体管CT1的栅极端子连接到字线WL<g-1>，并且存取晶体管CT1的一个端子连接到位线BTL。存储器单元52可包括存取晶体管CT2及单元电容器CC2。存取晶体管CT2的栅极端子连接到字线WL<g>，并且存取晶体管CT2的一个端子连接到位线BTL。此外，存储器单元53可包括存取晶体管CT3及单元电容器CC3。存取晶体管CT3的栅极端子连接到字线WL<g+1>，并且存取晶体管CT3的一个端子连接到位线BTL。
位线读出放大器60可包括N读出放大器和P读出放大器，N读出放大器使位线BTL和BTLB中的低电平位线放电，P读出放大器使位线BTL和BTLB中的高电平位线充电。
在刷新操作期间，位线读出放大器60重写通过N读出放大器或P读出放大器存储在选择的存储器单元中的数据。在读取操作或写入操作期间，将选择电压(例如，Vpp)提供到字线WL<g>。然后，由于电容耦合效应，即使当没有施加选择电压时，相邻字线WL<g-1>和WL<g+1>的电压也上升。这种电容耦合用寄生电容Ccl 1和Cc2l表示。
在无刷新操作期间，当字线WL<g>被重复存取时，存储在连接到字线WL<g-1>和WL<g+1>的存储器单元51和53的单元电容器CC1和CC3中的电荷可能逐渐泄漏。在一些示例实施例中，可能不能保证存储在单元电容器CC1中的逻辑“0”和存储在单元电容器CC3中的逻辑“1”的可靠性。因此，需要在适当的时间对存储器单元进行清理操作。
图8是示出根据示例实施例的图2的半导体存储器装置中的受害地址检测器的示例的框图。
参照图8，受害地址检测器560可包括干扰检测器570和/或受害地址生成器577。
干扰检测器570可基于行地址ROW_ADDR对第一存储器区域(例如，至少一个存储器单元行)的存取次数计数，并且当所计数的存取次数在参照(或者预定的，或者可替换地，期望的)间隔期间达到参照值时，可生成第一检测信号DET1。
受害地址生成器577可响应于第一检测信号DET1生成至少一个受害地址VCT_ADDR1和VCT_ADDR2。至少一个受害地址VCT_ADDR1和VCT_ADDR2可以是指定位于与第一存储器区域相邻的第二存储器区域和第三存储器区域的行地址。受害地址生成器577可向清理控制电路500中的地址存储表提供至少一个受害地址VCT_ADDR1和VCT_ADDR2。
图9是示出图8的受害地址检测器中的干扰检测器的框图。
参照图9，干扰检测器570可包括存取计数器571、阈值寄存器573和/或比较器575。
存取计数器571可基于行地址ROW_ADDR对对指定的地址(或指定的存储器区域)的存取次数计数。例如，存取计数器571可对对指定字线的存取次数计数。可对对特定字线或包括至少两条字线的字线组的存取的次数计数。此外，可由特定的块单元、存储体单元或芯片单元来执行对存取次数的计数。
阈值寄存器573可存储保证特定字线或存储器单元中的数据的可靠性的最大干扰生成计数。例如，可将一条字线上的阈值(或基准值)存储在阈值寄存器573中。可替换地，可将一个字线组、一个块、一个存储体单元或一个芯片单元上的阈值存储在阈值寄存器573中。
比较器575可将存储在阈值寄存器573中的参照值与由存取计数器571计数的对特定存储器区域的存取次数进行比较。如果存在所计数的存取次数达到参照值的存储器区域，则比较器575生成第一检测信号DET1。比较器575将第一检测信号DET1提供给受害地址生成器577。
受害地址生成器577接收行地址ROW_ADDR，并且响应于第一检测信号DET1，生成至少一个受害地址VCT_ADDR1和VCT_ADDR2。
图10是示出根据示例实施例的图2的半导体存储器装置中的清理控制电路的示例的框图。
参照图10，清理控制电路500可包括计数器505、清理地址生成器510和/或弱码字地址生成器520。
计数器505对刷新行地址REF_ADDR计数，并且生成内部清理信号ISRB，在计数器505对刷新行地址REF_ADDR计的数为由计数控制信号CCS指定的数的第一间隔期间，该内部清理信号ISRB是激活的。第一间隔可对应于用于刷新一个存储器单元行的时间间隔。
清理地址生成器510响应于内部清理信号ISRB和清理模式信号SMS，生成与存储器单元行中的每一个的码字的正常清理操作相关联的正常清理地址SCADDR，所述正常清理地址SCADDR在第一清理模式中逐渐改变。
正常清理地址SCADDR可包括清理行地址SRA和清理列地址SCA。清理行地址SRA指定一个存储体阵列中的一个页，清理列地址SCA指定该一个页中的一个码字。清理地址生成器510向对应的行解码器提供清理行地址SRA，并且向对应的列解码器提供清理列地址SCA。
基于正常清理地址SCADDR执行的清理操作可称为正常清理操作，因为基于正常清理地址SCADDR执行的清理操作是对包括在存储器单元阵列300中的所有码字执行的。
弱码字地址生成器520响应于内部清理信号ISRB和清理模式信号SMS在第二清理模式中生成与弱清理操作相关联的弱码字地址WCADDR，所述弱清理操作与存储体阵列中的弱码字相关联。弱码字地址WCADDR可包括弱码字行地址WCRA及弱码字列地址WCCA。当清理模式信号SMS具有第一逻辑电平时，清理模式信号SMS指示第一清理模式，并且当清理模式信号SMS具有第二逻辑电平时，清理模式信号SMS指示第二清理模式。清理模式信号SMS可被包括在第三控制信号CTL3中。弱码字地址生成器520将弱码字行地址WCRA提供给对应的行解码器，并且将弱码字列地址WCCA提供给对应的列解码器。
弱码字地址生成器520可在其中包括地址存储表，并且地址存储表可存储与受害地址VCT_ADDR和错误地址EADDR相关联的码字的地址。
基于弱码字地址WCADDR执行的清理操作可被称为弱清理操作，因为基于弱码字地址WCADDR执行的清理操作是对包括在存储器单元阵列300中的弱码字执行的。
图11是示出根据示例实施例的图10的清理控制电路中的清理地址生成器的框图。
参照图11，清理地址生成器510可包括页段计数器511和行计数器513。
页段计数器511在第一清理模式下在内部清理信号ISRB被激活期间将清理列地址SCA增加1，并且响应于内部清理信号ISRB和清理模式信号SMS，激活最大地址检测信号MADT，每当清理列地址SCA达到其最大值时使其复位。页段计数器511向行计数器513提供最大地址检测信号MADT。
行计数器513开始计数操作一，计数操作一最初接收内部清理信号ISRB，并且每当响应于内部清理信号ISRB和清理模式信号SMS而激活最大地址检测信号MADT时，将清理行地址SRA增加1。由于在第一间隔期间激活内部清理信号ISRB，同时对一个存储器单元行执行刷新操作，因此页段计数器511可在第一间隔期间生成与一页中的码字相关联的清理列地址SCA。
图12示出根据示例实施例的图10的清理控制电路中的弱码字地址生成器。
参照图12，弱码字地址生成器520可包括指针信号(TPS)生成器521、地址存储表530和/或读出单元540。
地址存储表530存储包括在存储器单元阵列300中的弱码字的地址信息WCRA1至WCRAu和WCCA1至WCCAv(v是大于u的正整数)。
弱码字可以是在正常清理操作或正常读取操作期间在其每一个中检测到错误比特的码字。弱码字可以是在存储器单元阵列300的每个存储体阵列中的页中包括错误比特数大于参考值的弱页的全部或一些。此外，弱码字可以是与密集存取的存储器区域相邻的相邻页的码字。
在刷新周期期间，TPS生成器521可响应于标志信号DASFG和清理模式信号SMS生成提供地址存储表530的位置信息的指针信号TPS，并在第二周期内向地址存储表530提供指针信号TPS。标志信号DASFG可触发DAS操作。
地址存储表530可包括非易失性储存器。从图8中的受害地址生成器577提供的至少一个受害地址VCT_ADDR1和VCT_ADDR2可存储在地址存储表530中。
在刷新周期期间，指针信号TPS随着第二周期逐渐增加，并且每当施加指针信号TPS时，地址存储表530可响应于指针信号TPS通过读出单元540输出存储在(由指针信号TPS指示的)位置中的弱码字地址作为弱码字行地址WCRA和弱码字列地址WCCA。读出单元540将弱码字行地址WCRA提供到对应的行解码器并且将弱码字列地址WCCA提供到对应的列解码器。
如上所述，控制逻辑电路210可向清理控制电路500提供错误地址EADDR。当清理控制电路500对特定存储器单元行执行K个清理操作并且ECC引擎400在读取特定存储器单元行时检测到错误比特时，确定所述特定存储器单元行具有永久故障。当具有永久故障的特定存储器单元行没有被替换时，错误比特可被累积。因此，控制逻辑电路210或存储器控制器10可通过冗余修复操作用冗余存储器单元行替换具有永久故障的特定存储器单元行。
此外，控制逻辑电路210可基于由清理操作检测到的存储器单元行中的每一个的错误比特的数量，将不同的刷新周期应用于一些存储器单元行。
图13示出在写入操作中的图2的半导体存储器装置的一部分。
在图13中，示出控制逻辑电路210、第一存储体阵列310、I/O门控电路290和ECC引擎400。
参照图13，第一存储体阵列310可包括正常单元阵列NCA和/或冗余单元阵列RCA。
正常单元阵列NCA可包括多个第一存储器块MB0至MB15，例如311至313，并且冗余单元阵列RCA可至少包括第二存储器块314。第一存储器块311至313是确定半导体存储器装置200的存储器容量的存储器块。第二存储器块314用于ECC和/或冗余修复。由于用于ECC和/或冗余修复的第二存储器块314是用于ECC、数据线修复和块修复以修复在第一存储器块311至313中产生的“故障”单元，所以第二存储器块314也被称为EDB块。
在第一存储器块311至313的每一个中，多个第一存储器单元按照多行多列布置。在第二存储器块314中，多个第二存储器单元按照多行多列布置。连接到字线WL和位线BTL的交叉点的第一存储器单元可以是动态存储器单元。连接到字线WL和位线BTL的交叉点的第二存储器单元可以是动态存储器单元。
I/O门电路290可包括分别连接到第一存储器块311至313和第二存储器块314的多个开关电路291a至291d。在半导体存储器装置200中，可同时存取与突发长度(BL)的数据对应的位线以支持指示可存取的列位置的最大数目的BL。
ECC引擎400可通过第一数据线GIO和第二数据线EDBIO连接到开关电路291a至291d。控制逻辑电路210可接收命令CMD和地址ADDR，并且可对命令CMD进行解码以生成用于控制开关电路291a至291d的第一控制信号CTL1和用于控制ECC电路400的第二控制信号CTL2。
当命令CMD是写入命令时，控制逻辑电路210向ECC电路400提供第二控制信号CTL2，并且ECC电路400对主数据MD执行ECC编码以生成与主数据MD相关联的奇偶校验比特，并且将包括主数据MD和奇偶校验比特的码字CW提供给I/O门电路290。控制逻辑电路210向I/O门控电路290提供第一控制信号CTL1，使得码字CW将存储在第一存储体阵列310中的目标页的子页中。
图14示出在刷新操作或正常读取操作中的图2的半导体存储器装置的一部分。
在图14中，示出控制逻辑电路210、第一存储体阵列310、I/O门控电路290、ECC引擎400和清理控制电路500。
参照图14，当命令CMD是指定刷新操作的刷新命令(第一命令)时，控制逻辑电路210向I/O门控电路290提供第一控制信号CTL1，使得存储在第一存储体阵列310中的目标页的每个子页中的第一(读取)码字RCW被提供给ECC电路400。
在刷新操作中，ECC引擎400对码字RCW执行ECC解码。当码字RCW包括错误比特时，ECC引擎400执行正常清理操作以校正错误比特并将经校正的主数据写回子页中。
当在正常清理操作期间检测到错误比特时，ECC引擎400响应于检测到错误比特向控制逻辑电路210提供错误生成信号EGS。控制逻辑电路210可针对一个页的错误生成信号EGS计数，并将包括错误比特的码字的地址作为错误地址EADDR存储在地址存储表中，并且可将标志信号DASFG施加到清理控制电路500。
清理控制电路500可响应于标志信号DASFG而分别向行解码器260和列解码器270提供存储在地址存储表530中的弱码字行地址WCRA和弱码字列地址WCCA。
当命令CMD对应于读取命令时，ECC引擎400可向数据I/O缓冲器295提供经校正的主数据C_MD。
因此，ECC电路400在响应于刷新命令或读取命令而执行的清理操作中，对选择的存储器单元行中的码字执行错误检测(操作)，并且响应于错误信息将各自包括可校正的错误比特的码字写回对应的存储器位置中。因此，ECC电路400可减少用于执行清理操作的时间间隔并且可减少清理周期。
图15是示出根据示例实施例的图2的半导体存储器装置中的ECC引擎的示例的框图。
参照图15，ECC引擎400可包括ECC编码器410、ECC解码器430和/或ECC存储器420。ECC存储器420可存储ECC 425。
ECC编码器410耦接到ECC存储器420，并且可生成与将存储在第一存储体阵列310的正常单元阵列NCA中的写入数据WMD相关联的奇偶校验比特PRT。奇偶校验比特PRT可存储在第一存储体阵列310的冗余单元阵列RCA中。
ECC解码器430耦接到ECC存储器420。ECC解码器430可基于从第一存储体阵列310读取的读取数据RMD和奇偶校验比特PRT对读取数据RMD执行ECC解码。当作为ECC解码的结果，读取数据RMD包括至少一个错误比特时，ECC解码器430向控制逻辑电路210提供错误生成信号EGS，并校正读取数据RMD中的错误比特以输出经校正的主数据C_MD。
图16示出根据示例实施例的图15的ECC引擎中的ECC编码器的示例。
参照图16，ECC编码器410可包括奇偶校验生成器415。奇偶校验生成器415接收写入数据WMD和基本比特BB，并通过执行例如XOR阵列运算来生成奇偶校验比特PRT。基本比特BB是用于针对写入数据WMD生成奇偶校验比特PRT的比特，并且可包括b'0000000。基本比特BB可包括其它特定比特，而不是b'0000000。
图17示出根据示例实施例的图15的ECC引擎中的ECC解码器的示例。
参照图17，ECC解码器430可包括校正子生成电路440、错误定位器460及/或数据校正器470。校正子生成电路440可包括检查比特生成器441和/或校正子生成器443。
检查比特生成器441通过执行XOR阵列运算基于读取数据RMD生成检查比特CHB，并且校正子生成器443通过比较检查比特CHB和奇偶校验比特PRT的对应比特来生成校正子SDR。
错误定位器460生成指示读取数据RMD中的错误比特的位置的错误比特位置信号EPS，以在校正子SDR的所有比特都不是“0”时向数据校正器470提供错误比特位置信号EPS。此外，当读取数据RMD包括错误比特时，错误定位器460向控制逻辑电路210提供错误生成信号EGS。
数据校正器470接收读取数据RMD，当读取数据RMD包括错误比特时，基于错误比特位置信号EPS校正读取数据RMD中的错误比特，并输出经校正的主数据C_MD。
图18示出根据示例实施例的图17的ECC解码器的操作。
参照图17和图18，在响应于刷新命令的清理操作中，码字CW可包括至少一个错误比特EB1。码字CW从第一页被读取，并被提供给ECC引擎400，如参照标号581所指示的。ECC引擎400对码字CW执行ECC解码以校正至少一个错误比特EB1，如参照标号582所指示的，并将经校正的主数据C_MD写回在第一页的子页中，如参照标号583所指示的。
图19示出在图2的半导体存储器装置中执行的正常刷新操作和清理操作。
在图19中，tRFC表示刷新周期并且表示用于刷新一个行的时间，tREI表示刷新间隔并且表示两个连续刷新命令之间的间隔。
参照图19，注意，清理控制电路500指定存储器单元行M次，每当响应于刷新命令对存储器单元行执行N次正常刷新操作REF时，ECC引擎对存储器单元行执行清理操作SCRB。这里，M是大于1且小于N的整数。
图20示出在图2的半导体存储器装置中执行的正常刷新操作和清理操作。
参照图20，注意，清理控制电路500指定存储器单元行S次，在第一间隔INT1期间每当响应于刷新命令对存储器单元行执行N次正常刷新操作NREF时，ECC引擎400对存储器单元行执行清理操作SCRB，并且对与受害地址VCT_ADDR对应的相邻存储器区域执行L次刷新操作FREF。这里L是小于N的自然数，S是小于L的自然数。
在第二间隔INT2期间，在与受害地址VCT_ADDR对应的相邻存储器区域上执行L次刷新操作FREF，并且在第一间隔INT1期间每当响应于刷新命令对存储器单元行执行N次正常刷新操作NREF时，对弱码字执行T次DAS操作DAS。这里T是小于N和L的自然数。
图21示出图19或图20中的清理操作的时序。
参照图21，在刷新周期tRFC期间，当一个存储器单元行被执行刷新操作时，内部清理信号ISRB被激活为具有逻辑高电平。在刷新命令被施加并且边限MG过去之后，耦接到由清理行地址指定的存储器单元行的字线WL被激活。
在字线WL被激活并且RAS到CAS延迟时间tRCD过去之后，由清理行地址指定的存储器单元行中的M个码字被顺序地执行正常清理操作NSCLB_OP。在时间间隔tCCDscrb期间对一个码字的清理操作被执行。在写入时间tWR期间，经校正的码字被写回对应的存储器位置中，并且在经校正的码字被写回之后字线WL被去激活。
在字线WL被去激活并且行预充电时间tRP过去之后，内部清理信号ISRB被去激活。
当在正常清理操作NSCLRB_OP期间至少一个弱码字被检测到时，在刷新操作中的一个间隔期间字线WL被激活，并且对该至少一个弱码字的DAS操作可被执行。
图22A示出根据示例实施例的半导体存储器装置执行的刷新操作和清理操作。
在图22A中，参照标号591表示牺牲存储器区域上的正常刷新操作NREF，并且参照标号593表示牺牲存储器区域上的目标刷新操作FREF。参照标号595表示正常清理操作NSCRB，参照标号597表示DAS操作DAS。
参照图22A，注意，DAS操作DAS比正常清理操作NSCLRB对弱码字更频繁地执行，并且目标刷新操作FREF比正常刷新操作NREF更频繁地执行。
也就是说，当图14中的控制逻辑电路210响应于在正常清理操作或正常读取操作期间检测到错误比特接收到错误生成信号EGS时，控制逻辑电路210在预定的或可替换地期望的刷新周期内确保附加刷新时间间隔，并且可在附加刷新时间间隔期间执行DAS操作DAS或目标刷新操作FREF。
图22B示出根据示例实施例的半导体存储器装置中的一个存储器单元行上的操作。
参照图22B，确定对应的存储器单元行是否依次用于目标刷新操作FREF(操作S210)。当对应的存储器单元行依次用于目标刷新操作FREF时(S210中的是)，对对应的存储器单元行执行目标刷新操作FREF(操作S215)。
当对应的存储器单元行不依次用于目标刷新操作FREF时(S210中的否)，确定对应的存储器单元行是否依次用于DAS操作DAS时(操作S220)。当对应的存储器单元行依次用于DAS操作DAS时(S220中的是)，对对应的存储器单元行执行DAS操作DAS(操作S225)。
当对应的存储器单元行不依次用于DAS操作DAS时(S220中的否)，确定对应的存储器单元行是否依次用于正常的清理操作NSCLRB(操作S230)。当对应的存储器单元行依次用于正常的清理操作NSCLRB时(S230中的是)，对对应的存储器单元行执行正常的清理操作NSCRB(操作S235)。
当对应的存储器单元行不依次用于正常的清理操作NSCLRB时(S230中的否)，确定对应的存储器单元行是否依次用于正常的刷新操作NREF(操作S240)。当对应的存储器单元行依次用于正常的刷新操作NREF时(S240中的是)，对对应的存储器单元行执行正常刷新操作NREF(操作S245)。当对应的存储器单元行不依次用于正常的刷新操作NREF时(S240中的否)，处理终止。
图23是示出根据示例实施例的半导体存储器装置的框图。
参照图23，示出半导体存储器装置200a。半导体存储器装置200a可包括多个存储体阵列310a至310s、与多个存储体阵列310a至310s对应的多个存储体ECC引擎400a至400s以及与多个存储体阵列310a至310s对应的多个存储体清理控制电路500a至500s。多个存储体ECC引擎400a至400s可对应于图2中的ECC引擎400，并且多个存储体清理控制电路500a至500s可对应于图2中的清理控制电路500。
响应于清理模式信号SMS1，启用与存储体阵列310a对应的存储体清理控制电路500a中的清理地址生成器510a，并且清理地址生成器510a生成清理地址SCADDR，并且存储体ECC引擎400a对存储体阵列310A中的所有码字执行正常清理操作NS0。
响应于清理模式信号SMS2，启用与存储体阵列310b对应的存储体清理控制电路500b中的弱码字地址生成器520b，并且弱码字地址生成器520b生成弱码字地址WCADDRa，并且存储体ECC引擎400b对存储体阵列310b中的弱码字WCW执行DAS操作。
响应于清理模式信号SMS16，启用与存储体阵列310s对应的存储体清理控制电路500s中的弱码字地址生成器520s，并且弱码字地址生成器520s生成弱码字地址WCADDRs，并且存储体ECC引擎400s对存储体阵列310s中的弱码字WCW执行DAS操作。
多个存储体ECC引擎400a至400s中的每一个和多个存储体清理控制电路500a至500s中的每一个彼此独立地对多个存储体阵列310a至310s中的相应一个执行正常清理操作和DAS操作。多个存储体ECC引擎400a至400s中的每一个和多个存储体清理控制电路500a至500s中的每一个可基于在正常清理操作中是否检测到弱码字来选择性地执行DAS操作。
图24是示出根据示例实施例的半导体存储器装置的框图。
参照图22，半导体存储器装置600可包括在堆叠芯片结构中提供软错误分析及校正功能的第一组管芯610及/或第二组管芯620。
第一组管芯610可包括至少一个缓冲器管芯611。第二组管芯620可包括堆叠在至少一个缓冲器管芯611上并且通过多个硅通孔(TSV)线传送数据的多个存储器管芯620-1至620-p。
存储器管芯620-1至620-p中的每一个可包括基于将被发送到第一组管芯610的传输数据生成传输奇偶校验比特(例如，传输奇偶校验数据)的单元核ECC引擎(例如，第一类型ECC引擎)622、刷新控制电路624和清理控制电路623。单元核心ECC引擎622可采用图15的ECC引擎400。刷新控制电路624可采用图4的刷新控制电路385。清理控制电路623可采用图10的清理控制电路500。
单元核ECC引擎622和清理控制电路623可在对存储器管芯中的存储器单元行的刷新操作期间以第一周期对码字执行正常清理操作以检测错误比特，可存储弱码字(在所述弱码字的每一个中检测到错误比特)的地址，并且可以以第二周期执行DAS操作以减少或防止错误比特累积。
缓冲器管芯611可包括通孔ECC引擎612，通孔ECC引擎612在从通过TSV线接收的传输数据检测到传输错误时使用传输奇偶校验比特来校正传输错误，并且生成经过错误校正的数据。
半导体存储器装置600可以是通过TSV线传送数据及控制信号的堆叠芯片型存储器装置或堆叠存储器装置。TSV线也可称为“贯通电极”。
单元核心ECC引擎622可在传输数据被发送之前对从存储器管芯620-p输出的数据执行错误校正。
在传输数据处发生的传输错误可能是由于在TSV线处发生的噪声。由于TSV线处发生的噪声而导致的数据故障可与由于存储器管芯的错误操作而导致的数据故障区分开，所以可将TSV线处发生的噪声视为软数据故障(或软错误)。软数据故障可能由于传输路径上的传输故障而生成，并且可通过ECC操作来检测和补救。
形成在一个存储器管芯620-p处的数据TSV线组632可包括TSV线L1至Lp，并且奇偶校验TSV线组634可包括TSV线L10至Lq。数据TSV线组632的TSV线L1至Lp和奇偶校验TSV线组634的奇偶校验TSV线L10至Lq可连接到微凸块MCB，所述微凸块MCB对应地形成在存储器管芯620-1至620-p之间。
存储器管芯620-1至620-p中的每一个可包括DRAM单元，每一DRAM单元包括至少一个存取晶体管及一个存储电容器。
半导体存储器装置600可具有三维(3D)芯片结构或2.5D芯片结构以通过数据总线B10与主机通信。缓冲器管芯611可通过数据总线B10与存储器控制器连接。
单元核心ECC引擎622可分别通过奇偶校验TSV线组634和数据TSV线组632输出传输奇偶校验比特以及传输数据。输出的传输数据可以是由单元核心ECC引擎622错误校正过的数据。
通孔ECC引擎612可基于通过奇偶校验TSV线组634接收的传输奇偶校验比特来确定通过数据TSV线组632接收的传输数据处是否发生传输错误。当检测到传输错误时，通孔ECC引擎612可使用传输奇偶校验比特来校正传输数据上的传输错误。当传输错误不可校正时，通孔ECC引擎612可输出指示不可校正数据错误的发生的信息。
当从高带宽存储器(HBM)或堆叠存储器结构中的读取数据检测到错误时，错误是在数据通过TSV被传输时由于噪声而发生的错误。
根据示例实施例，如图23中所示，单元核心ECC引擎622可被包括在存储器管芯中，通孔ECC引擎612可被包括在缓冲器管芯611中。因此，可检测和校正软数据故障。软数据故障可包括当通过TSV线传输数据时由于噪声而生成的传输错误。
图25是示出根据示例实施例的半导体存储器装置的方法的流程图。
参照图2至图25，在操作包括存储器单元阵列300的半导体存储器装置200的方法中，清理控制电路500基于用于刷新存储器单元行的刷新行地址生成用于对存储器单元行执行正常清理操作的清理地址，其中，存储器单元阵列300可包括多个存储器单元行，并且多个存储器单元行中的每一个可包括多个易失性存储器单元(操作S110)。
ECC引擎400将弱码字的地址存储在清理控制电路500的地址存储表中，同时ECC引擎基于清理地址以第一周期对存储器单元行执行正常清理操作(操作S120)。在对所述存储器单元行中的至少一个的正常清理操作或正常读取操作期间在弱码字中的每一个中检测错误比特。
ECC引擎400基于在刷新操作内动态地对弱码字进行清理操作，以小于第一周期的第二周期对弱码字执行DAS操作(操作S 130)。
图26是示出根据示例实施例的包括堆叠的存储器装置的半导体封装件的示图。
参照图26，半导体封装900可包括一个或更多个堆叠存储器装置910和/或图形处理单元(GPU)920。GPU 920可包括存储器控制器925。
堆叠存储器装置910和GPU 920可安装在插入器930上，并且其上安装有堆叠存储器装置910和GPU 920的插入器可安装在封装件衬底940上。封装件衬底940可安装在焊球950上。存储器控制器925可采用图1中的存储器控制器100。
堆叠存储器装置910中的每一个可以以各种形式实施，并且可以是其中堆叠有多个层的高带宽存储器(HBM)形式的存储器装置。因此，堆叠式存储器装置910中的每一个可包括缓冲器管芯及多个存储器管芯。每个存储器管芯可包括存储器单元阵列、ECC引擎和/或清理控制电路。
多个堆叠存储器装置910可安装在插入器930上，并且GPU 920可与多个堆叠存储器装置910通信。例如，堆叠存储器装置910和GPU 920中的每一个可包括物理区域，并且可经由所述物理区域在堆叠存储器装置910与GPU 920之间执行通信。
如上文所提及，根据示例实施例，半导体存储器装置可包括ECC引擎和清理控制电路。每当刷新控制电路对存储器单元行执行N次刷新操作时，ECC引擎和清理控制电路在第一周期内对由从清理控制电路提供的清理地址指定的存储器单元行中的码字执行正常清理操作。
在正常清理操作中，ECC引擎校正码字中的错误比特并且将经校正的码字写回对应的存储器位置中，并且ECC引擎存储弱码字的地址，在弱码字的每一个中检测到错误比特。ECC引擎和清理控制电路以小于所述第一周期的第二周期对弱码字执行DAS操作。因此，半导体存储器装置可通过减少或防止错误比特累积来增强可靠性和/或性能。
以上公开的一个或多个元件可包括一个或多个处理电路或在一个或多个处理电路中实现，诸如包括逻辑电路的硬件、硬件/软件组合(诸如执行软件的处理器)或它们的组合。例如，处理电路更具体地可包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
本发明构思的多个方面可应用于使用采用ECC引擎的半导体存储器装置的系统。例如，本发明构思的多个方面可应用于诸如使用半导体存储器装置作为工作存储器的智能电话、导航系统、笔记本计算机、台式计算机和游戏控制台的系统。
以上是示例实施例的说明，而不应被解释为对示例实施例的限制。尽管已经描述了一些示例实施例，但是本领域技术人员将容易理解，在示例实施例中可进行许多修改，而不会实质上脱离本发明构思的新颖教导和优点。因此，所有这些修改都旨在包括在如权利要求中所限定的本发明构思的范围内。

Claims (20)

1.一种半导体存储器装置，包括：
存储器单元阵列，其包括多个存储器单元行，所述多个存储器单元行中的每一个包括易失性存储器单元；
纠错码引擎；
清理控制电路，其被配置为基于用于刷新所述多个存储器单元行的刷新行地址生成用于以第一周期对所述多个存储器单元行执行正常清理操作的清理地址；以及
控制逻辑电路，其被配置为控制所述纠错码引擎和所述清理控制电路以在刷新操作内动态地对弱码字分配清理操作，使得以小于所述第一周期的第二周期执行动态分配清理操作，
其中，在对所述多个存储器单元行中的至少一个的所述正常清理操作或正常读取操作期间在所述弱码字中的每一个中检测到错误比特。
2.根据权利要求1所述的半导体存储器装置，其中，所述控制逻辑电路被配置为将所述弱码字的地址作为弱码字地址存储在所述清理控制电路中的地址存储表中，并且被配置为向所述清理控制电路提供触发所述动态分配清理操作的标志信号。
3.根据权利要求2所述的半导体存储器装置，其中，所述清理控制电路包括：
计数器，其被配置为对所述刷新行地址计数以生成内部清理信号，其中，每当所述计数器计数所述刷新行地址的M个刷新行地址时，所述计数器激活所述内部清理信号，M为大于1的整数；
清理地址生成器，其被配置为响应于所述内部清理信号及清理模式信号在第一清理模式中生成与对从所述存储器单元行中选择的第一存储器单元行的所述正常清理操作相关联的正常清理地址；以及
弱码字地址生成器，其被配置为响应于所述内部清理信号和所述清理模式信号在第二清理模式中生成与弱清理操作相关联的弱码字地址，所述弱清理操作与所述第一存储器单元行中的弱码字相关联。
4.根据权利要求3所述的半导体存储器装置，
其中，所述正常清理地址包括指定一个存储器单元行的清理行地址和指定包括在所述一个存储器单元行中的码字之一的清理列地址，以及
其中，所述清理地址生成器包括：
页段计数器，其被配置为在所述内部清理信号被激活期间将所述清理列地址增加1；以及
行计数器，其被配置为每当所述清理列地址达到最大值时就将所述清理列地址增加1。
5.根据权利要求3所述的半导体存储器装置，其中，所述弱码字地址生成器包括：
地址存储表，被配置为存储所述弱码字的地址信息；以及
表指针，被配置为以第二周期生成指针信号，所述指针信号响应于标志信号提供所述地址存储表的位置信息。
6.根据权利要求5的半导体存储器装置，其中，所述地址存储表被配置为每当所述指针信号被施加到所述地址存储表时，输出所述弱码字的行地址和列地址作为弱码字行地址和弱码字列地址，所述弱码字行地址和弱码字列地址被存储在所述地址存储表的相应位置中。
7.根据权利要求1所述的半导体存储器装置，其中，所述控制逻辑电路被配置为控制所述纠错码引擎，使得所述纠错码引擎在所述正常清理操作中从来自所述存储器单元行的第一存储器单元行中的至少一个子页读取对应于第一码字的数据，校正所述第一码字中的至少一个错误比特，并且将经校正的第一码字写回对应于所述至少一个子页的存储器位置中，并且
其中，所述控制逻辑电路被配置为控制所述纠错码引擎，使得在所述动态分配清理操作中，所述纠错码引擎从弱子页读取所述弱码字，校正所述弱码字中的至少一个错误比特，并且将经校正的弱码字写回对应于所述弱子页的存储器位置中。
8.根据权利要求7所述的半导体存储器装置，还包括：
刷新控制电路，其被配置为响应于外部接收的第一命令生成所述刷新行地址，
其中，所述清理控制电路被配置为每当所述清理控制电路计数所述刷新行地址的N个刷新行地址时生成所述清理地址，N为大于3的整数，并且
其中，所述清理控制电路被配置为在对所述存储器单元行的第一存储器单元行执行刷新操作的同时顺序地生成指定包括在所述第一存储器单元行中的M个码字的清理地址，M是大于1且小于N的整数。
9.根据权利要求8所述的半导体存储器装置，其中，所述第一命令是刷新命令。
10.根据权利要求7所述的半导体存储器装置，其中：
所述纠错码引擎被配置为当所述纠错码引擎检测到所述第一码字中的至少一个错误比特时，向所述控制逻辑电路提供错误生成信号；
所述控制逻辑电路被配置为将所述第一码字的地址作为错误地址提供给所述清理控制电路；以及
所述清理控制电路被配置为将所述错误地址作为弱码字地址存储在其中的地址存储表中。
11.根据权利要求10所述的半导体存储器装置，其中，所述控制逻辑电路被配置为在所述纠错码引擎针对所述存储器单元行生成大于参照值的所述错误生成信号时将所述存储器单元行的地址作为所述错误地址提供到所述清理控制电路。
12.根据权利要求1所述的半导体存储器装置，还包括：
受害地址检测器，其被配置为对所述存储器单元阵列中的第一存储器区域的存取的次数计数，以在在参照间隔期间计数的存取次数达到阈值时，生成指定与所述第一存储器区域相邻的至少一个相邻存储器区域的至少一个受害地址。
13.根据权利要求12所述的半导体存储器装置，其中：
受害地址生成器被配置为向所述清理控制电路提供所述至少一个受害地址；并且
所述清理控制电路被配置为将所述至少一个受害地址作为弱码字地址存储在其中的地址存储表中。
14.根据权利要求12所述的半导体存储器装置，其中：
所述受害地址生成器被配置为向耦接到所述存储器单元阵列的行解码器提供所述至少一个受害地址；并且
所述行解码器被配置为响应于刷新行地址和所述至少一个受害地址，在所述行解码器刷新所述存储器单元行一次的同时，刷新所述至少一个相邻存储器区域至少两次。
15.根据权利要求1所述的半导体存储器装置，其中：
所述存储器单元阵列包括多个存储体阵列；
所述纠错码引擎包括与所述多个存储体阵列对应的多个存储体纠错码引擎；
所述清理控制电路包括与所述多个存储体阵列对应的多个存储体清理控制电路；并且
所述多个存储体纠错码引擎中的每一个和所述多个存储体清理控制电路中的每一个被配置为彼此独立地对所述多个存储体阵列中的相应一个执行所述正常清理操作和所述动态分配清理操作。
16.根据权利要求15所述的半导体存储器装置，
其中，所述多个存储体纠错码引擎中的每一个和所述多个存储体清理控制电路中的每一个被配置为基于在所述正常清理操作中是否检测到所述弱码字来选择性地执行动态分配清理操作。
17.根据权利要求1所述的半导体存储器装置，包括：
至少一个缓冲器管芯；以及
多个存储器管芯，所述多个存储器管芯堆叠在所述至少一个缓冲器管芯上并且通过多个硅通孔TSV线传送数据，
其中，所述多个存储器管芯的每一个包括所述存储器单元阵列和所述清理控制电路。
18.根据权利要求17所述的半导体存储器装置，其中，所述半导体存储器装置是高带宽存储器。
19.一种操作包括存储器单元阵列的半导体存储器装置的方法，所述存储器单元阵列包括多个存储器单元行，所述多个存储器单元行中的每一个包括多个易失性存储器单元，所述方法包括：
由清理控制电路基于用于刷新所述多个存储器单元行的刷新行地址来生成用于对所述多个存储器单元行执行正常清理操作的清理地址；
在所述纠错码引擎以第一周期基于所述清理地址对所述多个存储单元行执行正常清理操作的同时，由纠错码引擎将弱码字的地址存储在所述清理控制电路的地址存储表中，在对所述多个存储单元行中的至少一个的正常清理操作或正常读取操作期间，在所述弱码字的每一个中检测到错误比特；和
由所述纠错码引擎基于对所述弱码字的清理操作在刷新操作中动态进行，以比第一周期小的第二周期对所述弱码字执行动态分配清理操作。
20.一种半导体存储器装置，包括：
存储器单元阵列，其包括多个存储器单元行，所述多个存储器单元行中的每一个包括易失性存储器单元；
纠错码引擎；
刷新控制电路，其被配置为生成用于刷新所述多个存储器单元行的刷新行地址；
清理控制电路，其被配置为基于刷新行地址生成用于以第一周期对所述多个存储器单元行执行正常清理操作的清理地址；和
控制逻辑电路，其被配置为控制所述纠错码引擎和所述清理控制电路，以在刷新操作内动态地对弱码字分配清理操作，使得以小于所述第一周期的第二周期执行动态分配清理操作，
其中，在对所述多个存储器单元行中的至少一个的正常清理操作或正常读取操作期间，在所述弱码字的每一个中检测到错误比特，并且
其中，所述控制逻辑电路被配置为将所述弱码字的地址作为弱码字地址存储在所述清理控制电路的地址存储表中，并且被配置为向所述清理控制电路提供触发所述动态分配清理操作的标志信号。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11922061B2 (en) 2020-08-31 2024-03-05 Micron Technology, Inc. Adaptive memory refresh control
US11783885B2 (en) * 2020-10-30 2023-10-10 Micron Technology, Inc. Interactive memory self-refresh control
KR20220060156A (ko) * 2020-11-04 2022-05-11 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
KR20230021409A (ko) * 2021-08-05 2023-02-14 에스케이하이닉스 주식회사 트레이닝동작을 수행하기 위한 반도체시스템
US20230420025A1 (en) * 2022-06-28 2023-12-28 Micron Technology, Inc. Refresh determination using memory cell patterns

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070022244A1 (en) 2005-07-25 2007-01-25 Honeywell International Inc. Methods and systems for refresh and error scrubbing of dynamic memory devices
KR101043013B1 (ko) 2007-07-18 2011-06-21 후지쯔 가부시끼가이샤 메모리 리프레시 장치 및 메모리 리프레시 방법
US8255772B1 (en) 2008-06-18 2012-08-28 Cisco Technology, Inc. Adaptive memory scrub rate
US10599504B1 (en) 2015-06-22 2020-03-24 Amazon Technologies, Inc. Dynamic adjustment of refresh rate
KR102435181B1 (ko) 2015-11-16 2022-08-23 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법
KR102434053B1 (ko) * 2015-11-16 2022-08-19 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법
KR20180060084A (ko) * 2016-11-28 2018-06-07 삼성전자주식회사 반도체 메모리 장치의 스크러빙 컨트롤러, 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법
KR20180129233A (ko) 2017-05-26 2018-12-05 에스케이하이닉스 주식회사 리프레시 동작을 제어하는 반도체 장치 및 이를 포함하는 메모리 시스템
KR102393427B1 (ko) * 2017-12-19 2022-05-03 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR102410566B1 (ko) * 2018-02-05 2022-06-17 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법
KR102658230B1 (ko) 2018-06-01 2024-04-17 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법

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