CN114443345A - 半导体存储器件及操作半导体存储器件的方法 - Google Patents

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Abstract

一种半导体存储器件包括存储单元阵列、纠错码(ECC)引擎电路、行故障检测器电路和控制逻辑电路。所述存储单元阵列包括多个存储单元行。所述控制逻辑电路控制所述ECC引擎电路以对每个所述存储单元行执行多次错误检测操作。所述控制逻辑电路控制所述行故障检测器电路使其通过累积多个缺陷存储单元行中的各个缺陷存储单元行的错误参数，来存储与在其中的每一者中检测到至少一个错误的多个码字中的每个码字相关联的所述错误参数。所述行故障检测器电路基于所述错误参数的改变次数，判定在所述多个缺陷存储单元行中的每个缺陷存储单元行中是否发生行故障。

Description

半导体存储器件及操作半导体存储器件的方法
相关申请的交叉引用
本申请要求于2020年11月4日向韩国知识产权局提交的韩国专利申请No.10-2020-0145769的优先权，其公开内容通过引用整体并入本文。
技术领域
示例实施例涉及存储器，并且更具体地涉及半导体存储器件及操作半导体存储器件的方法。
背景技术
半导体存储器件可以被分为诸如闪存器件的非易失性存储器件和诸如DRAM的易失性存储器件。DRAM的高速运行和成本效率使得DRAM可用于系统存储器。由于DRAM的制造设计规则的不断收缩(shrink)，DRAM中的存储单元的位错误可能会增加和/或DRAM的产率可能会下降。
发明内容
示例实施例可以提供更可靠的半导体存储器件。
示例实施例可以提供一种更可靠的操作半导体存储器件的方法。
根据本发明构思的至少一些示例实施例，一种半导体存储器件，包括：存储单元阵列，所述存储单元阵列包括多个存储单元行，所述多个存储单元行中的每个存储单元行包括易失性存储单元；纠错码(ECC)引擎电路；行故障检测器电路；以及控制逻辑电路，所述控制逻辑电路被配置为控制所述ECC引擎电路使其对所述多个存储单元行中的各个存储单元行执行多次错误检测操作，其中，所述控制逻辑电路还被配置为控制所述行故障检测器电路使其执行以下操作：存储与多个码字中的每个码字相关联的错误参数，所述多个码字中的每个码字在所述多次错误检测操作中被检测到至少一个错误，以及累积在其中的每一者中检测到所述至少一个错误的多个缺陷存储单元行中的每个缺陷存储单元行的所述错误参数，并且其中，所述行故障检测器电路被配置为基于所述错误参数的改变次数，判定在所述多个缺陷存储单元行中的每个缺陷存储单元行中是否发生行故障。
根据本发明构思的至少一些示例实施例，在一种操作半导体存储器件的方法中，所述半导体存储器件包括存储单元阵列，所述存储单元阵列包括多个存储单元行，所述多个存储单元行中的每个存储单元行包括多个易失性存储单元，纠错码(ECC)引擎对所述多个存储单元行中的每个存储单元行执行多次错误检测操作；行故障检测器通过累积在其中的每一者中检测到至少一个错误的多个缺陷存储单元行中的每个缺陷存储单元行的校正子和列地址，将多个码字中的每个码字相关联的所述校正子和所述列地址存储在错误参数存储表中，所述多个码字中的每个码字在所述多次错误检测操作中被检测到所述至少一个错误；以及所述行故障检测器基于所述错误参数存储表中存储的所述校正子或所述列地址的改变次数，判定所述多个缺陷存储单元行中的每个缺陷存储单元行中是否发生行故障。
根据至少一些示例实施例，一种半导体存储器件包括：存储单元阵列，所述存储单元阵列包括多个存储单元行，所述多个存储单元行中的每个存储单元行包括易失性存储单元；纠错码(ECC)引擎电路；行故障检测器电路；以及控制逻辑电路，所述控制逻辑电路被配置为控制所述ECC引擎电路使其对所述多个存储单元行中的各个存储单元行执行多次错误检测操作，其中，所述控制逻辑电路还被配置为控制所述行故障检测器电路使其执行以下操作：通过累积在其中的每一者中检测到至少一个错误的多个缺陷存储单元行中的每个缺陷存储单元行的错误参数，将与多个码字中的每个码字相关联的所述错误参数存储在所述控制逻辑电路中，所述多个码字中的每个码字在所述多次错误检测操作中被检测到所述至少一个错误，并且其中，所述行故障检测器电路被配置为基于所述错误参数的改变次数，判定在所述多个缺陷存储单元行中的每个缺陷存储单元行中是否发生行故障，其中，所述错误参数包括与在其中的每一者中检测到所述至少一个错误的所述多个码字中的每个码字相关联的校正子或列地址，并且其中，所述行故障检测器电路包括：错误参数存储表，所述错误参数存储表被配置为存储所述多个缺陷存储单元行的地址作为错误地址，以及通过累积每个所述错误地址的所述错误参数来存储所述错误参数；地址比较器，所述地址比较器被配置为将通过当前错误检测操作获得的当前错误地址与通过先前错误检测操作获得的先前错误地址进行比较，以输出地址比较信号；以及校正子比较器，所述校正子比较器被配置为将通过所述当前错误检测操作获得的当前校正子与通过所述先前错误检测操作获得的先前校正子进行比较，以输出校正子比较信号，并且所述行故障检测器电路还被配置为基于所述地址比较信号和所述校正子比较信号选择性地将所述错误参数存储在所述错误参数存储表中，以及将所述改变次数记录在在所述错误参数存储表中。
因此，半导体存储器件可以包括控制逻辑电路、ECC引擎电路和行故障检测器电路。控制逻辑电路可以控制行故障检测器电路以通过累积错误地址和错误参数来存储缺陷存储单元行的错误地址和与在其中检测到错误的码字相关联的错误参数。行故障检测器电路可以基于错误参数的改变次数来判定在每个缺陷存储单元行中是否发生行故障。因此，半导体存储器件可以基于改变次数来判定每个缺陷存储单元行是否具有单个位错误或行故障。
附图说明
通过参照附图详细描述本发明构思的示例实施例，本发明构思的示例实施例的上述以及其他特征和优点将变得更加容易理解。附图旨在描绘本发明构思的示例实施例并且不应被解释为限制权利要求的预期范围。除非明确指出，否则不应认为附图是按比例绘制的。
图1是示出根据本发明构思的至少一些示例实施例的存储器系统的框图。
图2是示出根据本发明构思的至少一些示例实施例的图1中的半导体存储器件的框图。
图3示出了图2的半导体存储器件中的第一存储体阵列的示例。
图4是示出根据本发明构思的至少一些示例实施例的图2的半导体存储器件中的刷新控制电路的示例的框图。
图5是示出根据本发明构思的至少一些示例实施例的图4所示的刷新时钟发生器的示例的电路图。
图6是示出根据本发明构思的至少一些示例实施例的图4中的刷新时钟发生器的另一示例的电路图。
图7是示出半导体存储器件的存储单元之间的干扰的电路图。
图8是示出根据本发明构思的至少一些示例实施例的图2的半导体存储器件中的牺牲地址检测器的示例的框图。
图9是示出图8的牺牲地址检测器中的干扰检测器的框图。
图10是示出根据本发明构思的至少一些示例实施例的图2的半导体存储器件中的清理电路的示例的框图。
图11是示出根据本发明构思的至少一些示例实施例的图10的清理电路中的清理地址生成器的框图。
图12示出了根据本发明构思的至少一些示例实施例的图10的清理电路中的弱码字地址生成器。
图13是示出根据本发明构思的至少一些示例实施例的半导体存储器件中的行故障检测器的示例的框图。
图14是根据本发明构思的至少一些示例实施例的当错误参数对应于校正子时图13中的错误参数存储表的示例。
图15是根据本发明构思的至少一些示例实施例的当错误参数对应于列地址时图13中的错误参数存储表的示例。
图16示出了在写入操作中的图2的半导体存储器件的一部分。
图17示出了在刷新操作或正常读取操作中的图2的半导体存储器件的一部分。
图18是示出根据本发明构思的至少一些示例实施例的图2的半导体存储器件中的ECC引擎的示例的框图。
图19示出了根据本发明构思的至少一些示例实施例的图18的ECC引擎中的ECC编码器的示例。
图20示出了根据本发明构思的至少一些示例实施例的图18的ECC引擎中的ECC解码器的示例。
图21A和图21B示出了根据本发明构思的至少一些示例实施例的图13中的行故障检测器的操作的示例。
图22A和图22B示出了根据本发明构思的至少一些示例实施例的图13中的行故障检测器的操作的示例。
图23是示出根据本发明构思的至少一些示例实施例的半导体存储器件的框图。
图24是示出根据本发明构思的至少一些示例实施例的半导体存储器件的框图。
图25是示出根据本发明构思的至少一些示例实施例的半导体存储器件的方法的流程图。
图26是示出根据本发明构思的至少一些示例实施例的包括堆叠式存储器件的半导体封装件的示图。
具体实施方式
如本发明构思领域中的传统那样，在附图中从功能块、单元和/或模块的角度描述和示出了实施例。本领域技术人员将理解的是，这些块、单元和/或模块物理上由使用基于半导体的制造技术或其他制造技术形成的诸如以下电子(或光)电路实现：逻辑电路、分立组件、微处理器、硬连线电路、存储元件、布线连接等。在块、单元和/或模块由微处理器或类似物实现的情况下，可以使用软件(例如，微代码)对它们进行编程以执行本文所讨论的各种功能并且可以可选地由固件和/或软件驱动。或者，每个块、单元和/或模块可以由专用硬件实现，或者可以被实现为执行一些功能的专用硬件和执行其他功能的处理器(例如，一个或更多个被编程的微处理器和相关联的电路)的组合。此外，在不脱离本发明构思的范围的情况下，实施例的每个块、单元和/或模块可以物理地分离为两个或更多个交互且分立的块、单元和/或模块。此外，在不脱离本发明构思的范围的情况下，实施例的块、单元和/或模块可以物理地组合成更复杂的块、单元和/或模块。
图1是示出根据本发明构思的至少一些示例实施例的存储器系统的框图。
参照图1，存储器系统20可以包括存储器控制器100和/或半导体存储器件200。
存储器控制器100可以控制存储器系统20的整体操作。存储器控制器100可以控制外部主机与半导体存储器件200之间的整体数据交换。例如，存储器控制器100可以响应于来自主机的请求将数据写入半导体存储器件200或从半导体存储器件200读取数据。存储器控制器100可以包括中央处理单元(CPU)110以控制存储器控制器100的操作。
另外，存储器控制器100可以向半导体存储器件200发出操作命令以控制半导体存储器件200。
在一些示例实施例中，半导体存储器件200是包括诸如动态随机存取存储器(DRAM)、双倍数据速率4(DDR4)同步DRAM(SDRAM)、低功率DDR4(LPDDR4)SDRAM、LPDDR5SDRAM或LPDDR6 DRAM的易失性存储单元的存储器件。
存储器控制器100可以向半导体存储器件200发送时钟信号CLK、命令CMD和/或地址(信号)ADDR，并且可以与半导体存储器件200交换主数据MD。存储器控制器100向半导体存储器件200发送写入数据以及从半导体存储器件200接收读取数据。
半导体存储器件200可以包括存储主数据MD和基于主数据MD产生的奇偶校验位(奇偶校验数据)的存储单元阵列(MCA)300、纠错码(ECC)引擎400、控制逻辑电路210、清理(scrub)电路500和行故障检测器600。
ECC引擎400可以在控制逻辑电路210的控制下，对要存储在存储单元阵列300的目标页面中的写入数据执行ECC编码，并且可以对从目标页面读取的码字执行ECC解码或解码。控制逻辑电路210可以是或包括诸如以下处理电路：包括逻辑电路的硬件；执行软件的硬件/软件组合；或它们的组合。例如，处理电路更具体地可以包括但不限于以下一种或更多种：中央处理单元(CPU)、处理器核、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
控制逻辑电路210的处理电路可以被配置为经由硬件和/或软件(例如，固件)来执行和/或控制在说明书中描述为由控制逻辑电路或其元件执行的任何操作。控制逻辑电路210在本说明书中也可以被称为控制逻辑电路系统(circuitry)210。
在对存储单元阵列300中包括的多个存储单元行执行刷新操作时，每当对N个存储单元行执行刷新操作时，清理电路500可以生成清理地址，以使得对多个存储单元行中的选定存储单元行执行正常清理操作。这里，N是大于1的自然数。清理电路500在本说明书中也可以被称为清理电路系统500。
控制逻辑电路210可以控制ECC引擎400执行正常清理操作，使得ECC引擎400从选定存储单元行中的由清理地址指定的至少一个子页面读取与第一码字相对应的数据，纠正第一码字中的至少一个错误位(或错误)，并将纠正后的第一码字写回与至少一个子页面相对应的存储位置。
控制逻辑电路210可以控制行故障检测器600通过累积在其中的每一者中检测到至少一个错误的多个缺陷存储单元行中的每个缺陷存储单元行的错误参数，将与在由ECC引擎400执行的多次错误检测操作期间在其中的每一者中检测到至少一个错误的多个码字中的每个码字相关联的错误参数存储在行故障检测器600中。行故障检测器600可以基于存储在其中的错误参数的改变次数来判定在多个缺陷存储单元行中的每个缺陷存储单元行中是否发生行故障，并且可以向存储器控制器(外部存储器控制器)100发送指示发生了行故障的解码状态标志DSF。
存储器控制器100可以接收解码状态标志DSF并且可以控制控制逻辑电路210基于解码状态标志DSF对其中发生了行故障的缺陷存储单元行执行封装后修复(post packagerepair)。
图2是示出根据本发明构思的至少一些示例实施例的图1中的半导体存储器件的框图。
参照图2，半导体存储器件200可以包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、刷新控制电路385、行地址多路复用器(RAMUX)240、列地址(CA)锁存器250、行译码器260、列译码器270、存储单元阵列300、读出放大器单元285、输入/输出(I/O)门控电路290、ECC引擎400、清理电路500、牺牲地址检测器560、数据I/O缓冲器295和/或行故障检测器600。
存储单元阵列300可以包括第一至第十六存储体(bank)阵列310a～310s。行译码器260可以包括分别耦接(couple)到第一至第十六存储体阵列310a～310s的第一至第十六存储体行译码器260a～260s，列译码器270可以包括分别耦接到第一至第十六存储体阵列310a～310s的第一至第十六存储体列译码器270a～270s，并且读出放大器单元285可以包括分别耦接到第一至第十六存储体阵列310a～310s的第一至第十六存储体读出放大器285a～285s。
第一至第十六存储体阵列310a～310s、第一至第十六存储体行译码器260a～260s、第一至第十六存储体列译码器270a～270s和第一至第十六存储体读出放大器285a～285s可以形成第一至第十六存储体。第一至第十六存储体阵列310a～310s均可以包括形成在多条字线WL与多条位线BTL的交叉处的多个存储单元MC。
地址寄存器220从存储器控制器100接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220将接收的存储体地址BANK_ADDR提供给存储体控制逻辑230，将接收的行地址ROW_ADDR提供给行地址多路复用器240，并将接收的列地址COL_ADDR提供给列地址锁存器250。
存储体控制逻辑230响应于存储体地址BANK_ADDR生成存储体控制信号。第一至第十六存储体行译码器260a～260s中的对应于存储体地址BANK_ADDR的存储体行译码器响应于存储体控制信号被激活，并且第一至第十六存储体列译码器270a～270s中的对应于存储体地址BANK_ADDR的存储体列译码器响应于存储体控制信号被激活。
行地址多路复用器240从地址寄存器220接收行地址ROW_ADDR，并从刷新控制电路385接收刷新行地址REF_ADDR。行地址多路复用器240选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA。从行地址多路复用器240输出的行地址RA被施加到第一至第十六存储体行译码器260a～260s。
刷新控制电路385可以响应于来自控制逻辑电路210的第一刷新控制信号IREFl或第二刷新控制信号IREF2，顺序地输出刷新行地址REF_ADDR。
当来自存储器控制器100的命令CMD对应于自动刷新命令时，每当控制逻辑电路210接收到自动刷新命令时，控制逻辑电路210可以将第一刷新控制信号IREF1施加到刷新控制电路385。当来自存储器控制器100的命令CMD对应于自刷新进入命令时，控制逻辑电路210可以将第二刷新控制信号IREF2施加到刷新控制电路385，并且第二刷新控制信号IREF2在从控制逻辑电路210接收到自刷新进入命令的时间点到控制逻辑电路210接收到自刷新退出命令的时间点被激活。
刷新控制电路385可以响应于接收到第一刷新控制信号IREFl或在第二刷新控制信号IREF2被激活期间顺序地增大或减小刷新行地址REF_ADDR。
第一至第十六存储体行译码器260a_260s中的被存储体控制逻辑230激活的存储体行译码器对从行地址多路复用器240输出的行地址RA或目标清理行地址TSRA进行译码，并激活与行地址RA对应的字线。例如，被激活的存储体行译码器向与行地址RA对应的字线施加字线驱动电压。
列地址锁存器250从地址寄存器220接收列地址COL_ADDR，并临时存储接收到的列地址COL_ADDR。在一些示例实施例中，在突发模式下，列地址锁存器250生成从接收到的列地址COL_ADDR递增的列地址。列地址锁存器250将临时存储的或所生成的列地址应用到第一至第十六存储体列译码器270a～270s。
第一至第十六存储体列译码器270a_270s中的被激活的存储体列译码器通过I/O门控电路290激活与存储体地址BANK_ADDR和列地址COL_ADDR或目标清理列地址TSCA对应的读出放大器。
I/O门控电路290可以包括用于门控输入/输出数据的电路，并且还可以包括输入数据屏蔽逻辑、用于存储从第一至第十六存储体阵列310a～310s输出的数据的读取数据锁存器和/或用于将数据写入到第一至第十六存储体阵列310a～310s的写入驱动器。
从第一至第十六存储体阵列310a～310s的一个存储体阵列读取的码字CW由耦接到要从中读取数据的一个存储体阵列的读出放大器感测，并且被存储在读取数据锁存器中。在ECC引擎400对码字CW执行ECC解码之后，可以经由数据I/O缓冲器295将存储在读取数据锁存器中的码字CW提供给存储器控制器100。
要写入到第一至第十六存储体阵列310a～310s中的一个存储体阵列中的主数据MD可以从存储器控制器100提供给数据I/O缓冲器295，可以从数据I/O缓冲器295提供给ECC引擎400，ECC引擎400可以对主数据MD执行ECC编码以生成奇偶校验位，ECC引擎400可以向I/O门控电路290提供主数据MD和奇偶校验位，并且I/O门控电路290可以通过写入驱动器将主数据MD和奇偶校验位写入一个存储体阵列中的子页面中。
在半导体存储器件200的写入操作中，数据I/O缓冲器295可以基于时钟信号CLK将主数据MD从存储器控制器100提供给ECC引擎400，以及在半导体存储器件200的读取操作中，可以将主数据MD从ECC引擎400提供给存储器控制器100。
清理电路500可以对顺序改变的刷新行地址REF_ADDR进行计数，并且每当清理电路500计数了N个刷新行地址时就可以输出正常清理地址SCDDR。这里，N是大于1的整数。正常清理地址SCDDR可以包括清理行地址SRA和清理列地址SCA。
清理电路500可以在第一清理模式下分别向行译码器260和列译码器270提供清理行地址SRA和清理列地址SCA。ECC引擎400可以存储弱码字的地址，弱码字即在正常清理操作期间在其中检测到了错误位的码字。
ECC引擎400可以在正常清理操作或正常读取操作中对从目标页面的子页面读取的码字执行ECC解码，并且当在码字中的主数据中检测到至少一个错误位时，可以向控制逻辑电路210提供用于纠正该至少一个错误位的错误生成信号EGS，并且可以向行故障检测器600提供与该码字相关联的校正子SDR。
控制逻辑电路210可以将包括至少一个错误位的码字的行地址和列地址作为错误地址EADDR存储在行故障检测器600中的错误参数存储表中。
在一些示例实施例中，ECC引擎400可以代替控制逻辑电路210将错误地址EADDR直接存储在行故障检测器600中的错误参数存储表中。
在清理操作期间，ECC引擎400对来自弱子页面的弱码字执行ECC解码，纠正弱码字中的至少一个错误位，并将纠正后的弱码字写回与弱子页面对应的存储位置中。
牺牲地址检测器560可以对访问存储单元阵列300中的第一存储区域的次数进行计数，以在参考间隔期间所计得的访问次数达到参考值时生成至少一个牺牲地址VCT_ADDR，该至少一个牺牲地址VCT_ADDR指定与第一存储区域相邻的至少一个相邻存储区域。牺牲地址检测器560可以将至少一个牺牲地址VCT_ADDR提供给行译码器260，以对该至少一个相邻存储区域执行目标刷新操作。在一些示例实施例中，牺牲地址检测器560可以将至少一个牺牲地址VCT_ADDR存储在清理电路500中的地址存储表中。
在第二清理模式下，清理电路500可以将与存储在地址存储表中的牺牲地址VCT_ADDR相关联的码字的地址输出为弱码字地址WCDDR。弱码字地址WCADDR可以包括弱码字行地址WCRA和弱码字列地址WCCA。在第二清理模式下，清理电路500可以分别向行译码器260和列译码器270提供弱码字行地址WCRA和弱码字列地址WCCA。牺牲地址检测器560可以由一个或更多个电路或电路系统来实现。因此，在本说明书中，牺牲地址检测器560也可以被称为牺牲地址检测器电路系统560。牺牲地址检测器560的电路系统可以经由硬件和/或软件(例如，固件)被配置为执行和/或控制在本说明书中被描述为由牺牲地址检测器或其元件执行的任何操作。
行故障检测器600可以通过累积错误地址EADDR和校正子，将与在其中的每一者中检测到至少一个错误位的多个码字中的每个码字相关联的错误地址EADDR和校正子存储为错误参数。行故障检测器600可以基于存储在行故障检测器600中的错误参数的改变次数来判定在多个缺陷存储单元行的每个缺陷存储单元行中是否发生行故障。行故障检测器600可以输出指示发生了行故障的解码状态标志DSF。
控制逻辑电路210可以控制半导体存储器件200的操作。例如，控制逻辑电路210可以生成用于半导体存储器件200的控制信号以执行写入操作或读取操作。控制逻辑电路210可以包括对从存储器控制器100接收的命令CMD进行译码的命令译码器211和设置半导体存储器件200的工作模式的模式寄存器212。控制逻辑电路210可以包括对错误生成信号EGS进行计数的计数器214。
例如，命令译码器211可以通过对写入使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行译码来生成与命令CMD对应的控制信号。控制逻辑电路210可以生成第一控制信号CTL1以控制I/O门控电路290、可以生成第二控制信号CTL2以控制ECC引擎400、可以生成第三控制信号CTL3以控制清理电路500、可以生成第四控制信号CTL4以控制牺牲地址检测器560、以及可以生成第五控制信号CTL5以控制行故障检测器600。
另外，控制逻辑电路210可以向刷新控制电路385提供与刷新周期相关联的模式信号MS。控制逻辑电路210可以基于表示半导体存储器件200的工作温度的温度信号生成模式信号MS。另外，控制逻辑电路210可以向行故障检测器600提供错误地址EADDR。
图3示出了图2的半导体存储器件中的第一存储体阵列的示例。
参照图3，第一存储体阵列310可以包括多条字线WL1～WLm(m是大于2的自然数)、多条位线BTL1～BTLn(n是大于2的自然数)、以及设置在字线WL1～WLm与位线BTL1～BTLn之间的交叉处的多个易失性存储单元MC。每个易失性存储单元MC可以包括耦接到每条字线WL1～WLm和每条位线BTL1～BTLn的单元晶体管和耦接到单元晶体管的单元电容器。
图4是示出根据本发明构思的至少一些示例实施例的图2的半导体存储器件中的刷新控制电路的示例的框图。
参照图4，刷新控制电路385可以包括刷新时钟发生器390和/或刷新计数器397。
刷新时钟发生器390可以响应于第一刷新控制信号IREFl、第二刷新控制信号IREF2和模式信号MS生成刷新时钟信号RCK。模式信号MS可以确定刷新操作的刷新周期。如上所述，每当刷新时钟发生器390接收到第一刷新控制信号IREF1或在第二刷新控制信号IREF2被激活期间，刷新时钟发生器390都可以生成刷新时钟信号RCK。
刷新计数器397可以通过以刷新时钟信号RCK的周期执行计数操作来生成顺序指定存储单元行的刷新行地址REF_ADDR。
图5是示出根据本发明构思的至少一些示例实施例的图4所示的刷新时钟发生器的示例的电路图。
参照图5，刷新时钟发生器390a可以包括多个振荡器391、392和393、多路复用器394和/或译码器395a。译码器395a可以对第一刷新控制信号IREF1、第二刷新控制信号IREF2和模式信号MS进行译码以输出时钟控制信号RCS1。振荡器391、392和393分别生成具有不同周期的刷新时钟信号RCK1、RCK2和RCK3。多路复用器394响应于时钟控制信号RCS1选择刷新时钟信号RCK1、RCK2和RCK3之一以提供刷新时钟信号RCK。
图6是示出根据本发明构思的至少一些示例实施例的图4中的刷新时钟发生器的另一示例的电路图。
参照图6，刷新时钟发生器390b可以包括译码器395b、偏压单元396a和/或振荡器396b。译码器395b可以对第一刷新控制信号IREF1、第二刷新控制信号IREF2和模式信号MS进行译码以输出时钟控制信号RCS2。偏压单元396a响应于时钟控制信号RCS2生成控制电压VCON。振荡器396b根据控制电压VCON生成具有可变周期的刷新脉冲信号RCK。
图7是示出半导体存储器件的存储单元之间的干扰的电路图。
参照图7，半导体存储器件200的一部分可以包括存储单元51、52和53和/或位线读出放大器(BLSA)60。
假设存储单元51、52和53均连接到同一条位线BTL。另外，存储单元51连接到字线WL<g-1>，存储单元52连接到字线WL<g>，并且存储单元53连接到字线WL<g+1>。如图7所示，字线WL<g-1>和WL<g+1>与字线WL<g>相邻。存储单元51可以包括存取晶体管CT1和单元电容器CC1。存取晶体管CT1的栅极端子连接到字线WL<g-1>并且其一个端子连接到位线BTL。存储单元52可以包括存取晶体管CT2和单元电容器CC2。存取晶体管CT2的栅极端子连接到字线WL<g>并且其一个端子连接到位线BTL。此外，存储单元53可以包括存取晶体管CT3和单元电容器CC3。存取晶体管ST3的栅极端子连接到字线WL<g+1>并且其一个端子连接到位线BTL。
位线读出放大器60可以包括对位线BTL和BTLB当中的低电平位线放电的N读出放大器和对位线BTL和BTLB当中的高电平位线充电的P读出放大器。
在刷新操作期间，位线读出放大器60将通过N读出放大器或P读出放大器存储的数据重写在选定存储单元中。在读取操作或写入操作期间，向字线WL<g>提供选择电压(例如，Vpp)。然后，由于电容耦合效应，即使未施加选择电压，相邻字线WL<g-1>和WL<g+1>的电压也会升高。这种电容耦合用寄生电容Ccl1和Cc2l表示。
在无刷新操作期间，当字线WL<g>被重复访问时，存储在连接到字线WL<g-1>的存储单元51的单元电容器CC1中的电荷和存储在连接到字线WL<g+1>的存储单元53的单元电容器CC3中的电荷可能会逐渐泄漏。在一些示例实施例中，可能无法确保存储在单元电容器CC1中的逻辑“0”和存储在单元电容器CC3中的逻辑“1”的可靠性。因此，需要在适当的时间对存储单元进行清理操作。
图8是示出根据本发明构思的至少一些示例实施例的图2的半导体存储器件中的牺牲地址检测器的示例的框图。
参照图8，牺牲地址检测器560可以包括干扰检测器570和/或牺牲地址生成器577。
干扰检测器570可以基于行地址ROW_ADDR对第一存储区域(例如，至少一个存储单元行)的访问次数进行计数，并且当在参考(或预定的或者期望的)间隔内所计得的访问次数达到参考值时可以生成第一检测信号DETl。
牺牲地址生成器577可以响应于第一检测信号DETl生成至少一个牺牲地址VCT_ADDRl和VCT_ADDR2。至少一个牺牲地址VCT_ADDR1和VCT_ADDR2可以是指定与第一存储区域相邻的第二存储区域和第三存储区域的行地址。牺牲地址生成器577可以将至少一个牺牲地址VCT_ADDR1和VCT_ADDR2提供给清理电路500中的地址存储表。
图9是示出图8的牺牲地址检测器中的干扰检测器的框图。
参照图9，干扰检测器570可以包括访问计数器571、阈值寄存器573和/或比较器575。
访问计数器571可以基于行地址ROW_ADDR对指定地址(或指定存储区域)的访问次数进行计数。例如，访问计数器571可以对指定字线的访问次数进行计数。可以对指定字线或包括至少两条字线的字线组的访问次数进行计数。此外，可以以指定的块为单位、以存储体为单位或以芯片为单位对访问次数进行计数。
阈值寄存器573可以存储确保指定字线或存储单元中数据的可靠性的最大干扰发生计数。例如，可以将关于一条字线的阈值(或参考值)存储在阈值寄存器573中。或者，可以将关于一个字线组、一个块、一个存储体单元或一个芯片单元的阈值存储在阈值寄存器573中。
比较器575可以将存储在阈值寄存器573中的参考值与计数器571计得的对指定存储区域的访问次数进行比较。如果存在所计得的访问次数达到参考值的存储区域，则比较器575生成第一检测信号DET1。比较器575将第一检测信号DET1提供给牺牲地址生成器577。
牺牲地址生成器577接收行地址ROW_ADDR并响应于第一检测信号DETl生成至少一个牺牲地址VCT_ADDRl和VCT_ADDR2。
图10是示出根据本发明构思的至少一些示例实施例的图2的半导体存储器件中的清理电路的示例的框图。
参照图10，清理电路500可以包括计数器505、清理地址生成器510和/或弱码字地址生成器520。
计数器505对刷新行地址REF_ADDR进行计数，并且当计数器505对刷新行地址REF_ADDR计数到由计数控制信号CCS指定的次数时生成在第一间隔期间被激活的内部清理信号ISRB。第一间隔可以对应于用于刷新一个存储单元行的时间间隔。
清理地址生成器510在第一清理模式下，响应于内部清理信号ISRB和清理模式信号SMS，生成与用于每个存储单元行中的码字的正常清理操作相关联的逐渐改变的正常清理地址SCDDR。
正常清理地址SCDDR可以包括清理行地址SRA和清理列地址SCA。清理行地址SRA指定一个存储体阵列中的一个页面，并且清理列地址SCA指定一个页面中的码字之一。清理地址生成器510将清理行地址SRA提供给相应的行译码器，并且将清理列地址SCA提供给相应的列译码器。
基于正常清理地址SCDDR执行的清理操作可以被称为正常清理操作，因为基于正常清理地址SCDDR执行的清理操作是对存储单元阵列300中包括的所有码字执行的。
弱码字地址生成器520响应于清理模式信号SMS，在第二清理模式下生成与和存储体阵列中的弱码字相关联的弱清理操作相关联的弱码字地址WCADDR。弱码字地址WCADDR可以包括弱码字行地址WCRA和弱码字列地址WCCA。当清理模式信号SMS具有第一逻辑电平时清理模式信号SMS指示第一清理模式，而当清理模式信号SMS具有第二逻辑电平时清理模式信号SMS指示第二清理模式。清理模式信号SMS可以被包括在第三控制信号CTL3中。
弱码字地址生成器520将弱码字行地址WCRA提供给相应的行译码器，并且将弱码字列地址SCA提供给相应的列译码器。
弱码字地址生成器520中可以包括地址存储表，并且地址存储表可以存储与牺牲地址VCT_ADDR相关联的码字的地址。
基于弱码字地址WCADR执行的清理操作可以被称为弱清理操作，因为基于弱码字地址WCADR执行的清理操作是对存储单元阵列300中包括的弱码字执行的。
图11是示出根据本发明构思的至少一些示例实施例的图10的清理电路中的清理地址生成器的框图。
参照图11，清理地址生成器510可以包括页面段计数器511和行计数器513。
页面段计数器511响应于内部清理信号ISRB和清理模式信号SMS，在第一清理模式下，在内部清理信号ISRB被激活期间使清理列地址SCA增加1，并且每当清理列地址SCA达到其最大值时通过重置来激活最大地址检测信号MADT。页面段计数器511将最大地址检测信号MADT提供给行计数器513。
行计数器513响应于内部清理信号ISRB和清理模式信号SMS，在第一次接收到内部清理信号ISRB时开始计数操作，并且每当接收到被激活的最大地址检测信号MADT时将清理行地址SRA增加1。由于内部清理信号ISRB在对一个存储单元行执行刷新操作的第一间隔期间被激活，所以页面段计数器511可以在第一间隔期间生成与一个页面中的码字相关联的清理列地址SCA。
图12示出了根据本发明构思的至少一些示例实施例的图10的清理电路中的弱码字地址生成器。
参照图12，弱码字地址生成器520可以包括指针信号(TPS)生成器521、地址存储表530和/或感测单元540。
地址存储表530存储存储单元阵列300中包括的弱码字的地址信息WCRA1～WCRAu和WCCA1～WCCAv(v是大于u的正整数)。
弱码字可以是在正常清理操作或正常读取操作期间在其中的每一者中检测到错误位的码字。弱码字可以是存储单元阵列300的每个存储体阵列中的页面当中的所包含的错误位的数目大于参考值的弱页面的全部或一部分。另外，弱码字可以是与被密集访问的存储区域相邻的邻近页面的码字。
指针信号生成器521可以在刷新循环期间响应于清理模式信号SMS生成提供地址存储表530的位置信息的指针信号TPS，并且以第二周期向地址存储表530提供指针信号TPS。
地址存储表530可以包括非易失性存储器。从图8中的牺牲地址生成器577提供的至少一个牺牲地址VCT_ADDR1和VCT_ADDR2可以被存储在地址存储表530中。
在刷新循环期间，指针信号TPS随着第二周期逐渐增加，并且地址存储表530可以在每当被施加指针信号TPS时，响应于针信号TPS通过感测单元540将存储在位置(由指针信号TPS指示的)中的弱码字地址输出为弱码字行地址WCRA和弱码字列地址WCCA。感测单元540将弱码字行地址WCRA提供给相应的行译码器，并且将弱码字列地址WCCA提供给相应的列译码器。
图13是示出根据本发明构思的至少一些示例实施例的半导体存储器件中的行故障检测器的示例的框图。
参照图13，行故障检测器600可以包括错误地址缓冲器610、地址比较器620、校正子缓冲器630、校正子比较器640、表管理器650和错误参数存储表(EPST)660。行故障检测器600可以由一个或更多个电路或电路系统来实现。因此，在本说明书中，行故障检测器600也可以被称为行故障检测器电路系统600。行故障检测器600的电路系统可以经由硬件和/或软件(例如，固件)被配置为执行和/或控制在说明书中被描述为由行故障检测器或其元件执行的任何操作。
错误参数存储表660可以将多个缺陷存储单元行的地址存储为错误地址EADDR，并且可以通过累积每个错误地址的错误参数来存储错误参数。
错误地址缓冲器610可以连接到错误参数存储表660，可以临时存储通过当前错误检测操作获得的错误地址EADDR和预先存储在错误参数存储表660中的错误地址，可以向地址比较器620提供通过当前错误检测操作获得的错误地址作为当前错误地址C_EADDR，并且可以向地址比较器620提供预先存储在错误参数存储表660中的每个错误地址作为先前错误地址P_EADDR。错误地址EADDR可以包括缺陷存储单元行的行地址和与在其中检测到错误的码字相关联的列地址。
地址比较器620可以将当前错误地址C_EADDR与先前错误地址P_EADDR进行比较，以基于比较结果向表管理器650输出指示当前错误地址C_EADDR与先前错误地址P_EADDR相匹配的地址比较信号ACS。由于错误地址EADDR包括缺陷存储单元行的行地址和与在其中检测到错误的码字相关联的列地址，所以地址比较信号ACS可以包括关于缺陷存储单元行的行地址的改变的信息和关于与在其中检测到错误的码字相关联的列地址的改变的信息。
校正子缓冲器630可以连接到错误参数存储表660，可以临时存储通过当前错误检测操作获得的校正子SDR和预先存储在错误参数存储表660中的校正子，可以向校正子比较器640提供通过当前错误检测操作获得的校正子作为当前校正子C_SDR，并且可以向校正子比较器640提供预先存储在错误参数存储表660中的每个校正子作为先前校正子P_SDR。
校正子比较器640可以将当前校正子C_SDR与先前校正子P_SDR进行比较，以基于比较结果向表管理器650输出指示当前校正子C_SDR与先前校正子P_SDR相匹配的校正子比较信号SDCS。
表管理器650可以基于地址比较信号ACS和校正子比较信号SDCS选择性地将通过当前错误检测操作获得的错误地址和错误参数存储在错误参数存储表660中，并且可以在错误参数存储表660中记录改变次数。表管理器650可以包括计数器653，其基于地址比较信号ACS和校正子比较信号SDCS对改变次数进行计数，并且可以在改变次数等于或大于参考值时输出解码状态标志DSF。尽管未示出，但表管理器650可以包括存储参考值的寄存器。
在示例实施例中，图2中的控制逻辑电路210而不是表管理器650可以基于改变次数和存储在表管理器650中的参考值来输出解码状态标志DSF。
图14是根据本发明构思的至少一些示例实施例的当错误参数对应于校正子时图13中的错误参数存储表的示例。
参照图14，错误参数存储表660a的多个索引Idx11、Idx12和Idx13可以指示存储错误地址EADDR、校正子SDR和在其中的每一者中检测到至少一个错误位的缺陷存储单元行的错误参数的改变次数CV的条目。
错误参数存储表660a可以包括多个列661、662和663。缺陷存储单元行的行地址RAa、RAb和RAc可以存储在列661中，与行地址RAa相关联的校正子SDRa的改变、与行地址RAb相关联的校正子SDRb1->SDRb2的改变、和与行地址RAc相关联的校正子SDRc的改变可以存储在列662中，并且基于校正子SDRa、SDRb1->SDRb2和SDRc的改变的改变次数1、2和1可以存储在列663中。
在图14中，值得注意的是，在由行地址RAb指定的缺陷存储单元行中，在多次错误检测操作中，校正子SDR从SDRb1到SDRb2改变了两次。
图15是根据本发明构思的至少一些示例实施例的当错误参数对应于列地址时图13中的错误参数存储表的示例。
参照图15，错误参数存储表660b的多个索引Idx21、Idx22和Idx23可以指示存储错误地址EADDR、列地址CA和在其中的每一者中检测到至少一个错误位的缺陷存储单元行的错误参数的改变次数CV的条目。
错误参数存储表660b可以包括多个列664、665和666。缺陷存储单元行的行地址RAa、RAb和RAc可以存储在列664中，与行地址RAa相关联的列地址CAa的改变、与行地址RAb相关联的列地址CAb1->CAb2的改变和与行地址RAc相关联的列地址CAc的改变可以存储在列665中，并且基于列地址CAa、CAb1->CAb2和CAc的改变的改变次数1、2和1可以存储在列666中。
在图15中，值得注意的是，在由行地址RAb指定的缺陷存储单元行中，列地址CA在多次错误检测操作中从CAb1到CAb2改变了两次。
图16示出了在写入操作中图2的半导体存储器件的一部分。
在图16中，示出了控制逻辑电路210、第一存储体阵列310、I/O门控电路290和ECC引擎400。
参照图16，第一存储体阵列310可以包括正常单元阵列NCA和/或冗余单元阵列RCA。
正常单元阵列NCA可以包括多个第一存储块MB0～MB15(例如，311～313)，并且冗余单元阵列RCA可以包括至少一个第二存储块314。第一存储块311～313是决定半导体存储器件200的存储容量的存储块。第二存储块314用于ECC和/或冗余修复。由于用于ECC和/或冗余修复的第二存储块314用于ECC、数据线修复和块修复，以修复在第一存储块311～313中生成的“故障”单元，所以第二存储块314也被称为EDB块。
在每个第一存储块311～313中，多个第一存储单元按行和列排列。在第二存储块314中，多个第二存储单元按行和列排列。连接到字线WL与位线BTL的交叉处的第一存储单元可以是动态存储单元。连接到字线WL和位线RBTL的交叉处的第二存储单元可以是动态存储单元。
I/O门控电路290可以包括分别连接到第一存储块311～313和第二存储块314的多个开关电路291a～291d。在半导体存储器件200中，可以同时访问与突发长度(BL)的数据相对应的位线，以支持指示可访问的列位置的最大数目的BL。
ECC引擎400可以通过第一数据线GIO和第二数据线EDBIO连接到开关电路291a～291d。控制逻辑电路210可以接收命令CMD和地址ADDR，并且可以对命令CMD进行译码以生成用于控制开关电路291a～291d的第一控制信号CTL1和用于控制ECC引擎400的第二控制信号CTL2。
当命令CMD为写入命令时，控制逻辑电路210将第二控制信号CTL2提供给ECC引擎400，并且ECC引擎400对主数据MD执行ECC编码以生成与主数据MD相关联的奇偶校验位，并将包括主数据MD和奇偶校验位的码字CW提供给I/O门控电路290。控制逻辑电路210将第一控制信号CTL1提供给I/O门控电路290，使得码字CW将被存储在第一存储体阵列310中的目标页面的子页面中。
图17示出了在刷新操作或正常读取操作中的图2的半导体存储器件的一部分。
在图17中，示出了控制逻辑电路210、第一存储体阵列310、I/O门控电路290、ECC引擎400、清理电路500和行故障检测器600。
参照图17，当命令CMD是用于指定刷新操作的刷新命令(第一命令)时，控制逻辑电路210将第一控制信号CTL1提供给I/O门控电路290，使得存储在第一存储体阵列310中的目标页面的每个子页面中的第一(读取)码字RCW被提供给ECC引擎400。
在刷新操作中，ECC引擎400基于来自清理电路500的清理地址SCDDR和WCADR对码字RCW执行ECC解码。当码字RCW包括错误位时，ECC引擎400执行正常清理操作以纠正错误位并将纠正后的主数据写回子页面中。
每当检测到错误位时，ECC引擎400就向控制逻辑电路210提供错误生成信号EGS，并向行故障检测器600提供与在其中检测到错误位的码字相关联的校正子SDR。控制逻辑电路210可以基于一个页面的错误生成信号EGS向行故障检测器600提供在其中检测到错误位的码字的地址作为错误地址EADDR。
行故障检测器600可以基于错误地址EADDR和校正子SDR通过累积错误参数来存储与缺陷存储单元行相关联的错误参数，可以基于存储在其中的错误参数的改变次数来判定在每个缺陷存储单元中是否发生行故障，并且可以输出指示发生了行故障的解码状态标志DSF。
当命令CMD对应于读取命令时，ECC引擎400可以向数据I/O缓冲器295提供纠正后的主数据C_MD。
图18是示出根据本发明构思的至少一些示例实施例的图2的半导体存储器件中的ECC引擎的示例的框图。
参照图18，ECC引擎400可以包括ECC编码器410、ECC解码器430和/或ECC存储器420。ECC存储器420可以存储ECC 425。ECC引擎400可以由一个或更多个电路或电路系统来实现。因此，在本说明书中，ECC引擎400也可以被称为ECC引擎电路系统400。ECC引擎400的电路系统可以经由硬件和/或软件(例如，固件)被配置为执行和/或控制在说明书中被描述为由ECC引擎或其元件执行的任何操作。
ECC编码器410耦接到ECC存储器420，并且可以生成与要存储在第一存储体阵列310的正常单元阵列NCA中的写入数据WMD相关联的奇偶校验位PRT。奇偶校验位PRT可以存储在第一存储体阵列310的冗余单元阵列RCA中。
ECC解码器430耦接到ECC存储器420。ECC解码器430可以基于从第一存储体阵列310读取的读取数据RMD和奇偶校验位PRT，对读取数据RMD执行ECC解码。当读取数据RMD包括作为ECC解码的结果的至少一个错误位时，ECC解码器430向控制逻辑电路210提供错误生成信号EGS，向行故障检测器600提供与在其中检测到错误位的码字相关联的校正子SDR，并且纠正读取数据RMD中的错误位以输出纠正后的主数据C_MD。
图19示出了根据本发明构思的至少一些示例实施例的图18的ECC引擎中的ECC编码器的示例。
参照图19，ECC编码器410可以包括奇偶校验生成器415。奇偶校验生成器415接收写入数据WMD和基础位BB，并且通过执行例如XOR阵列运算生成奇偶校验位PRT。基础位BB是用于生成关于写入数据WMD的奇偶校验位PRT的位，并且可以包括b’0000000。基础位BB可以包括其他特定位而不是b’0000000。
图20示出了根据本发明构思的至少一些示例实施例的图18的ECC引擎中的ECC解码器的示例。
参照图20，ECC解码器430可以包括校正子生成电路440、错误定位器460和/或数据纠正器470。校正子生成电路440可以包括校验位生成器441和/或校正子生成器443。
校验位生成器441基于读取数据RMD通过执行XOR阵列运算生成校验位CHB，并且校正子生成器443通过将奇偶校验位PRT和校验位CHB的对应位进行比较来生成校正子SDR。
错误定位器460生成指示读取数据RMD中的错误位的位置的错误位置信号EPS，以在校正子SDR的所有位都不是0时将错误位置信号EPS提供给数据纠正器470，当读取数据RMD包括错误位时，错误定位器460向控制逻辑电路210提供错误生成信号EGS，并向行故障检测器600提供与在其中检测到错误位的码字相关联的校正子SDR。在本说明书中，错误定位器460也可以被称为错误定位器电路系统460，并且数据纠正器470也可以被称为数据纠正器电路系统470。
数据纠正器470接收读取数据RMD，当读取数据RMD包括错误位时基于错误位置信号EPS纠正读取数据RMD中的错误位，并输出纠正后的主数据C_MD。
图21A和图21B示出了根据本发明构思的至少一些示例实施例的图13中的行故障检测器的操作的示例。
在图21A和图21B中，示出了当错误参数对应于校正子时的第一存储体阵列310a和错误参数存储表660a。
参照图21A和图21B，基于第一次错误检测操作1ST_ED，在其中检测到错误位的缺陷行地址R1、与缺陷行地址R1相关联的校正子S1、在其中检测到错误位的缺陷行地址R2和与缺陷行地址R2相关联的校正子S2最初被记录在错误参数存储表660a中。因此，校正子S1和S2的改变次数CV被记录为“1”和“1”。
基于第二次错误检测操作2ND_ED，在其中检测到错误位的缺陷行地址R3、与缺陷行地址R3相关联的校正子S3、在其中检测到错误位的缺陷行地址R4以及与缺陷行地址R4相关联的校正子S4最初被记录在错误参数存储表660a中。因此，校正子S3和S4的改变次数CV被记录为“1”和“1”，并且校正子S1和S2的改变次数CV保持为“1”和“1”。
基于第(M-1)次错误检测操作(M-1)th_ED，由于校正子S4变为与缺陷行地址R4相关联的校正子S5，所以与缺陷行地址R4相关联的校正子S5被记录在错误参数存储表660a中，并且校正子S5的改变次数CV被记录为“2”。基于第M次错误检测操作Mth_ED，由于与缺陷行地址R4相关联的校正子S5变为校正子S6，所以与缺陷行地址R4相关联的校正子S6被记录在参数存储表660a中，并且校正子S6的改变次数CV被记录为“3”。
图22A和图22B示出了根据本发明构思的至少一些示例实施例的图13中的行故障检测器的操作的示例。
在图22A和图22B中，示出了当错误参数对应于列地址时的第一存储体阵列310a和错误参数存储表660b。
参照图22A和图22B，基于第一次错误检测操作1ST_ED，在其中检测到错误位的缺陷行地址R1、与缺陷行地址R1相关联的列地址CA1、在其中检测到错误位的缺陷行地址R2和与缺陷行地址R2相关联的列地址CA2最初被记录在错误参数存储表660b中。因此，列地址CA1和CA2的改变次数CV被记录为“1”和“1”。
基于第二次错误检测操作2ND_ED，在其中检测到错误位的缺陷行地址R3、与缺陷行地址R3相关联的列地址CA3、在其中检测到错误位的缺陷行地址R4以及与缺陷行地址R4相关联的列地址CA4最初被记录在错误参数存储表660b中。因此，列地址CA3和CA4的改变次数CV被记录为“1”和“1”。因此，列地址CA1和CA2的改变次数CV保持为“1”和“1”。
基于第(M-1)次错误检测操作(M-1)th_ED，由于列地址CA4变为与缺陷行地址R4相关联的列地址CA5，因此与缺陷行地址R4相关联的列地址CA5被记录在错误参数存储表660b中，并且列地址CA5的改变次数CV被记录为“2”。基于第M次错误检测操作Mth_ED，由于列地址CA5变为与缺陷行地址R4相关联的列地址CA6，与缺陷行地址R4相关联的列地址CA6被记录在错误参数存储表660b中，并且列地址CA6的改变次数CV被记录为“3”。
在图21A至图22B中，当与改变次数CV相关联的参考值为3时，图13中的行故障检测器600可以向存储器控制器100发送指示在由缺陷行地址R4指定的存储单元行中发生行故障的解码状态DSF。
在图21A至图22B中，当通过多次错误检测操作之一获得的第一错误地址的第一行地址与错误参数存储表中存储的错误地址的行地址中的相应行地址不匹配时，图13中的表管理器650可以将第一行地址和与第一行地址相关联的第一错误参数存储在错误参数存储表660中。
另外，当错误参数存储表660的所有条目都已满并且表管理器650将要把与存储在错误参数存储表660中的相应错误地址不匹配的第二错误地址和第二错误参数存储在错误参数存储表660中时，表管理器650可以将第二错误地址和第二错误参数存储在与具有最小改变次数CV的错误地址相关联的条目中。
图23是示出根据本发明构思的至少一些示例实施例的半导体存储器件的框图。
参照图23，示出了半导体存储器件200a。半导体存储器件200a可以包括多个存储体阵列310a～310s、对应于多个存储体阵列310a～310s的多个存储体ECC引擎400a～400s以及对应于多个存储体阵列310a～310s的多个存储体行故障检测器600a～600s。多个存储体ECC引擎400a～400s可以对应于图2中的ECC引擎400，并且多个存储体行故障检测器600a～600s可以对应于图2中的行故障检测器600。
多个存储体ECC引擎400a～400s均可以向多个存储体行故障检测器600a～600s中的相应存储体行故障检测器提供与如下缺陷存储单元行相关联的错误地址EADDRa～EADDR中的相应错误地址：在多次错误检测操作中的至少一部分中在每个缺陷存储单元行中检测到至少一个错误位，并且每个存储体行故障检测器600a～600s可以基于错误地址EADDRa_EADDRs中的相应错误地址彼此独立地对多个存储体阵列310a～310s中的相应存储体阵列执行行故障检测操作。
图24是示出根据本发明构思的至少一些示例实施例的半导体存储器件的框图。
参照图24，半导体存储器件700可以包括在堆叠式芯片结构中提供软错误分析和纠正功能的至少一个缓冲器裸片711和/或组裸片720。
组裸片720可以包括多个存储器裸片720-1至720-p，该多个存储器裸片720-1至720-p堆叠在至少一个缓冲器裸片711上并且通过多条穿硅通路(TSV)线路传送数据。
存储器裸片720-1至720-p均可以包括单元核ECC引擎722，其基于要发送到至少一个缓冲器裸片711和行故障检测器(RFD)724的传输数据生成传输奇偶校验位(例如，传输奇偶校验数据)。单元核ECC引擎722可以采用图18的ECC引擎400。行故障检测器724可以采用图13的行故障检测器600。
单元核ECC引擎722可以向行故障检测器724提供通过多次错误检测操作获得的错误地址和校正子，行故障检测器724可以通过累积错误地址和校正子来存储错误地址和校正子，并且可以基于错误地址以及校正子的改变次数来判定在每个缺陷存储单元行中是否发生行故障。
至少一个缓冲器裸片711可以包括通路ECC引擎712，当从通过TSV线路接收的传输数据中检测到传输错误时，该通路ECC引擎712使用传输奇偶校验位来纠正传输错误并生成纠错后的数据。
半导体存储器件700可以是通过TSV线路传送数据和控制信号的堆叠芯片型存储器件或堆叠式存储器件。TSV线路也可以被称为“贯通电极”。
单元核ECC引擎722可以在发送传输数据之前对从存储器裸片720-p输出的数据执行纠错。
在传输数据处出现的传输错误可能是由在TSV线路处出现的噪声引起的。由于在TSV线路处出现的噪声导致的数据故障可以与由于存储器裸片的错误操作导致的数据故障区分开来，所以由于在TSV线路处出现的噪声导致的数据故障可以被视为软数据故障(或软错误)。软数据故障可能是由于传输路径上的传输故障而产生的，并且可以通过ECC操作来检测和补救。
形成在一个存储器裸片720-p处的数据TSV线路组732可以包括TSV线路Ll至Lp，并且奇偶校验TSV线路组734可以包括TSV线路L10至Lq。数据TSV线路组732中的TSV线路L1至Lp和奇偶校验TSV线路组734的奇偶校验TSV线路L10至Lq可以连接到在存储器裸片720-1到720-p之间对应形成的微凸块MCB。
存储器裸片720-1至720-p均可以包括DRAM单元，每个DRAM单元包括至少一个存取晶体管和一个存储电容器。
半导体存储器件700可以具有三维(3D)芯片结构或2.5D芯片结构以通过数据总线B10与主机通信。至少一个缓冲器裸片711可以通过数据总线B10与存储器控制器连接。
单元核ECC引擎722可以分别通过奇偶校验TSV线路组734和数据TSV线路组732输出传输奇偶校验位以及传输数据。输出的传输数据可以是由单元核ECC引擎722纠错后的数据。
通路ECC引擎712可以基于通过奇偶校验TSV线路组734接收的传输奇偶校验位，来判定在通过数据TSV线路组732接收的传输数据处是否发生传输错误。当检测到传输错误时，通路ECC引擎712可以使用传输奇偶校验位来纠正传输数据上的传输错误。当传输错误不可纠正时，通路ECC引擎712可输出指示发生了不可纠正数据错误的信息。
当从高带宽存储器(HBM)或堆叠式存储器结构中的读取数据中检测到错误时，该错误是在数据通过TSV线路传输时由噪声引起的错误。
根据本发明构思的至少一些示例实施例，如图24所示，单元核ECC引擎722可以被包括在存储器裸片中，通路ECC引擎712可以被包括在至少一个缓冲器裸片711中。因此，其可以检测和纠正软数据故障。软数据故障可以包括由于通过TSV线路传输数据时的噪声而产生的传输错误。
图25是示出根据本发明构思的至少一些示例实施例的半导体存储器件的方法的流程图。
参照图2至图25，在操作包括存储单元阵列300(存储单元阵列300可以包括多个存储单元行并且多个存储单元行中的每一个存储单元行可以包括多个易失性存储单元)的半导体存储器件200的方法中，ECC引擎400对多个存储单元行中的各个存储单元行执行多次错误检测操作(操作S110)。
控制逻辑电路210通过累积在其中的每一者中检测到至少一个错误的多个缺陷存储单元行中的每个缺陷存储单元行的校正子或列地址，将与在多次错误检测操作中在其中的每一者中检测到至少一个错误的多个码字中的每个码字相关联的校正子或列地址存储在错误参数存储表660中(操作S120)。
表管理器650(或行故障检测器600)基于错误参数存储表660中存储的校正子或列地址的改变次数来判定在多个缺陷存储单元行的每个缺陷存储单元行中是否发生行故障(操作S130)。
当发生行故障时，表管理器650向存储器控制器100发送指示发生了行故障的解码状态标志DSF(操作S140)。
图26是示出根据本发明构思的至少一些示例实施例的包括堆叠式存储器件的半导体封装件的示图。
参照图26，半导体封装件900可以包括一个或更多个堆叠式存储器件910和/或图形处理单元(GPU)920。GPU 920可以包括存储器控制器(CONT)925。
堆叠式存储器件910和GPU 920可以安装在内插件(interposer)930上，并且其上安装有堆叠式存储器件910和GPU 920的内插件可以安装在封装基板940上。封装基板940可以安装在焊球950上。存储器控制器925可以采用图1中的存储器控制器100。
每个堆叠式存储器件910可以以各种形式实现，并且可以是其中堆叠有多个层的高带宽存储器(HBM)形式的存储器件。因此，每个堆叠式存储器件910可以包括缓冲器裸片和多个存储器裸片。每个存储器裸片可以包括存储单元阵列、ECC引擎和/或清理电路。
多个堆叠式存储器件910可以安装在内插件930上，并且GPU 920可以与多个堆叠式存储器件910通信。例如，堆叠式存储器件910和GPU 920均可以包括物理区域，并且通过物理区域可以在堆叠式存储器件910与GPU920之间执行通信。
如上所述，根据本发明构思的至少一些示例实施例，半导体存储器件可以包括控制逻辑电路、ECC引擎和行故障检测器。控制逻辑电路控制行故障检测器以通过累积存储缺陷存储单元行的错误地址和与在缺陷存储单元行中检测到错误的码字相关联的错误参数来存储所述错误地址和所述错误参数。行故障检测器可以基于错误参数的改变次数来判定在每个缺陷存储单元行中是否发生行故障。因此，半导体存储器件可以基于改变次数来判定每个缺陷存储单元行是否具有单个位错误或行故障。
本公开的各方面可以应用于使用采用了易失性存储单元和ECC引擎的半导体存储器件的系统。例如，本公开的各方面可以应用于诸如使用半导体存储器件作为工作存储器的智能电话、导航系统、笔记本计算机、台式计算机和游戏机的系统。
已经对本发明构思的示例实施例进行了描述，显然可以以多种方式对其进行改变。此类改变不应被视为背离本发明构思的示例实施例的预期精神和范围，并且对于本领域技术人员而言显而易见的是所有此类修改旨在被包括在所附权利要求的范围内。

Claims (20)

1.一种半导体存储器件，包括：
存储单元阵列，所述存储单元阵列包括多个存储单元行，所述多个存储单元行中的每个存储单元行包括易失性存储单元；
纠错码引擎电路；
行故障检测器电路；以及
控制逻辑电路，所述控制逻辑电路被配置为控制所述纠错码引擎电路使其对所述多个存储单元行中的各个存储单元行执行多次错误检测操作，
其中，所述控制逻辑电路还被配置为控制所述行故障检测器电路使其执行以下操作：
存储与多个码字中的每个码字相关联的错误参数，所述多个码字中的每个码字在所述多次错误检测操作中被检测到至少一个错误，以及
累积均被检测到所述至少一个错误的多个缺陷存储单元行中的每个缺陷存储单元行的所述错误参数，并且
其中，所述行故障检测器电路被配置为基于所述错误参数的改变次数，判定在所述多个缺陷存储单元行中的每个缺陷存储单元行中是否发生行故障。
2.根据权利要求1所述的半导体存储器件，其中，所述纠错码引擎电路被配置为作为清理操作或正常读取操作的一部分对所述多个存储单元行执行所述多次错误检测操作，并且
其中，所述行故障检测器电路进一步被配置为，
当与所述多个缺陷存储单元行当中的一缺陷存储单元行相关联的所述错误参数的所述改变次数等于或大于参考值时，判定在该缺陷存储单元行中发生了所述行故障；以及
向外部存储器控制器发送指示发生了所述行故障的解码状态标志。
3.根据权利要求1所述的半导体存储器件，其中，
所述错误参数包括与所述多个码字中的每个码字相关联的校正子或列地址；并且
所述行故障检测器电路包括：
错误参数存储表，所述错误参数存储表被配置为将所述多个缺陷存储单元行的地址存储为错误地址，以及通过针对每个所述错误地址累积所述错误参数来存储所述错误参数；
地址比较器，所述地址比较器被配置为将通过当前错误检测操作获得的当前错误地址与通过先前错误检测操作获得的先前错误地址进行比较，以输出地址比较信号；以及
校正子比较器，所述校正子比较器被配置为将通过所述当前错误检测操作获得的当前校正子与通过所述先前错误检测操作获得的先前校正子进行比较，以输出校正子比较信号，并且
所述行故障检测器电路还被配置为基于所述地址比较信号和所述校正子比较信号选择性地将所述错误参数存储在所述错误参数存储表中，以及在所述错误参数存储表中记录所述改变次数。
4.根据权利要求3所述的半导体存储器件，其中：
所述错误参数包括与所述多个码字中的每个码字相关联的所述校正子；并且
所述行故障检测器电路进一步被配置为每当与所述多个缺陷存储单元行当中的第一缺陷存储单元行相关联的所述校正子的值在所述多次错误检测操作中的至少一部分错误检测操作中改变时，基于所述校正子比较信号增加所述改变次数。
5.根据权利要求3所述的半导体存储器件，其中：
所述错误参数包括与所述多个码字中的每个码字相关联的所述校正子；并且
所述行故障检测器电路进一步被配置为当与所述多个缺陷存储单元行当中的第一缺陷存储单元行相关联的所述校正子的值在所述多次错误检测操作中的每一次错误检测操作中保持不变时，基于所述校正子比较信号使所述改变次数保持不变。
6.根据权利要求3所述的半导体存储器件，其中，所述纠错码引擎电路还被配置为向所述行故障检测器电路提供与所述多个码字中的每个码字相关联的所述校正子。
7.根据权利要求3所述的半导体存储器件，其中：
所述错误参数包括与所述多个码字中的每个码字相关联的所述列地址；并且
所述行故障检测器电路进一步被配置为每当与所述多个缺陷存储单元行当中的第一缺陷存储单元行相关联的所述列地址在所述多次错误检测操作的至少一部分错误检测操作中改变时，基于所述地址比较信号增加所述改变次数。
8.根据权利要求3所述的半导体存储器件，其中：
所述错误参数包括与所述多个码字中的每个码字相关联的所述列地址；并且
所述行故障检测器电路进一步被配置为当与所述多个缺陷存储单元行中的第一缺陷存储单元行相关联的所述列地址在所述多次错误检测操作中的每一次错误检测操作中相同时，基于所述地址比较信号使所述改变次数保持不变。
9.根据权利要求3所述的半导体存储器件，所述行故障检测器电路进一步被配置为：响应于通过所述多次错误检测操作之一获得的第一错误地址的第一行地址与所述错误参数存储表中存储的错误地址的行地址中的相应行地址不匹配，将所述第一行地址和与所述第一行地址相关联的第一错误参数存储在所述错误参数存储表中。
10.根据权利要求9所述的半导体存储器件，其中，所述行故障检测器电路进一步被配置为：响应于所述错误参数存储表的所有条目已满并且要由所述行故障检测器电路存储的第二错误地址与所述错误参数存储表中存储的所述错误地址中的相应错误地址不匹配，将所述第二错误地址和第二错误参数存储在与具有最小改变次数的错误地址相关联的条目中。
11.根据权利要求1所述的半导体存储器件，其中，所述纠错码引擎电路包括纠错码解码器，所述纠错码解码器被配置为执行所述多次错误检测操作，并且
其中，所述纠错码解码器包括：
校正子生成电路，所述校正子生成电路被配置为基于从存储有码字的存储位置读取的主数据生成校验位，以及将所述校验位与从所述存储位置读取的奇偶校验数据进行比较以生成校正子；以及
错误定位器电路，所述错误定位器电路被配置为基于所述校正子生成指示所述码字中的错误的位置的错误位置信号，生成指示发生了错误的错误生成信号，以及向所述控制逻辑电路提供所述错误生成信号，并且
其中，所述校正子生成电路还被配置为向所述行故障检测器电路提供与被检测到所述错误的所述码字相关联的所述校正子。
12.根据权利要求1所述的半导体存储器件，其中：
所述存储单元阵列包括多个存储体阵列；
所述纠错码引擎电路包括对应于所述多个存储体阵列的多个存储体纠错码引擎；并且
所述行故障检测器电路包括对应于所述多个存储体阵列的多个存储体行故障检测器。
13.根据权利要求12所述的半导体存储器件，其中，所述多个存储体行故障检测器中的每个存储体行故障检测器被配置为彼此独立地对所述多个存储体阵列中的相应存储体阵列执行行故障检测操作。
14.根据权利要求1所述的半导体存储器件，包括：
至少一个缓冲器裸片；以及
多个存储器裸片，所述多个存储器裸片堆叠在所述至少一个缓冲器裸片上，并且通过多条穿硅通路线路传送数据，
其中，所述多个存储器裸片均包括所述存储单元阵列和所述行故障检测器电路。
15.根据权利要求1所述的半导体存储器件，所述半导体存储器件还包括：
清理电路，所述清理电路被配置为基于用于刷新所述多个存储单元行的刷新行地址生成用于对从所述多个存储单元行中选择的第一存储单元行执行清理操作的清理地址，
其中，所述清理电路进一步被配置为：
对所述刷新行地址进行计数以生成内部清理信号，并且每当计数了所述刷新行地址中的N个刷新行地址时激活所述内部清理信号，N为大于1的整数；以及
响应于所述内部清理信号和清理模式信号，在第一清理模式下生成与所述第一存储单元行的正常清理操作相关联的正常清理地址。
16.根据权利要求15所述的半导体存储器件，
其中，所述正常清理地址包括指定一个存储单元行的清理行地址和指定所述一个存储单元行中包括的码字之一的清理列地址，并且
其中，所述清理电路还被配置为：
在所述内部清理信号被激活期间，使所述清理列地址增加一；以及
每当所述清理列地址达到最大值时，使所述清理行地址增加一。
17.根据权利要求15所述的半导体存储器件，
其中，所述清理电路还被配置为：
响应于所述内部清理信号和所述清理模式信号，在第二清理模式下，生成与和所述第一存储单元行中的弱码字相关联的弱清理操作相关联的弱码字地址，
将所述弱码字的地址信息存储在地址存储表中，以及
生成提供所述地址存储表的位置信息的指针信号。
18.根据权利要求15所述的半导体存储器件，所述半导体存储器件还包括：
牺牲地址检测器电路，所述牺牲地址检测器电路被配置为对所述存储单元阵列中的第一存储区域的访问次数进行计数，以当在参考间隔期间所计得的所述访问次数达到阈值时，生成指定与所述第一存储区域相邻的至少一个相邻存储区域的至少一个牺牲地址，
其中，所述牺牲地址检测器电路还被配置为将所述至少一个牺牲地址提供给所述清理电路，并且
其中，所述清理电路还被配置为将所述至少一个牺牲地址作为弱码字地址存储在所述清理电路中的地址存储表中。
19.一种操作半导体存储器件的方法，所述半导体存储器件包括存储单元阵列，所述存储单元阵列包括多个存储单元行，所述多个存储单元行中的每个存储单元行包括多个易失性存储单元，所述方法包括：
纠错码引擎对所述多个存储单元行中的每个存储单元行执行多次错误检测操作；
行故障检测器通过累积均被检测到至少一个错误的多个缺陷存储单元行中的每个缺陷存储单元行的校正子和列地址，将与多个码字中的每个码字相关联的所述校正子和所述列地址存储在错误参数存储表中，所述多个码字中的每个码字在所述多次错误检测操作期间被检测到所述至少一个错误；以及
所述行故障检测器基于所述错误参数存储表中存储的所述校正子或所述列地址的改变次数，判定所述多个缺陷存储单元行中的每个缺陷存储单元行中是否发生行故障。
20.一种半导体存储器件，包括：
存储单元阵列，所述存储单元阵列包括多个存储单元行，所述多个存储单元行中的每个存储单元行包括易失性存储单元；
纠错码引擎电路；
行故障检测器电路；以及
控制逻辑电路，所述控制逻辑电路被配置为控制所述纠错码引擎电路使其对所述多个存储单元行中的各个存储单元行执行多次错误检测操作，
其中，所述控制逻辑电路还被配置为控制所述行故障检测器电路使其执行以下操作：通过累积均被检测到至少一个错误的多个缺陷存储单元行中的每个缺陷存储单元行的错误参数，将与多个码字中的每个码字相关联的所述错误参数存储在所述控制逻辑电路中，所述多个码字中的每个码字在所述多次错误检测操作期间被检测到所述至少一个错误，并且
其中，所述行故障检测器电路被配置为基于所述错误参数的改变次数，判定在所述多个缺陷存储单元行中的每个缺陷存储单元行中是否发生行故障，
其中，所述错误参数包括与均被检测到所述至少一个错误的所述多个码字中的每个码字相关联的校正子或列地址，并且
其中，所述行故障检测器电路包括：
错误参数存储表，所述错误参数存储表被配置为存储所述多个缺陷存储单元行的地址作为错误地址，以及通过累积每个所述错误地址的所述错误参数来存储所述错误参数；
地址比较器，所述地址比较器被配置为将通过当前错误检测操作获得的当前错误地址与通过先前错误检测操作获得的先前错误地址进行比较，以输出地址比较信号；以及
校正子比较器，所述校正子比较器被配置为将通过所述当前错误检测操作获得的当前校正子与通过所述先前错误检测操作获得的先前校正子进行比较，以输出校正子比较信号，并且
其中，所述行故障检测器电路还被配置为基于所述地址比较信号和所述校正子比较信号选择性地将所述错误参数存储在所述错误参数存储表中，以及将所述改变次数记录在所述错误参数存储表中。
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