KR20220039432A - 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법 - Google Patents

반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법 Download PDF

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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 코드(error correction code; 이하 'ECC') 회로, 폴트 어드레스 레지스터, 스크러빙 제어 회로 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 각각이 복수의 휘발성 메모리 셀들을 포함하는 복수의 메모리 셀 로우들을 구비한다. 상기 스크러빙 제어 회로는 상기 메모리 셀 로우들을 리프레쉬하기 위한 리프레쉬 로우 어드레스들에 기초하여, 상기 메모리 셀 로우들 중 선택된 제1 메모리 셀 로우에 대한 스크러빙 동작을 수행하기 위한 스크러빙 어드레스들을 생성한다. 상기 제어 로직 회로는 상기 ECC 회로 및 상기 스크러빙 제어 회로를 제어한다. 상기 제어 로직 회로는 상기 스크러빙 동작의 제1 구간에서 상기 스크러빙 어드레스들에 응답하여 상기 제1 메모리 셀 로우의 복수의 서브 페이지들에 대하여 코드워드 단위로 에러 검출 동작을 수행하도록 상기 ECC 회로를 제어하여 에러 발생 횟수를 카운팅하고, 상기 에러 발생 횟수에 기초하여 상기 스크러빙 동작의 제2 구간에서, 상기 에러가 검출된 코드워드의 정정여부를 결정하여 상기 코드워드를 재기입하고, 상기 에러 발생 횟수가 기준 값 이상인 경우, 상기 제1 메모리 셀 로우의 어드레스를 로우 폴트 어드레스로서 상기 폴트 어드레스 레지스터에 저장한다.

Description

반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법{Semiconductor memory devices and methods of operating the same}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법에 관한 것이다.
반도체 메모리 장치는 플래시 메모리 장치와 같은 불휘발성 메모리 장치와 DRAM과 같은 휘발성 메모리 장치로 구분될 수 있다. DRAM과 같은 휘발성 메모리 장치는 가격이 비교적 저렴하기 때문에 시스템 메모리와 같은 대용량 데이터를 저장하는데 사용되고 있다. 또한 DRAM과 같은 휘발성 반도체 메모리 장치에서는 집적도를 높이기 위하여 공정 스케일을 축소시키고 있다. 공정 스케일의 축소에 따라 비트 에러 비율(bit error rate)을 급격하게 증가하고 수율이 낮아질 것으로 예상된다. 따라서 반도체 메모리 장치의 신뢰성을 높일 수 있는 방안이 필요하다.
본 발명의 일 목적은 신뢰성과 성능을 높일 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 일 목적은 신뢰성과 성능을 높일 수 있는 반도체 메모리 장치의 동작 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 코드(error correction code; 이하 'ECC') 회로, 폴트 어드레스 레지스터, 스크러빙 제어 회로 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 각각이 복수의 휘발성 메모리 셀들을 포함하는 복수의 메모리 셀 로우들을 구비한다. 상기 스크러빙 제어 회로는 상기 메모리 셀 로우들을 리프레쉬하기 위한 리프레쉬 로우 어드레스들에 기초하여, 상기 메모리 셀 로우들 중 선택된 제1 메모리 셀 로우에 대한 스크러빙 동작을 수행하기 위한 스크러빙 어드레스들을 생성한다. 상기 제어 로직 회로는 상기 ECC 회로 및 상기 스크러빙 제어 회로를 제어한다. 상기 제어 로직 회로는 상기 스크러빙 동작의 제1 구간에서 상기 스크러빙 어드레스들에 응답하여 상기 제1 메모리 셀 로우의 복수의 서브 페이지들에 대하여 코드워드 단위로 에러 검출 동작을 수행하도록 상기 ECC 회로를 제어하여 에러 발생 횟수를 카운팅하고, 상기 에러 발생 횟수에 기초하여 상기 스크러빙 동작의 제2 구간에서, 상기 에러가 검출된 코드워드의 정정 여부를 결정하여 재기입 하고, 상기 에러 발생 횟수가 기준 값 이상인 경우, 상기 제1 메모리 셀 로우의 어드레스를 로우 폴트 어드레스로서 상기 폴트 어드레스 레지스터에 저장한다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 각각이 복수의 휘발성 메모리 셀들을 포함하는 복수의 메모리 셀 로우들을 구비하는 메모리 셀 어레이를 구비하는 반도체 메모리 장치의 동작 방법에서는 상기 메모리 셀 로우들을 리프레쉬하기 위한 리프레쉬 로우 어드레스들에 기초하여 상기 메모리 셀 로우들 중 스크러빙 동작을 수행하기 위한 제1 메모리 셀 로우를 선택하고, 상기 스크러빙 동작의 제1 구간 동안, 에러 정정 코드(error correction code) 회로에서, 상기 제1 메모리 셀 로우의 서브 페이지들에 대하여 코드워드 단위로 에러 검출 동작을 수행하여 에러 발생 횟수를 카운팅하고, 상기 에러 발생 횟수에 기초하여 상기 스크러빙 동작의 제2 구간에서 상기 에러가 검출된 코드워드의 정정 여부를 결정하여 재기입한다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 코드(error correction code; 이하 'ECC') 회로, 폴트 어드레스 레지스터, 리프레쉬 제어 회로, 스크러빙 제어 회로 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 각각이 복수의 휘발성 메모리 셀들을 포함하는 복수의 메모리 셀 로우들을 구비한다. 상기 리프레쉬 제어 회로는 상기 메모리 셀 로우들을 리프레쉬하기 위한 리프레쉬 로우 어드레스들을 생성한다. 상기 스크러빙 제어 회로는 상기 리프레쉬 로우 어드레스들의 카운팅에 기초하여, 상기 메모리 셀 로우들 중 선택된 제1 메모리 셀 로우에 대한 스크러빙 동작을 수행하기 위한 스크러빙 어드레스들을 생성한다. 상기 제어 로직 회로는 상기 ECC 회로 및 상기 스크러빙 제어 회로를 제어한다. 상기 제어 로직 회로는 상기 스크러빙 동작의 제1 구간에서 상기 스크러빙 어드레스들에 응답하여 상기 제1 메모리 셀 로우의 복수의 서브 페이지들에 대하여 코드워드 단위로 에러 검출 동작을 수행하도록 상기 ECC 회로를 제어하여 에러 발생 횟수를 카운팅하고, 상기 에러 발생 횟수에 기초하여 상기 스크러빙 동작의 제2 구간에서, 상기 에러가 검출된 코드워드의 정정 여부를 결정하여 재기입하고, 상기 에러 발생 횟수가 기준 값 이상인 경우, 상기 제1 메모리 셀 로우의 어드레스를 로우 폴트 어드레스로서 상기 폴트 어드레스 레지스터에 저장한다. 외부로부터의 액세스 어드레스가 상기 로우 폴트 어드레스와 일치하고, 상기 액세스 어드레스에 수반되는 커맨드가 독출 커맨드인 경우, 상기 제어 로직 회로는 상기 액세스 어드레스가 지정하는 메모리 셀 로우에 대한 ECC 디코딩을 스킵하도록 상기 ECC 회로를 제어한다.
본 발명의 실시예들에 따르면, 반도체 메모리 장치가 제어 로직 회로, ECC 회로, 스크러빙 제어 회로 및 폴트 어드레스 레지스터를 포함하고, ECC 회로는 스크러빙 제어 회로에서 리프레쉬 로우 어드레스들에 기초하여 제공되는 스크러빙 어드레스에 해당하는 메모리 셀 로우의 복수의 서브 페이지들에 대하여 제1 구간에서 코드워드 단위로 에러 검출 동작을 수행하여 에러 발생 횟수를 카운팅하고, 에러 발생 횟수가 기준 값 이상인 경우에, 상기 메모리 셀 로우의 어드레스를 로우 폴트 어드레스로서 상기 폴트 어드레스 레지스터에 저장하고, 제2 구간에서 에러 정정 없이 코드워드를 재기입한다. 따라서 정정가능 에러가 누적되어 정정불가능 에러로 변경되는 것을 방지하여 반도체 메모리 장치의 성능 및 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 4는 본 발명의 실시예들에 따른 도 2의 리프레쉬 제어 회로를 나타내는 블록도이다.
도 5는 본 발명의 실시예들에 따른 도 4의 리프레쉬 제어 회로에서 리프레쉬 클럭 생성기의 일 예를 나타낸다.
도 6은 본 발명의 실시예들에 따른 도 4의 리프레쉬 제어 회로에서 리프레쉬 클럭 생성기의 일 예를 나타낸다.
도 7은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 스크러빙 제어 회로의 구성을 나타내는 블록도이다.
도 8은 본 발명의 실시예들에 따른 도 7의 스크러빙 제어 회로에서 스크러빙 어드레스 생성기의 구성을 나타내는 블록도이다.
도 9는 본 발명의 다른 실시예들에 따른 도 1의 반도체 메모리 장치를 나타낸다.
도 10은 메모리 셀들 간의 디스터번스를 설명하기 위한 회로도이다.
도 11은 본 발명의 실시예들에 따른 도 9의 빅팀 어드레스 검출기를 나타낸다.
도 12는 도 11의 빅팀 어드레스 검출기에서 간섭 검출기의 구성을 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 도 9의 반도체 메모리 장치에서 스크러빙 제어 회로의 구성을 나타내는 블록도이다.
도 14는 본 발명의 실시예들에 따른 도 13의 스크러빙 제어 회로에서 스크러빙 어드레스 생성기의 구성을 나타내는 블록도이다.
도 15는 본 발명의 실시예들에 따른 도 10의 스크러빙 제어 회로에서 위크 코드워드 어드레스 생성기를 나타낸다.
도 16은 기입 동작에서 도 2의 반도체 메모리 장치의 일부를 나타낸다.
도 17은 리프레쉬 동작 또는 독출 동작에서 도 2의 반도체 메모리 장치의 일부를 나타낸다.
도 18은 도 2의 반도체 메모리 장치에서 폴트 어드레스 레지스터를 나타낸다.
도 19는 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 ECC 회로의 구성을 나타내는 블록도이다.
도 20은 본 발명의 실시예들에 따른 도 19의 ECC 회로에서 ECC 인코더를 나타낸다.
도 21은 본 발명의 실시예들에 따른 도 19의 ECC 회로에서 ECC 디코더를 나타낸다.
도 22는 도 2의 반도체 메모리 장치에서 노멀 리프레쉬 동작과 스크러빙 동작이 수행되는 예를 나타낸다.
도 23a 및 도 23b는 각각 도 2의 반도체 메모리 장치에서 스크러빙 동작이 수행되는 것을 나타낸다.
도 24는 본 발명의 실시예들에 따른 스크러빙 동작을 나타내는 흐름도이다.
도 25은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 26은 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 27은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 28은 본 발명의 실시예들에 따른 적층형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(100) 및 적어도 하나의 반도체 메모리 장치(200)를 포함할 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 외부의 호스트와 반도체 메모리 장치(200) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트의 요청에 따라 반도체 메모리 장치(200)를 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read).
또한, 메모리 컨트롤러(100)는 반도체 메모리 장치(200)를 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치(200)의 동작을 제어한다.
실시예에 따라, 반도체 메모리 장치(200)는 동적 메모리 셀들을 구비하는 DRAM(dynamic random access), DDR4(double data rate 4) SDRAM(synchronous DRAM), LPDDR4(low power DDR4) SDRAM 또는 LPDDR5 SDRAM일 수 있다.
메모리 컨트롤러(100)는 반도체 메모리 장치(200)에 클럭 신호(CLK), 커맨드(CMD) 및 어드레스(ADDR)를 전송하고, 반도체 메모리 장치(200)와 메인 데이터(MD)를 주고받을 수 있다.
반도체 메모리 장치(200)는 메인 데이터(MD)와 패리티 데이터가 저장되는 메모리 셀 어레이(300), 에러 정정 코드(error correction code, 이하 'ECC') 회로(400), 제어 로직 회로(210), 스크러빙 제어 회로(500) 및 폴트 어드레스 레지스터(fault address register, FAR, 580)를 포함할 수 있다.
ECC 회로(400)는 제어 로직 회로(210)의 제어에 따라 메모리 셀 어레이(300)의 타겟 페이지에 저장될 데이터에 대하여 ECC 인코딩을 수행하고, 타겟 페이지로부터 독출된 데이터에 대하여 ECC 디코딩을 수행할 수 있다.
스크러빙 컨트롤러(500)는 메모리 셀 어레이(300)에 포함되는 복수의 메모리 셀 로우들에 대하여 리프레쉬 동작이 수행되는 경우, N(N은 4 이상의 자연수) 개의 메모리 셀 로우들에 대한 리프레쉬 동작이 수행될 때마다, 상기 메모리 셀 로우들 중 선택된 제1 메모리 셀 로우에 대한 스크러빙 동작이 수행될 수 있도록 스크러빙 어드레스들을 생성할 수 있다.
본 명세서에서 스크러빙 동작은 제1 구간에서 수행되는 에러 검출 동작 및 제2 구간에서 수행되는 선택적 에러 정정 후 재기입 동작을 포함할 수 있다.
제어 로직 회로(210)는 스크러빙 동작의 제1 구간에서 스크러빙 어드레스들에 응답하여 상기 제1 메모리 셀 로우의 복수의 서브 페이지들에 대하여 코드워드 단위로 에러 검출 동작을 수행하도록 ECC 회로(400)를 제어하여 에러 발생 횟수를 카운팅하고, 상기 에러 발생 횟수에 기초하여 스크러빙 동작의 제2 구간에서 상기 에러가 검출된 코드워드의 정정 여부를 결정하고, 에러가 선택적으로 정정된 코드워드를 재기입하도록 ECC 회로(400)를 제어한다, 상기 에러 발생 횟수가 기준 값 이상인 경우, 상기 제어 로직 회로(210)는 상기 제1 메모리 셀 로우의 어드레스를 로우 폴트 어드레스로서 폴트 어드레스 레지스터(580)에 저장할 수 있다.
제어 로직 회로(210)는 상기 에러 발생 횟수가 기준 값보다 작은 경우, 상기 에러를 정정하고 정정된 코드워드를 해당하는 서브 페이지에 재기입하도록 ECC 회로(400)를 제어할 수 있다. 제어 로직 회로(210)는 상기 에러 발생 횟수가 기준 값 이상인 경우, 상기 에러를 정정하지 않고, 코드워드를 재기입하도록 스킵하도록 ECC 회로(400)를 제어할 수 있다. 즉, 제어 로직 회로(210)는 상기 에러 발생 횟수가 기준 값 이상인 경우, 해당 메모리 셀 로우의 코드워드들에 대하여 ECC 디코딩을 스킵하도록 ECC 회로(400)를 제어할 수 있다.
상기 제1 메모리 셀 로우의 어드레스가 로우 폴트 어드레스로서 폴트 어드레스 레지스터(580)에 저장된 후, 메모리 컨트롤러(100)로부터의 커맨드가 독출 커맨드이고, 액세스 어드레스(ADDR)가 폴트 어드레스 레지스터(580)에 저장된 로우 폴트 어드레스와 일치하는 경우, 제어 로직 회로(210)는 액세스 어드레스(ADDR)가 지정하는 메모리 셀 로우에 대한 ECC 디코딩 동작을 스킵하도록 ECC 회로(400)를 제어할 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 메모리 시스템에서 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(200)는 제어 로직 회로(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 리프레쉬 제어 회로(385), 로우 어드레스 멀티플렉서(240), 칼럼 어드레스 래치(250), 로우 디코더(260), 칼럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로(290), ECC 회로(400), 스크러빙 제어 회로(500), 데이터 입출력 버퍼(295), 어드레스 비교기(590) 및 퓨즈 회로(595)를 포함할 수 있다.
상기 메모리 셀 어레이(300)는 복수의 뱅크 어레이들(310a~310s)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 복수의 뱅크 어레이들(310a~310s)에 각각 연결된 복수의 로우 디코더들(260a~260s)을 포함하고, 상기 칼럼 디코더(270)는 복수의 뱅크 어레이들(310a~310s)에 각각 연결된 복수의 칼럼 디코더들(270a~270s)을 포함하며, 상기 센스 앰프부(285)는 복수의 뱅크 어레이들(310a~310s)에 각각 연결된 복수의 센스 앰프들(285a~285s)을 포함할 수 있다.
복수의 뱅크 어레이들(310a~310s), 복수의 로우 디코더들(260a~260s), 복수의 칼럼 디코더들(270a~270s) 및 복수의 센스 앰프들(285a~285s)은 제1 내지 제8 뱅크들을 각각 구성할 수 있다. 제 복수의 뱅크 어레이들(310a~310s) 각각은 복수의 워드라인(WL)들과 복수의 비트라인(BTL)들 및 워드라인(WL)들과 비트라인(BTL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 칼럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)와 어드레스 비교기(590)에 제공하며, 수신된 칼럼 어드레스(COL_ADDR)를 칼럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 복수의 로우 디코더들(260a~260s) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 로우 디코더가 활성화되고, 복수의 칼럼 디코더들(270a~270s) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 칼럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 제어 회로(385)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 복수의 로우 디코더들(260a~260s)에 각각 인가될 수 있다.
리프레쉬 제어 회로(385)는 제어 로직 회로(210)로부터 제공된 제1 리프레쉬 제어 신호(IREF1) 또는 제2 리프레쉬 제어 신호(IREF2)에 응답하여 리프레쉬 로우 어드레스(REF_ADDR)를 순차적으로 출력할 수 있다.
제어 로직 회로(210)는 메모리 컨트롤러(100)로부터의 커맨드(CMD)가 오토 리프레쉬 커맨드인 경우에, 오토 리프레쉬 커맨드가 인가될 때마다 제1 리프레쉬 제어 신호(IREF1)를 리프레쉬 제어 회로(385)에 인가할 수 있다. 제어 로직 회로(210)는 메모리 컨트롤러(100)로부터의 커맨드(CMD)가 셀프 리프레쉬 진입 커맨드인 경우에, 셀프 리프레쉬 진입 커맨드의 수신 후 셀프 리프레쉬 탈출 커맨드가 인가될 때까지 활성화되는 제2 리프레쉬 제어 신호(IREF2)를 리프레쉬 제어 회로(385)에 인가할 수 있다. 리프레쉬 제어 회로(385)는 제1 리프레쉬 제어 신호(IREF1)가 인가될 때 마다 또는 제2 리프레쉬 제어 신호(IREF2)가 활성화되는 동안에 리프레쉬 로우 어드레스(REF_ADDR)를 순차적으로 증가시키거나 감소시킬 수 있다.
복수의 로우 디코더들(260a~260s) 중 뱅크 제어 로직(230)에 의해 활성화된 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA) 또는 스크러빙 로우 어드레스(SBRA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 로우 디코더는 로우 어드레스에 상응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다.
칼럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 칼럼 어드레스(COL_ADDR)를 수신하고, 수신된 칼럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 칼럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 칼럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 칼럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 칼럼 어드레스(COL_ADDR)를 복수의 칼럼 디코더들(270a~270s)에 각각 인가할 수 있다.
복수의 칼럼 디코더들(270a~270s) 중 뱅크 제어 로직(230)에 의해 활성화된 칼럼 디코더는 상응하는 입출력 게이팅 회로를 통하여 뱅크 어드레스(BANK_ADDR) 및 칼럼 어드레스(COL_ADDR) 또는 스크러빙 칼럼 어드레스(SBCA)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 복수의 뱅크 어레이들(310a~310s)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 복수의 뱅크 어레이들(310a~310s)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
복수의 뱅크 어레이들(310a~310s) 중 하나의 뱅크 어레이에서 독출될 코드워드(CW)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 코드워드(CW)는 ECC 회로(400)에 의하여 ECC 디코딩이 수행된 후에 데이터 입출력 버퍼(295)를 통하여 상기 메모리 컨트롤러(100)에 제공될 수 있다.
복수의 뱅크 어레이들(310a~310s) 중 하나의 뱅크 어레이에 기입될 메인 데이터(MD)는 ECC 회로(400)에 제공되고, ECC 회로(400)는 메인 데이터(MD)에 기초하여 패리티 비트들을 생성하고, 상기 메인 데이터와 상기 패리티 비트들을 입출력 게이팅 회로(290)에 제공하고, 입출력 게이팅 회로(290)는 상기 기입 드라이버들을 통하여 상기 메인 데이터와 상기 패리티 비트들을 상기 하나의 뱅크 어레이의 타겟 페이지의 서브 페이지에 기입할 수 있다.
데이터 입출력 버퍼(295)는 기입 동작에서는 메모리 컨트롤러(100)로부터 제공되는 클럭 신호(CLK)에 기초하여 메인 데이터(MD)를 ECC 회로(400)에 제공하고, 독출 동작에서는 ECC 회로(400)으로부터 제공되는 메인 데이터(MD)를 메모리 컨트롤러(100)에 제공할 수 있다.
ECC 회로(400는 메모리 셀 어레이(300)의 타겟 페이지의 일부 영역(서브 페이지)으로부터 독출된 코드워드에 대하여 ECC 디코딩을 수행하고, 상기 코드워드에서 적어도 하나의 에러 비트가 검출되는 경우, 에러 발생 신호(EGS)를 제어 로직 회로(210)에 제공할 수 있다.
스크러빙 제어 회로(500)는 순차적으로 변화하는 리프레쉬 로우 어드레스(REF_ADDR)를 카운팅하고, N(N은 2 이상의 자연수)개의 리프레쉬 로우 어드레스(REF_ADDR)가 카운팅될 때마다, 노멀 스크러빙 어드레스(SCADDR)를 출력할 수 있다. 노멀 스크러빙 어드레스(SCADDR)는 스크러빙 로우 어드레스(SRA)와 스크러빙 칼럼 어드레스(SCA)를 포함할 수 있다. 스크러빙 제어 회로(500)는 스크러빙 로우 어드레스(SRA)와 스크러빙 칼럼 어드레스(SCA)를 로우 디코더(260)와 칼럼 디코더(270)에 각각 제공할 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 반도체 메모리 장치(200)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 상기 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
또한 제어 로직 회로(210)는 에러 발생 신호(EGS)를 카운팅하는 카운터(214)를 포함할 수 있다. 카운터(214)는 제1 메모리 셀 로우에 대한 스크러빙 동작에서 에러 발생 신호(EGS)를 카운팅하고, 제어 로직 회로(210)는 카운팅된 에러 발생 횟수와 기준 값(VTH)을 비교하고, 에러 발생 횟수가 기준 값(VTH) 이상인 경우, 이를 나타내는 에러 문턱 플래그 신호(EFG)를 ECC 회로(400)에 제공할 수 있다.
제어 로직 회로(210)는 에러 발생 횟수가 기준 값(VTH) 이상인 경우, 제1 메모리 셀 로우의 어드레스를 로우 폴트 어드레스(RF_ADDR)로서 폴트 어드레스 레지스터(580)에 저장할 수 있다. 제어 로직 회로(210)는 에러 발생 횟수가 기준 값(VTH) 이상인 경우에 카운터(214)의 동작을 멈출 수 있다. 제어 로직 회로(210)는 에러 발생 횟수와 기준 값(VTH)을 비교하고, 에러 발생 횟수와 기준 값(VTH) 이상이 되는 경우에 활성화되는(하이 레벨이 되는) 에러 문턱 플래그(ETF)를 출력하는 비교기를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 칩 선택 신호 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다.
특히 제어 로직 회로(210)는 커맨드(CMD)를 디코딩하여 입출력 게이팅 회로 블록(290)을 제어하는 제1 제어 신호(CTL1), ECC 회로(400)을 제어하는 제2 제어 신호(CTL2) 및 스크러빙 제어 회로(500)를 제어하는 제3 제어 신호(CTL3)를 생성할 수 있다. 제어 로직 회로(210)는 또한 리프레쉬 주기와 관련된 모드 신호(MS)를 리프레쉬 제어 회로(245)에 제공할 수 있다. 제어 로직 회로(210)는 반도체 메모리 장치(200)의 동작 온도를 나타내는 온도 신호(미도시)에 기초하여 모드 신호(MS)를 생성할 수 있다.
퓨즈 회로(595)는 기준 값(VTH)을 저장하고, 기준 값(VTH)을 제어 로직 회로(210)에 제공할 수 있다. 기준 값(VTH)은 퓨즈 회로(595)의 프로그램에 의하여 가변될 수 있다.
어드레스 비교기(590)는 폴트 어드레스 레지스터(580)에 저장된 로우 폴트 어드레스(RF_ADDR)와 액세스 어드레스(ADDR)의 로우 어드레스(ROW_ADDR)를 비교하고, 로우 폴트 어드레스(RF_ADDR)와 로우 어드레스(ROW_ADDR)가 일치하는 경우, 이를 나타내는 매치 신호(MTS)를 제어 로직 회로(210)에 제공할 수 있다. 제어 로직 회로(210)는 매치 신호(MTS)에 응답하여 로우 어드레스(ROW_ADDR)가 지정하는 메모리 셀 로우에 대한 ECC 디코딩을 스킵하도록 ECC 회로(400)를 제어할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 3을 참조하면, 제1 뱅크 어레이(310)는 복수개의 워드라인들(WL1~WLm, m은 2이상의 정수), 복수개의 비트라인들(BL1~BLn, n은 2이상의 정수), 그리고 워드라인들(WL1~WLm)과 비트라인들(BL1~BLn) 사이의 교차점에 배치되는 복수개의 휘발성 메모리 셀들(MCs)을 포함한다. 동적 메모리 셀들(MCs) 각각은 워드라인들(WL1~WLm) 각각과 비트라인들(BL1~BLn) 각각에 연결되는 셀 트랜지스터 및 상기 셀 트랜지스터에 연결되는 셀 커패시터를 포함할 수 있다.
도 4는 본 발명의 실시예들에 따른 도 2의 리프레쉬 제어 회로를 나타내는 블록도이다.
도 4를 참조하면, 리프레쉬 제어 회로(385)는 리프레쉬 클럭 생성기(390) 및 리프레쉬 카운터(397)를 포함할 수 있다.
리프레쉬 클럭 생성기(390)는 제1 리프레쉬 제어 신호(IREF1), 제2 리프레쉬 제어 신호(IREF2) 및 모드 신호(MS)에 기초하여 리프레쉬 클럭 신호(RCK)를 생성할 수 있다. 여기서 모드 신호(MS)는 리프레쉬 클럭(RCK)의 주기를 결정하는 신호이다. 상술한 바와 같이, 리프레쉬 클럭 생성기(390)는 제1 리프레쉬 제어 신호(IREF1)가 인가될 때마다 또는 제2 리프레쉬 제어 신호(IREF2)가 활성화되는 동안에 리프레쉬 클럭 신호(RCK)를 생성할 수 있다.
리프레쉬 카운터(397)는 리프레쉬 클럭 신호(RCK)의 주기마다 카운팅 동작을 수행하여 메모리 셀 로우들 각각을 지정하는 리프레쉬 로우 어드레스(REF_ADDR)를 생성할 수 있다.
도 5는 본 발명의 실시예들에 따른 도 4의 리프레쉬 제어 회로에서 리프레쉬 클럭 생성기의 일 예를 나타낸다.
도 5를 참조하면, 리프레쉬 클럭 생성기(390a)는 복수의 발진기들(391, 392, 393), 멀티플렉서(394) 및 디코더(395a)를 포함할 수 있다. 디코더(395a)는 제1 리프레쉬 제어 신호(IREF1), 제2 리프레쉬 제어 신호(IREF2) 및 모드 신호(MS)를 디코딩하여 클럭 제어 신호(RCS1)를 출력할 수 있다. 복수의 발진기들(391, 392, 393)은 서로 다른 주기를 가지는 리프레쉬 클럭 신호들(RCK1, RCK2, RCK3)을 발생한다. 멀티플렉서(394)는 클럭 제어 신호(RCS1)에 응답하여 복수의 리프레쉬 클럭 신호들(RCK1, RCK2, RCK3) 중에서 어느 하나를 선택하여, 리프레쉬 클럭 신호(RCK)로서 출력한다.
도 6은 본 발명의 실시예들에 따른 도 4의 리프레쉬 제어 회로에서 리프레쉬 클럭 생성기의 일 예를 나타낸다.
도 6을 참조하면, 리프레쉬 클럭 생성기(390b)는 디코더(395b), 바이어스부(396a) 및 발진기(396b)를 포함할 수 있다. 디코더(395b)는 제1 리프레쉬 제어 신호(IREF1), 제2 리프레쉬 제어 신호(IREF2) 및 모드 신호(MS)를 디코딩하여 클럭 제어 신호(RCS2)를 출력할 수 있다. 바이어스부(396a)는 클럭 제어 신호(RCS2)에 응답하여 제어 전압(VCON)을 발생할 수 있다. 발진기(396b)는 제어 전압(VCON)에 따라, 그 주기가 가변되는 리프레쉬 클럭 신호(RCK)를 발생할 수 있다.
도 7은 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 스크러빙 제어 회로의 구성을 나타내는 블록도이다.
도 7을 참조하면, 스크러빙 제어 회로(500)는 카운터(505) 및 스크러빙 어드레스 생성기(510)를 포함할 수 있다.
카운터(505)는 리프레쉬 로우 어드레스(REF_ADDR)를 카운팅하되, 리프레쉬 로우 어드레스(REF_ADDR)가 카운팅 제어 신호(CCS)가 지정하는 횟수만큼 카운팅되면, 제1 구간 동안에 활성화되는 내부 스크러빙 신호(ISRB)를 생성한다. 상기 제1 구간은 하나의 메모리 셀 로우를 리프레쉬하는데 필요한 시간에 해당할 수 있다.
스크러빙 어드레스 생성기(510)는 내부 스크러빙 신호(ISRB)에 응답하여, 메모리 셀 로우들 각각에 포함되는 코드워드들에 대한 노멀 스크러빙 동작과 관련된, 순차적으로 변화하는 노멀 스크러빙 어드레스(SCADDR)를 생성할 수 있다.
노멀 스크러빙 어드레스(SCADDR)는 스크러빙 로우 어드레스(SRA)와 스크러빙 칼럼 어드레스(SCA)를 포함할 수 있다. 스크러빙 로우 어드레스(SRA)는 제1 뱅크 어레이(310)의 하나의 페이지를 지정할 수 있고, 스크러빙 칼럼 어드레스(SCA)는 상기 하나의 페이지들에 포함되는 코드워드들 중 하나를 지정할 수 있다. 스크러빙 어드레스 생성기(510)는 스크러빙 로우 어드레스(SRA)는 대응되는 로우 디코더에 제공하고, 스크러빙 칼럼 어드레스(SCA)는 대응되는 칼럼 디코더에 제공할 수 있다.
노멀 스크러빙 어드레스(SCADDR)에 기초하여 수행되는 스크러빙 동작은 메모리 셀 어레이(300)에 포함되는 모든 코드워드들에 대하여 순차적으로 수행되므로, 노멀 스크러빙 동작이라 호칭될 수 있다.
도 8은 본 발명의 실시예들에 따른 도 7의 스크러빙 제어 회로에서 스크러빙 어드레스 생성기의 구성을 나타내는 블록도이다.
도 8을 참조하면, 스크러빙 어드레스 생성기(510)는 페이지 세그먼트 카운터(511) 및 로우 카운터(513)를 포함할 수 있다.
페이지 세그먼트 카운터(511)는 내부 스크러빙 신호(ISRB)에 응답하여, 내부 스크러빙 신호(ISRB)가 활성화되는 동안에 스크러빙 칼럼 어드레스(SCA)를 하나씩 증가시키고, 스크러빙 칼럼 어드레스(SCA)가 최대값에 도달할 때마다 최대 어드레스 검출 신호(MADT)를 활성화시켜 로우 카운터(513)에 제공하면서 리셋될 수 있다.
로우 카운터(513)는 내부 스크러빙 신호(ISRB)에 응답하여 내부 스크러빙 신호(ISRB)가 최초로 인가될 때 카운팅 동작을 시작하고, 활성화된 최대 어드레스 검출 신호(MADT)가 인가될 때마다 스크러빙 로우 어드레스(SRA)를 하나씩 증가시킬 수 있다. 따라서, 내부 스크러빙 신호(ISRB)는 하나의 메모리 셀 로우에 대한 리프레쉬 동작이 수행되는 제1 구간 동안에 활성화되므로, 페이지 세그먼트 카운터(511)는 상기 제1 구간 동안에 하나의 페이지의 복수의 코드워드들에 해당하는 스크러빙 칼럼 어드레스(SCA)를 생성할 수 있다.
도 9는 본 발명의 다른 실시예들에 따른 도 1의 반도체 메모리 장치를 나타낸다.
도 9의 반도체 메모리 장치(200a)는 빅팀 어드레스 생성기(560)를 더 포함하고, 스크러빙 제어 회로(500a)가 제2 스크러빙 모드에서 위크 코드워드 어드레스(WCADDR)로 출력한다는 것이 도 2의 반도체 메모리 장치(200)와 차이가 있다.
도 9를 참조하면, 제어 로직 회로(210a)는 빅팀 어드레스 검출기(560)를 제어하기 위한 제4 제어 신호(CTL4)를 더 생성할 수 있다.
빅팀 어드레스 검출기(560)는 로우 어드레스(ROW_ADDR)에 기초하여 메모리 셀 어레이(300)의 제1 메모리 영역에 대한 액세스 횟수를 카운트하고, 상기 카운트된 액세스 횟수가 임계값에 도달하는 경우, 상기 제1 메모리 영역에 인접한 적어도 하나의 이웃 메모리 영역의 빅팀 어드레스(VCT_ADDR)를 생성할 수 있다. 빅팀 어드레스 검출기(560)는 빅팀 어드레스(VCT_ADDR)를 스크러빙 제어 회로(500a) 내에 포함되는 어드레스 저장 테이블에 저장할 수 있다.
스크러빙 제어 회로(500a)는 1 스크러빙 모드에서 스크러빙 로우 어드레스(SRA)와 스크러빙 칼럼 어드레스(SCA)를 로우 디코더(260)와 칼럼 디코더(270)에 각각 제공할 수 있다. 스크러빙 제어 제어 회로(500a)는 제2 스크러빙 모드에서 어드레스 저장 테이블에 빅팀 어드레스(VCT_ADDR)와 관련된 코드워드의 어드레스를 위크 코드워드 어드레스(WCADDR)로 출력할 수 있다. 위크 코드워드 어드레스(WCADDR)는 위크 코드워드 로우 어드레스(WCRA) 및 위크 코드워드 칼럼 어드레스(WCCA)를 포함할 수 있다. 스크러빙 제어 회로(500)는 제2 스크러빙 모드에서 위크 코드워드 로우 어드레스(WCRA) 및 위크 코드워드 칼럼 어드레스(WCCA)를 로우 디코더(260)와 칼럼 디코더(270)에 각각 제공할 수 있다.
도 10은 메모리 셀들 간의 디스터번스를 설명하기 위한 회로도이다.
도 10을 참조하면, 본 발명의 반도체 메모리 장치는 메모리 셀들(51, 52, 53)과 비트 라인 감지 증폭기(60)를 포함한다.
메모리 셀들(51, 52, 53) 각각은 동일한 비트 라인(BTL)에 연결된 것으로 가정한다. 그리고 메모리 셀(51)은 워드 라인(WL<g-1>)에, 메모리 셀(52)은 워드 라인(WL<g>)에, 그리고 메모리 셀(53)은 워드 라인(WL<g+1>)에 연결된다. 메모리 셀(51)은 액세스 트랜지스터(CT1)와 셀 커패시터(CC1)를 포함한다. 액세스 트랜지스터(CT1)의 게이트 단은 워드 라인(WL<g-1>)에 연결되고, 일단은 비트 라인(BTL)에 연결된다. 메모리 셀(52)은 액세스 트랜지스터(CT2)와 셀 커패시터(CC2)를 포함한다. 액세스 트랜지스터(CT2)의 게이트 단은 워드 라인(WL<g>)에, 일단은 비트 라인(BTL)에 연결된다. 그리고 메모리 셀(53)은 액세스 트랜지스터(CT3)와 셀 커패시터(CC3)를 포함한다. 액세스 트랜지스터(CT3)의 게이트 단은 워드 라인(WL<g+1>)에 연결되고, 일단은 비트 라인(BTL)에 연결된다.
비트 라인 감지 증폭기(60)는 비트 라인들(BTL, BTLB) 중에 저전위 비트 라인을 방전하는 N 감지 증폭기(NSA)와 비트 라인들(BTL, BTLB) 중에 고전위 비트 라인을 충전하는 P 감지 증폭기(PSA)를 포함할 수 있다.
리프레쉬 동작시에, 비트 라인 감지 증폭기(60)는 N 감지 증폭기(NSA) 또는 P 감지 증폭기(PSA)를 통해서 저장된 데이터를 선택된 메모리 셀에 재기입하게 될 것이다. 기입 동작이나 독출 동작시 워드 라인(WL<g>)에 부스팅 전압(예를 들면, Vpp)이 제공될 것이다. 그러면, 용량성 커플링(Capacitive Coupling) 효과에 의해서 인접한 워드 라인(WL<g-1>, WL<g+1>)의 전압은 선택 전압이 제공되지 않았음에도 상승하게 될 것이다.
이러한 용량성 커플링은 워드 라인들 간의 기생성 용량(Ccl1, Ccl2)으로 도시하였다. 리프레쉬 동작이 진행되지 않는 기간 동안에 워드 라인(WL<q>)이 반복적으로 액세스되면, 워드 라인(WL<g-1>, WL<g+1>)에 연결된 메모리 셀들(51, 53)의 셀 커패시터들(CC1, CC3)에 저장된 전하는 점점 누설될수 있다. 이 경우, 셀 커패시터(CC1)에 저장된 논리 '0'과 셀 커패시터(CC3)에 저장된 논리 '1'의 신뢰성은 보장되기 어렵다. 따라서, 적절한 시점에 워드 라인(WL<g-1>, WL<g+1>)에 연결된 메모리 셀들에 대한 스크러빙 동작이 필요하다.
도 11은 본 발명의 실시예들에 따른 도 9의 빅팀 어드레스 검출기를 나타낸다.
도 11을 참조하면, 빅팀 어드레스 검출기(560)는 간섭 검출기(570) 및 빅팀 어드레스 생성기(575)를 포함할 수 있다.
간섭 검출기(570)는 로우 어드레스(ROW_ADDR)에 기초하여 상기 제1 메모리 영역(또는 적어도 하나의 메모리 셀 로우)에 대한 액세스 횟수를 카운트하여 정해진 시간 동안에 상기 제1 메모리 영역에 대한 액세스 횟수가 임계값에 도달하면 제1 검출 신호(DET1)를 생성할 수 있다.
빅팀 어드레스 생성기(575)는 제1 검출 신호(DET1)에 응답하여 적어도 하나의 빅팀 어드레스(VCT_ADDR1, VCT_ADDR2)를 생성할 수 있다. 적어도 하나의 빅팀 어드레스(VCT_ADDR1, VCT_ADDR2)는 상기 제1 메모리 영역에 인접한 제2 메모리 영역 및 제3 메모리 영역을 지정하는 로우 어드레스일 수 있다. 빅팀 어드레스 생성기(575)는 빅팀 어드레스(VCT_ADDR1, VCT_ADDR2)들을 스크러빙 제어 회로(500a)의 어드레스 저장 테이블에 제공할 수 있다.
도 12는 도 11의 빅팀 어드레스 검출기에서 간섭 검출기의 구성을 나타내는 블록도이다.
도 12를 참조하면, 간섭 검출기(570)는 액세스 카운터(571), 임계값 레지스터(573) 및 비교기(575)를 포함할 수 있다.
액세스 카운터(571)는 로우 어드레스(ROW_ADDR)에 기초하여 특정 어드레스(또는 특정 메모리 영역)에 대한 액세스 횟수를 카운팅할 수 있다. 예를 들면, 액세스 카운터(571)는 특정 워드 라인에 대한 액세스 횟수를 카운트할 수 있다. 액세스 횟수는 특정 워드 라인에 대해, 또는 적어도 2개의 워드 라인들로 구성되는 워드 라인 그룹에 대해 카운트될 수 있다. 뿐만 아니라, 액세스 횟수의 카운트는 특정 블록 단위, 뱅크 단위, 그리고 칩 단위로 수행될 수도 있을 것이다.
임계값 레지스터(573)는 특정 워드 라인이나 메모리 단위에서 데이터의 신뢰성을 보장할 수 있는 최대 간섭 발생 횟수를 저장한다. 예를 들면, 하나의 워드 라인에 대한 임계치가 임계값 레지스터(573)에 저장될 수도 있을 것이다. 또는 하나의 워드 라인 그룹이나, 하나의 블록, 하나의 뱅크 단위, 하나의 칩에 대한 임계값이 임계값 레지스터(573)에 저장될 수 있을 것이다.
비교기(575)는 임계값 레지스터(464)에 저장된 임계값과 액세스 카운트(571)에 의해서 카운트되는 특정 메모리 영역에 대한 액세스 횟수를 비교한다. 만일, 카운트된 액세스 횟수가 임계값에 도달하는 메모리 영역이 존재하는 경우, 비교기(575)는 제1 검출 신호(DET1)를 생성할 수 있다.
도 13은 본 발명의 실시예들에 따른 도 9의 반도체 메모리 장치에서 스크러빙 제어 회로의 구성을 나타내는 블록도이다.
도 13을 참조하면, 스크러빙 제어 회로(500a)는 카운터(505), 스크러빙 어드레스 생성기(510a) 및 위크 코드워드 어드레스 생성기(520a)를 포함할 수 있다.
카운터(505) 및 스크러빙 어드레스 생성기(510a)의 동작은 도 4의 카운터(505) 및 스크러빙 어드레스 생성기(510)의 동작과 유사하다. 스크러빙 어드레스 생성기(510a)는 스크러빙 모드 신호(SMS)를 더 수신하고, 제1 스크러빙 모드에서 노멀 스크러빙 어드레스(SCADDR)를 생성한다.
위크 코드워드 어드레스 생성기(520a)는 내부 스크러빙 신호(ISRB) 및 스크러빙 모드 신호(SMS)에 응답하여, 제2 스크러빙 모드에서, 제1 뱅크 어레이(310)의 위크 코드워드들에 대한 스크러빙 동작에 관련된 위크 코드워드 어드레스(WCADDR)를 생성할 수 있다. 위크 코드워드 어드레스(WCADDR)는 위크 코드워드 로우 어드레스(WCRA)와 위크 코드워드 칼럼 어드레스(WCCA)를 포함할 수 있다.
스크러빙 모드 신호(SMS)는 제1 로직 레벨일 경우, 제1 스크러빙 모드를 나타낼 수 있고, 제2 로직 레벨일 경우, 제2 스크러빙 모드를 나타낼 수 있다. 위크 코드워드 어드레스 생성기(520)는 위크 코드워드 로우 어드레스(WCRA)는 대응되는 로우 디코더에 제공하고, 위크 코드워드 칼럼 어드레스(WCCA)는 대응되는 제1 칼럼 디코더에 제공할 수 있다.
위크 코드워드 어드레스 생성기(520)는 내부에 어드레스 저장 테이블을 포함하여 빅팀 어드레스(VCT_ADDR)에 관련된 코드워드들의 어드레스들을 저장할 수 있다. 위크 코드워드 어드레스(WCADDR)에 기초하여 수행되는 스크러빙 동작은 위크 코드워드들에 대하여 수행되므로 타겟 스크러빙 동작이라 호칭될 수 있다.
도 14는 본 발명의 실시예들에 따른 도 13의 스크러빙 제어 회로에서 스크러빙 어드레스 생성기의 구성을 나타내는 블록도이다.
도 14를 참조하면, 스크러빙 어드레스 생성기(510a)는 페이지 세그먼트 카운터(511a) 및 로우 카운터(513a)를 포함할 수 있다.
페이지 세그먼트 카운터(511)는 내부 스크러빙 신호(ISRB) 및 스크러빙 모드 신호(SMS)에 응답하여, 제1 스크러빙 모드에서, 내부 스크러빙 신호(ISRB)가 활성화되는 동안에 스크러빙 칼럼 어드레스(SCA)를 하나씩 증가시키고, 스크러빙 칼럼 어드레스(SCA)가 최대값에 도달할 때마다 최대 어드레스 검출 신호(MADT)를 활성화시켜 로우 카운터(513)에 제공하면서 리셋될 수 있다.
로우 카운터(513a)는 내부 스크러빙 신호(ISRB) 및 스크러빙 모드 신호(SMS)에 응답하여 내부 스크러빙 신호(ISRB)가 최초로 인가될 때 카운팅 동작을 시작하고, 활성화된 최대 어드레스 검출 신호(MADT)가 인가될 때마다 스크러빙 로우 어드레스(SRA)를 하나씩 증가시킬 수 있다.
도 15는 본 발명의 실시예들에 따른 도 10의 스크러빙 제어 회로에서 위크 코드워드 어드레스 생성기를 나타낸다.
도 15를 참조하면, 위크 코드워드 생성기(520a)는 테이블 포인터(521), 어드레스 저장 테이블(530) 및 센싱부(540)를 포함할 수 있다.
어드레스 저장 테이블(530)은 메모리 셀 어레이(300)에 포함되는 코드워들 중 위크 코드워드들 각각의 어드레스 정보들(WCRA1~WCRAv, WCCA1~WCCAw, w는 v보다 큰 자연수)을 저장할 수 있다.
위크 코드워드들은 메모리 셀 어레이의 뱅크 어레이의 페이지들 중 에러 비트의 수가 기준 값 이상이 되는 위크 페이지의 코드워드들의 전체 또는 일부일 수 있다. 또한 위크 코드워드들은 집중 액세스되는 메모리 영역의 이웃 페이지의 코드워드들일 수 있다. 또한 위크 코드워드들은 반도체 메모리 장치(200)의 테스트 시에 에러 비트들이 다른 페이지보다 많이 발생한 페이지의 코드워드들의 전체 또는 일부일 수 있다.
테이블 포인터(521)는 내부 스크러빙 신호(ISRB) 및 스크러빙 모드 신호(SMS)에 응답하여 제2 스크러빙 모드에서 내부 스크러빙 신호(ISRB)가 활성화되는 제1 구간 동안 어드레스 저장 테이블(530)의 위치 정보를 제공하는 포인터 신호(TPS)를 생성하고, 포인터 신호(TPS)를 어드레스 저장 테이블(530)에 제공할 수 있다. 어드레스 저장 테이블(530)은 비휘발성 스토리지로 구성될 수 있다. 도 11의 빅팀 어드레스 생성기(575)가 제공하는 적어도 하나의 빅팀 어드레스(VCT_ADDR1, VCT_ADDR2)가 어드레스 저장 테이블(530)에 저장될 수 있다.
포인터 신호(TPS)는 내부 스크러빙 신호(ISRB)가 활성화되는 제1 구간 동안에 정해진 횟수만큼 순차적으로 증가될 수 있고, 어드레스 저장 테이블(530)은 포인터 신호(TPS)가 인가될 때마다 상응하는 위치에 저장된 위크 코드워드의 어드레스를 위크 코드워드 로우 어드레스(WCRA)와 위크 코드워드 칼럼 어드레스(WCCA)로서 센싱부(540)를 통하여 출력할 수 있다. 위크 코드워드 로우 어드레스(WCRA)는 상응하는 로우 디코더에 제공되고, 위크 코드워드 칼럼 어드레스(WCCA)는 상응하는 칼럼 디코더에 제공될 수 있다.
제어 로직 회로(210)는 상기 스크러빙 동작에서 검출되는 메모리 셀 로우당 에러 발생 횟수에 기초하여 일부 메모리 셀 로우들에 대하여 다른 리프레쉬 주기를 적용시킬 수도 있다.
도 16은 기입 동작에서 도 2의 반도체 메모리 장치의 일부를 나타낸다.
도 16에서는 제어 로직 회로(210), 제1 뱅크 어레이(310), 입출력 게이팅 회로(290) 및 ECC 회로(400)가 도시되어 있다.
도 16을 참조하면, 제1 뱅크 어레이(310)는 노멀 셀 어레이(NCA) 및 리던던시 셀 어레이(RCA)를 포함할 수 있다. 노멀 셀 어레이(NCA)는 복수의 제1 메모리 블록들(MB0~MB15, 311, 312, 313)을 포함할 수 있고, 리던던시 셀 어레이(RCA)는 적어도 하나의 제2 메모리 블록(314)을 포함할 수 있다. 제1 메모리 블록들(311, 312, 313)은 반도체 메모리 장치(200)의 메모리 용량을 결정하는 블록이다. 제2 메모리 블록(314)은 ECC 용 및/또는 리던던시 리페어 용 블록이다. 제2 메모리 블록(314)은 제1 메모리 블록들(311, 312, 313)에서 발생하는 불량 셀을 구제하기 위하여 ECC 용, 데이터 라인 리페어 용(data line repair) 및 블록 리페어용(block repair) 것으로 EDB 블록이라 칭할 수 도 있다. 제1 메모리 블록들(311, 312, 313) 각각은 행들 및 열들로 배열되는 복수의 제1 메모리 셀들을 포함하고, 제2 메모리 블록(314)도 행들 및 열들로 배열되는 복수의 제2 메모리 셀들을 포함한다.
입출력 게이팅 회로(290)는 제1 메모리 블록들(311, 312, 313) 및 제2 메모리 블록(294)과 각각 연결되는 복수의 스위칭 회로들(291a~291d)을 포함할 수 있다. 반도체 메모리 장치(200)에서 비트라인들은 액세스할 수 있는 칼럼 로케이션의 최대 수를 나타내는 버스트 길이(burst length, BL)를 지원하기 위하여 버스트 길이에 해당하는 비트라인들이 동시에 액세스될 수 있다. 반도체 메모리 장치(200)는 예시적으로 버스트 길이가 8로 설정될 수 있다.
ECC 회로(400)은 스위칭 회로들(291a~291d)과 상응하는 제1 데이터 라인들(GIO) 및 제2 데이터 라인들(EDBIO) 각각을 통하여 연결될 수 있다. 제어 로직 회로(210)는 어드레스(ADDR) 및 커맨드(CMD)를 디코딩하여 스위칭 회로들(291a~291d)을 제어하는 제1 제어 신호(CTL1)를 입출력 게이팅 회로(290a)에 제공하고, 제2 제어 신호(CTL2)를 제2 ECC 회로(400)에 제공할 수 있다.
커맨드(CMD)가 기입 커맨드인 경우, 제어 로직 회로(210)는 제2 제어 신호(CTL2)를 ECC 회로(400)에 인가하고, ECC 회로(400)은 제2 제어 신호(CTL2)에 응답하여 메인 데이터(MD)에 대하여 ECC 인코딩을 수행하여 패리티 비트들을 생성하고, 메인 데이터(MD)와 패리티 비트들을 포함하는 코드워드(CW)를 입출력 게이팅 회로(290)에 제공할 수 있다. 제어 로직 회로(210)는 제1 제어 신호(CTL1)를 입출력 게이팅 회로(290)에 인가하여 제1 뱅크 어레이(310)의 하나의 서브 페이지에 코드워드(CW)가 저장되도록 할 수 있다.
도 17은 리프레쉬 동작(스크러빙 동작) 또는 독출 동작에서 도 2의 반도체 메모리 장치의 일부를 나타낸다.
도 17에서는 제어 로직 회로(210), 제1 뱅크 어레이(310), 입출력 게이팅 회로(290), ECC 회로(400), 폴트 어드레스 레지스터(590) 및 어드레스 비교기(590)가 도시되어 있다.
도 17을 참조하면, 커맨드(CMD)가 리프레쉬 동작을 지시하는 리프레쉬 커맨드인 경우에, 스크러빙 제어 회로(500)는 리프레쉬 로우 어드레스들을 카운팅한 것에 기초하여 스크러빙 어드레스들을 생성하고, 제어 로직 회로(210)는 제1 제어 신호(CTL1)를 입출력 게이팅 회로(290)에 인가하여 제1 뱅크 어레이(310)의 타겟 페이지의 서브 페이지들 각각에 저장된 코드워드(RCW)가 ECC 회로(400)에 순차적으로 제공되도록 할 수 있다.
ECC 회로(400)은 스크러빙 동작의 제1 구간에서 코드워드(RCW)에 대하여 에러 검출 및 정정 동작을 수행하고, 코드워드(RCW)에서 에러 비트가 검출되는 경우, 에러 비트가 검출될 때마다 에러 발생 신호(EGS)를 제어 로직 회로(210)에 제공하고, 제어 로직 회로(210)는 에러 발생 신호(EGS)에 기초하여 하나의 페이지에 대한 에러 발생 횟수를 카운팅하고, 에러 발생 횟수와 기준 값(VTH)을 비교하여 타겟 페이지에 로우 폴트가 발생하였는지 여부를 결정할 수 있다. 에러 발생 횟수가 기준 값(VTH) 이상인 경우에, 제어 로직 회로(210)는 하이 레벨의 에러 문턱 플래그(ETH)를 ECC 회로(400)에 인가하고, 타겟 페이지의 로우 어드레스를 로우 폴트 어드레스(RF_ADDR)로서 폴트 어드레스 레지스터(580)에 저장할 수 있다.
제어 로직 회로(210)는 스크러빙 동작의 에러 발생 횟수와 기준 값(VTH)과의 비교에 기초하여 제2 구간에서 에러가 검출된 코드워드의 정정 여부를 결정하고,ㅡ 코드워드를 재기입할 수 있다. 예를 들어, 제어 로직 회로(210)는 에러 발생 횟수가 기준 값(VTH) 이상인 경우에, 에러가 검출된 코드워드(RCW)의 정정을 스킵하도록 ECC 회로(400)를 제어할 수 있다.
상기 커맨드(CMD)가 독출 커맨드인 경우, ECC 회로(400)는 코드워드(RCW)의 재기입을 스킵하면서 정정된 메인 데이터(C_MD)를 데이터 입출력 버퍼(295)에 제공할 수 있다.
또한 로우 폴트 어드레스(RF_ADDR)가 폴트 어드레스 레지스터(580)에 저장된 후의 커맨드(CMD)가 독출 커맨드인 경우, 어드레스 비교기(590)는 로우 어드레스(ROW_ADDR)와 로우 폴트 어드레스(RF_ADDR)을 비교하고, 비교 결과를 나타내는 매치 신호(MTS)를 제어 로직 회로(210)에 제공할 수 있다. 매치 신호(MTS)가 로우 어드레스(ROW_ADDR)와 로우 폴트 어드레스(RF_ADDR)가 일치함을 나타내는 경우, 제어 로직 회로(210)는 로우 어드레스(ROW_ADDR)가 지정하는 메모리 셀 로우에 대한 ECC 디코딩 동작을 스킵하도록 ECC 회로(400)를 제어할 수 있다.
도 18은 도 2의 반도체 메모리 장치에서 폴트 어드레스 레지스터를 나타낸다.
도 18을 참조하면, 폴트 어드레스 레지스터(580)의 인덱스들(Idx11~Idx1u, u는 2 이상의 자연수)은 제1 구간에서 로우 폴트를 가지는 것으로 판단된 로우 폴트 메모리 셀 로우들의 로우 폴트 어드레스(RF_ADDR)에 관한 정보를 포함할 수 있다. 폴트 어드레스 레지스터(580)는 복수의 칼럼들(581, 583)을 포함할 수 있다.
칼럼(581)에는 로우 폴트 메모리 셀 로우들 각각의 로우 폴트 어드레스(RF_ADDR)가 기록될 수 있고, 칼럼(583)에는 로우 폴트 메모리 셀 로우들 각각 각각의 에러 발생 횟수(ECNT)가 기록될 수 있다. 로우 폴트 어드레스(RF_ADDR)는 로우 폴트 메모리 셀 로우들 각각 각각의 뱅크 그룹 어드레스(BGA), 뱅크 어드레스(BA) 및 로우 어드레스(RA)를 포함할 수 있다.
도 18에서는 제1 구간에서 검출된 에러 발생 횟수가 3 이상인 경우에 해당 메모리 셀 로우는 로우 폴트를 가지는 것으로 가정한다.
도 2의 제어 로직 회로(210)는 폴트 어드레스 레지스터(580)를 참조하여 로우 폴트 메모리 셀 로우들 중 적어도 일부에 대한 소프트 포스트 패키지 리페어(post package repair; PPR)를 수행할 수 있다. 즉, 제어 로직 회로(210)는 로우 폴트 메모리 셀 로우들 중 적어도 일부에 저장된 데이터를 메모리 셀 어레이(300)의 리던던시 영역에 저장함으로써 소프트 PPR을 수행할 수 있다. 소프트 PPR이 수행된 메모리 셀 로우의 로우 폴트 어드레스(RF_ADDR)는 리셋되고 새로운 메모리 셀 로우의 로우 폴트 어드레스가 저장될 수 있다.
도 19는 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 ECC 회로의 구성을 나타내는 블록도이다.
도 19를 참조하면, ECC 회로(400)는 ECC 인코더(410), ECC 디코더(430) 및 메모리(415)를 포함할 수 있다. 메모리(415)는 ECC(420)를 저장할 수 있다. ECC(420)는 SEC(single error correction) 코드 또는 SECDED(single error correction and double error detection) 코드일 수 있으니 이에 한정되지 않는다.
ECC 인코더(410)는 ECC(420)를 이용하여 제1 뱅크 어레이(310)의 노멀 셀 어레이(NCA)에 저장될 기입 데이터(WMD)와 관련된 패리티 데이터(PRT)를 생성할 수 있다. 패리티 데이터(PRT)는 제1 뱅크 어레이(310)의 리던던시 셀 어레이(RCA)에 저장될 수 있다.
ECC 디코더(430)는 ECC(420)를 이용하여 제1 뱅크 어레이(310)로부터 패리티 데이터(PRT)에 기초하여 독출 데이터(RMD)에 대하여 ECC 디코딩을 수행할 수 있다. ECC 디코딩의 수행 결과, 독출 데이터(RMD)가 적어도 하나의 에러 비트를 포함하는 경우, ECC 디코더(430)는 에러 발생 신호(EGS)를 제어 로직 회로(210)에 제공하고, 스크러빙 동작에서는 독출 데이터(RMD)의 검출된 에러를 선택저으로 정정하여 재기입하고, 독출 동작에서는 정정된 메인 데이터(C_MD)를 출력할 수 있다.
도 20은 본 발명의 실시예들에 따른 도 19의 ECC 회로에서 ECC 인코더를 나타낸다.
도 20을 참조하면, ECC 인코더(410)는 패리티 생성기(420)를 포함할 수 있다. 패리티 생성기(420)는 복수 비트들의 기입 데이터(WMD)와 8 비트의 베이시트 비트(BB)를 수신하고, XOR 어레이 연산을 이용하여 패리티 데이터(PRT)를 생성할 수 있다.
도 21은 본 발명의 실시예들에 따른 도 19의 ECC 회로에서 ECC 디코더를 나타낸다.
도 21을 참조하면, ECC 디코더(430)는 신드롬 생성 회로(440), XOR 게이트(451), 에러 로케이터(460), 데이터 정정기(470), 데이터 래치(480), 멀티플렉서(485) 및 디멀티플렉서(485)를 포함할 수 있다. 신드롬 생성 회로(440)는 체크 비트 생성기(441) 및 신드롬 생성기(443)를 포함할 수 있다.
체크 비트 생성기(441)는 XOR 어레이 연산을 이용하여 독출 데이터(RMD)에 기초하여 체크 비트들(CHB)을 생성하고, 신드롬 생성기(443)는 패리티 비트들(PRT)과 체크 비트들(CHB)의 상승하는 비트들을 비교하여 신드롬(SDR)을 생성한다.
에러 로케이터(460)는 신드롬(SDR)의 비트들이 모두 제로가 아닌 경우, 신드롬(SDR)을 디코딩하여 독출 데이터(RMD)에 포함되는 에러 비트의 위치를 나타내는 에러 위치 신호(EPS)를 데이터 정정기(470)에 제공한다. 에러 로케이터(460)는 또한 독출 데이터(RMD)에 에러 비트가 포함되는 경우, 에러 발생 신호(EGS)를 제어 로직 회로(210)에 제공한다.
데이터 래치(480)는 스크러빙 동작에서는 하나의 페이지로부터 복수의 독출 데이터들(RMDs)를 포함하는 페이지 데이터(PDT)를 수신하고, 동작 모드 신호(OMS)와 데이터 제어 신호(DCS)에 응답하여 스크러빙 동작 에서는 에러 비트를 포함하는 독출 데이터(RMD)를 데이터 정정기(470) 및 멀티플렉서(485)에 제공하거나, 독출 동작에서는 에러 비트에 관계없이, 독출 데이터(RMD)를 데이터 정정기(470)에 제공할 수 있다. 동작 모드 신호(OMS)는 스크러빙 동작 또는 독출 동작을 나타낼 수 있다. 동작 모드 신호(OMS)와 데이터 제어 신호(DCS)는 도 2의 제2 제어 신호(CTL2)에 포함될 수 있다.
데이터 정정기(470)는 독출 데이터(RMD)를 수신하고, 독출 데이터(RMD)에 에러 비트가 포함되는 경우, 에러 위치 신호(EPS)에 기초하여 독출 데이터(RMD)의 에러 비트를 정정하여 정정된 메인 데이터(C_MD)를 출력한다.
멀티플렉서(485)는 에러 문턱 플래그(EFG)에 응답하여 독출 데이터(RMD)와 정정된 데이터 중 하나를 선택하여 디멀티플렉서(490)에 제공한다. 에러 문턱 플래그(EFG)가 에러 발생 횟수가 문턱값 이상임을 나타내는 경우에, 멀티플렉서(485)는 독출 데이터(RMD)를 디멀티플렉서(490)에 제공할 수 있다.
디멀티플렉서(485)는 동작 모드 신호(MS)에 응답하여 스크러빙 동작에서는 멀티플렉서(485)의 출력을 입출력 게이팅 회로(290)에 제공하고 독출 동작에서는 멀티플렉서(485)의 출력을 데이터 입출력 버퍼(295)에 제공할 수 있다.
도 22는 도 2의 반도체 메모리 장치에서 노멀 리프레쉬 동작과 스크러빙 동작이 수행되는 예를 나타낸다.
도 22에서 tRFC는 리프레쉬 사이클을 의미하며 하나의 메모리 셀 로우를 리프레쉬하는데 소요되는 시간을 나타내고, tREFI는 리프레쉬 인터벌을 나타내며 리프레쉬 커맨드가 인가되는 간격을 나타낸다. 도 22를 참조하면, 리프레쉬 커맨드에 응답하여 노멀 리프레쉬 동작(NREF)이 N 번(N은 2 이상의 자연수) 수행될 때마다 스크러빙 제어 회로(500)가 지정하는 적어도 하나의 메모리 셀 로우에 대하여는 스크러빙 동작(SCRB)가 S번(S는 N 보다 작은 1 이상의 자연수) 수행되는 것을 알 수 있다.
하나의 메모리 셀 로우에 대한 스크러빙 동작(SCRB)은 제1 구간(INT11)에서의 M 번의 스크러빙 에러 검출 동작들(SCD1~SCDM)과 제2 구간(INT12)에서 수행되는 정정된 데이터를 재기입하는 스크러빙 동작(SCWC) 또는 정정되지 않은 데이터를 재기입하는 스크러빙 동작(SCWNC)을 포함할 수 있다. 즉, 반도체 메모리 장치(200)는 스크러빙 동작의 제1 구간에서 하나의 메모리 셀 로우의 M 서브 페이지들에 대하여 코드워드 단위로 에러 검출 동작을 수행하여 에러 발생 횟수를 카운팅하고, 상기 카운팅된 에러 발생 횟수에 기초하여 스크러빙 동작의 제2 구간에서 에러를 정정하여 코드워드를 재기입하거나 ECC 디코딩 동작을 오프하여 에러를 정정하지 않고 코드워드를 재기입할 수 있다.
카운팅된 에러 발생 횟수가 기준 값 이상인 경우에 해당 메모리 셀 로우는 로우 폴트가 발생할 가능성이 높고, 로우 폴트가 발생한 메모리 셀 로우에 정정된 코드워드를 재기입하는 것은 오정정 에러(mis-corrected error)가 발생하여, 해당 메모리 셀 로우에서는 정정가능한 에러가 정정불가능 에러로 변화할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치에서는 정정불가능 에러로 변화하는 것을 방지하기 위하여 로우 폴트가 발생한 것으로 판단된 메모리 셀 로우에 에러를 정정하는 것을 스킵하고 에러가 정정되지 않은 코드워드를 재기입한다. 제1 구간(INT11)과 제2 구간(INT12)의 합은 리프레쉬 사이클(tRFC)의 두 배에 해당할 수 있다. 즉 제어 로직 회로(210)는 스크러빙 동작의 구간을 리프레쉬 사이클(tRFC)의 두 배로 할당할 수 있다.
도 23a 및 도 23b는 각각 도 2의 반도체 메모리 장치에서 스크러빙 동작이 수행되는 것을 나타낸다.
도 23a 및 도 23b에서 RMW는 스크러빙 동작의 제1 구간과 제2 구간을 구분하는 신호이고, ECC_ON은 정정된 데이터의 재기입과 관련된 ECC 디코딩 동작을 나타낸다.
도 2 및 도 23a를 참조하면, 스크러빙 동작의 제1 구간(INT21)에서 하나의 메모리 셀 로우의 복수의 서브 페이지들에 대하여 ECC 회로(400)가 에러 검출 동작을 수행하여 에러 발생 횟수를 카운팅하고, 카운팅 된 에러 발생 횟수가 기준 값 이상인 경우에, 에러 문턱 플래그(ETF)가 하이 레벨로 천이한다. 에러 문턱 플래그(ETF)가 하이 레벨로 천이한 것에 응답하여 제어 로직 회로(210)는 상기 메모리 셀 로우의 로우 어드레스(DRA)를 폴트 어드레스 레지스터(580)에 저장한다.
제2 구간(INT22)에서 에러 문턱 플래그(ETF)가 하이 레벨이므로, 에러 비트의 정정은 스킵된다(ECC_ON이 로우 레벨). 다른 메모리 셀 로우에 대한 제1 구간(INT31)과 제2 구간(INT32)에서의 동작은 제1 구간(INT21)과 제2 구간(INT22) 각각에서의 동작과 실질적으로 동일하다.
도 2 및 도 23b를 참조하면, 스크러빙 동작의 제1 구간(INT21')에서 하나의 메모리 셀 로우의 복수의 서브 페이지들에 대하여 ECC 회로(400)가 에러 검출 동작을 수행하여 에러 발생 횟수를 카운팅하고, 카운팅 된 에러 발생 횟수가 기준 값보다 작은 경우에, 에러 문턱 플래그(ETF)는 로우 레벨로 유지된다. 에러 문턱 플래그(ETF)가 로우 레벨인 것에 응답하여 제어 로직 회로(210)는 상기 메모리 셀 로우의 로우 어드레스(DRA)를 폴트 어드레스 레지스터(580)에 저장하지 않는다.
제2 구간(INT22')에서 에러 문턱 플래그(ETF)가 로우 레벨이므로, 에러 비트는 정정되고 정정된 코드워드가 재기입된다(ECC_ON이 하이 레벨). 다른 메모리 셀 로우에 대한 제1 구간(INT31')과 제2 구간(INT32')에서의 동작은 제1 구간(INT21')과 제2 구간(INT22') 각각에서의 동작과 실질적으로 동일하다.
도 24는 본 발명의 실시예들에 따른 스크러빙 동작을 나타내는 흐름도이다.
도 2 및 도 24를 참조하면, 스크러빙 동작의 제1 구간에서 ECC 회로(400)는 제1 메모리 셀 로우의 복수의 서브 페이지들에 대하여 코드워드 단위로 에러 검출 동작을 수행하고(S110), 에러의 발생 여부를 판단한다(S120). 에러가 발생하지 않은 경우(S120에서 NO), 로우 어드레스를 1만큼 증가시켜 제2 메모리 셀 로우에 대하여 동작(S110)을 수행한다.
에러가 발생한 경우(S120에서 YES), 에러 발생 횟수가 기준값(VTH) 이상인지 여부를 판단한다(S130). 에러 발생 횟수가 기준값(VTH) 이상인 경우(S130에서 YES), 에러를 정정하지 않고 코드워드를 재기입하면서 스크러빙 동작을 수행한다(S140). 에러 발생 횟수가 기준값(VTH) 보다 작은 경우(S130에서 NO), 에러를 정정하고, 정정된 코드워드를 재기입하면서 스크러빙 동작을 수행한다(S150).
도 25는 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 25를 참조하면, 복수의 뱅크 어레이들(310a~310s)를 구비하는 반도체 메모리 장치(200a)가 도시되어 있고, 뱅크 어레이들(310a~310s)에 대하여 ECC 엔진들(400a~400s) 각각과 서브 폴트 어드레스 레지스터들(580a~580s) 각각이 배치되어 있다,
뱅크 어레이(310a)에서는 로우 폴트가 발생한 메모리 셀 로우가 검출되지 않아, ECC 엔진(400a)은 노멀 스크러빙 동작을 수행하고, 뱅크 어레이들(310b, 310s)에서는 로우 폴트(RF)가 발생한 메모리 셀 로우가 검출되어, 서브 폴트 어드레스 레지스터들(580b, 580s) 각각에 해당하는 메모리 셀 로우의 어드레스가 로우 폴트 어드레스로 저장되고, ECC 엔진들(400b, 400s) 각각은 스크러빙 동작의 제2 구간에서 에러를 정정하지 않고 재기입하는 스크러빙 동작을 수행한다(OFF).
즉 제어 로직 회로(210)는 복수의 뱅크 어레이들 뱅크 어레이들(310a~310s) 각각에서의 로우 폴트 어드레스의 검출 여부에 기초하여 복수의 뱅크 어레이들(310a~310s) 중 하나의 뱅크 어레이에 대한 ECC 엔진과 서브 폴트 어드레스 레지스터를 개별적으로 제어할 수 있다.
도 26은 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 26을 참조하면, 반도체 메모리 장치(600)는, 스택드 칩 구조에서 소프트 데이터 페일의 분석 및 구제 기능을 제공하기 위해 버퍼 다이(610)와 그룹 다이(620)를 포함할 수 있다.
그룹 다이(620)는 버퍼 다이(610)의 상부에 적층되고 복수의 쓰루 실리콘 비아(이하 TSV) 라인들을 통해 데이터를 통신하는 복수의 메모리 다이들(620-1,620-2,...,620-p)을 포함할 수 있다.
상기 복수의 메모리 다이들(620-1,620-2,...,620-p) 중 적어도 하나는 메모리 셀들을 구비하는 셀 코어(621), 버퍼 다이(610)로 전송되는 전송 데이터를 이용하여 전송 패리티 비트들을 생성하는 ECC 회로(622), 리프레쉬 제어 회로(624), 스크러빙 제어 회로(623) 및 폴트 어드레스 레지스터(625)를 포함할 수 있다. 여기서, ECC 회로(622)는 메모리 다이에 설치되는 회로이므로 셀 코어 ECC 회로로 칭해질 수 있다. ECC 회로(625)는 도 19의 ECC 회로(400)을 채용할 수 있다. 리프레쉬 제어 회로(624)는 도 4의 리프레쉬 제어 회로(385)를 채용할 수 있다, 스크러빙 제어 회로(623)는 도 7의 스크러빙 제어 회로(500) 또는 도 13의 스크러빙 제어 회로(500a)를 채용할 수 있다.
ECC 회로(622)과 스크러빙 제어 회로(623)는 메모리 다이에 포함되는 메모리 셀 로우들에 대한 리프레쉬 동작 시에 스크러빙 동작을 수행하여 제1 구간에서의 카운팅된 에러 발생 횟수가 기준값 이상인 경우에, 해당 메모리 셀 로우의 어드레스를 폴트 어드레스 레지스터(625)에 로우 폴트 어드레스로 저장하고, 제2 구간에서 검출된 에러의 정정을 스킵하고 재기입하여 정정불가능 에러가 발생하는 것을 방지할 수 있다.
버퍼 다이(610)는 상기 복수의 TSV 라인들을 통해 수신되는 전송 데이터에 전송 에러가 발생된 경우에 전송 패리티 비트들을 이용하여 전송 에러를 정정함에 의해 에러 정정된 데이터를 생성하는 비하 ECC 회로(612)을 포함할 수 있다.
반도체 메모리 장치(600)는 상기 TSV 라인들을 통해 상기 데이터 및 제어 신호들을 통신하는 스택 칩 타입 메모리 장치 혹은 스택드 메모리 장치일 수 있다. 상기 TSV 라인들은 실리콘 관통 전극들로도 칭해질 수 있다.
하나의 메모리 다이(620-p)에 형성되는 데이터 TSV 라인 그룹(632)은 64개의 TSV 라인들(L1~Lp)로 구성될 수 있고, 패리티 TSV 라인 그룹(634)은 8개의 TSV 라인들(L10~Lq)로 구성될 수 있다. 데이터 TSV 라인 그룹(632)의 TSV 라인들라인들(L1~Lp)과 패리티 TSV 라인 그룹(634)의 TSV 라인들(L10~Lq)은 복수의 메모리 다이들(620-1~620-p)의 사이에 대응적으로 형성된 마이크로 범프(MCB)들에 연결될 수 있다.
복수의 메모리 다이들(620-1~620-p) 중 적어도 하나는 하나의 액세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 DRAM 셀들을 가질 수 있다.
반도체 메모리 장치(600)는 데이터 버스(B10)를 통해 외부의 메모리 컨트롤러와 통신하기 위해 3D 칩 구조 또는 2.5D 칩 구조를 가질 수 있다. 상기 버퍼 다이(610)는 데이터 버스(B10)를 통해 메모리 컨트롤러 연결될 수 있다.
비아 ECC 회로(612)는 데이터 TSV 라인 그룹(632)을 통해 수신되는 전송 데이터에 전송 에러가 발생되었는 지의 여부를 패리티 TSV 라인 그룹(634)을 통해 수신되는 전송 패리티 비트들을 이용하여 체크한다. 전송 에러가 발생되는 경우에 비아 ECC 회로(612)는 전송 패리티 비트들을 이용하여 전송 데이터에 대한 전송 에러를 정정한다. 전송 에러의 비트 수가 정정 불가한 경우에 비아 ECC 회로(612)는 데이터 에러 발생을 알리는 정보를 출력할 수 있다.
도 27은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 2 내지 도 27을 참조하면, 각각이 복수의 휘발성 메모리 셀들을 포함하는 복수의 메모리 셀 로우들을 구비하는 메모리 셀 어레이(300)를 구비하는 반도체 메모리 장치(200)의 동작 방법에서는, 상기 복수의 메모리 셀 로우들 중에서, 리프레쉬 로우 어드레스들에 기초하여 스크러빙 동작을 수행하기 위한 메모리 셀 로우를 선택한다(S210). 즉, 스크러빙 제어 회로(500)는 리프레쉬 로우 어드레스들을 생성하여 스크러빙 동작을 수행할 스크러빙 어드레스들을 생성할 수 있다.
ECC 회로(400)는 스크러빙 동작의 제1 구간에서 상기 선택된 메모리 셀 로우의 복수의 서브 페이지들에 대하여 코드워드 단위로 에러를 검출하여 에러 발생 횟수를 카운팅한다(S230). ECC 회로(400)는 제어 로직 회로(210)에 제어에 따라 상기 제1 구간에서 카운팅된 에러 발생 횟수에 기초하여 스크러빙 동작의 제2 구간에서 에러를 정정하고 정정된 코드워드를 기입하거나 에러 정정을 스킵하여 정정되지 않은 코드워드를 재기입한다(S250).
제어 로직 회로(210)는 에러 발생 횟수가 기준 값 이상인 경우, 선택된 메모리 셀 로우의 어드레스를 로우 폴트 어드레스로서 폴트 어드레스 레지스터(580)에 저장할 수 있다. 제어 로직 회로(210)는 외부로부터의 액세스 어드레스가 로우 폴트 어드레스와 일치하고, 상기 액세스 어드레스에 수반된 커맨드가 독출 커맨드인 경우, 상기 액세스 어드레스가 지정하는 메모리 셀 로우에 대한 ECC 디코딩을 스킵하도록 ECC 회로(400)를 제어한다.
도 28은 본 발명의 실시예들에 따른 적층형 메모리 장치를 포함하는 반도체 패키지의 예를 나타내는 구조도이다.
도 28을 참조하면, 반도체 패키지(900)는 하나 이상의 적층형 메모리 장치(910) 및 그래픽 프로세서(GPU, 920)를 포함할 수 있고, 그래픽 프로세서(920)는 메모리 컨트롤러(925)를 포함할 수 있다.
상기 적층형 메모리 장치(910) 및 그래픽 프로세서(920)는 인터포저(Interposer, 930) 상에 장착되고, 적층형 메모리 장치(910) 및 그래픽 프로세서(920)가 장착된 인터포저(930)는 패키지 기판(940) 상에 장착될 수 있다. 메모리 컨트롤러(925) 도 1의 메모리 컨트롤러(100)와 실질적으로 동일한 기능을 수행할 수 있다.
적층형 메모리 장치(910)는 다양한 형태로 구현이 가능하며, 일 실시예에 따라 적층형 메모리 장치(910)는 다수 개의 레이어들이 적층된 HBM(High Bandwidth Memory) 형태의 메모리 장치일 수 있다. 이에 따라, 적층형 메모리 장치(910)는 버퍼 다이 및 복수의 메모리 다이들을 포함하고 복수의 메모리 다이들은 각각 메모리 셀 어레이 및 ECC 회로, 스크러빙 제어 회로 및 폴트 어드레스 레지스터를 포함할 수 있다.
인터포저(930) 상에는 다수 개의 적층형 메모리 장치(910)들이 장착될 수 있으며, 그래픽 프로세서(920)는 다수개의 적층형 메모리 장치(910)들과 통신할 수 있다. 일 예로서, 적층형 메모리 장치(910)들 각각과, 그래픽 프로세서(920)는 물리 영역을 포함할 수 있으며, 물리(PHY) 영역을 통해 적층형 메모리 장치(910)들과 그래픽 프로세서(920) 사이에서 통신이 수행될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에서는 반도체 메모리 장치가 ECC 회로, 스크러빙 제어 회로 및 폴트 어드레스 레지스터를 포함하고, ECC 회로는 스크러빙 제어 회로에서 리프레쉬 로우 어드레스들에 기초하여 제공되는 스크러빙 어드레스에 해당하는 메모리 셀 로우의 복수의 서브 페이지들에 대하여 제1 구간에서 코드워드 단위로 에러 검출 동작을 수행하여 에러 발생 횟수를 카운팅하고, 에러 발생 횟수가 기준 값 이상인 경우에, 상기 메모리 셀 로우의 어드레스를 로우 폴트 어드레스로서 상기 폴트 어드레스 레지스터에 저장하고, 제2 구간에서에러를 정정을 스킵하고 정정되지 않은 코드워드를 재기입한다. 따라서 정정가능 에러가 누적되어 정정불가능 에러로 변경되는 것을 방지하여 반도체 메모리 장치의 성능 및 신뢰성을 향상시킬 수 있다.
본 발명은 복수의 휘발성 메모리 셀들과 ECC 회로를 채용하는 반도체 메모리 장치를 사용하는 다양한 시스템에 적용될 수 있다. 즉 본 발명은 스마트 폰, 내비게이션 시스템, 노트북 컴퓨터, 데스크 탑 컴퓨터, 게임 콘솔 등과 같은 반도체 메모리 장치를 동작 메모리로 사용하는 다양한 시스템에 적용될 수 있다.
상술한 바와 같이, 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 각각이 복수의 휘발성 메모리 셀들을 포함하는 복수의 메모리 셀 로우들을 구비하는 메모리 셀 어레이;
    에러 정정 코드(error correction code; 이하 'ECC') 회로;
    폴트 어드레스 레지스터;
    상기 메모리 셀 로우들을 리프레쉬하기 위한 리프레쉬 로우 어드레스들에 기초하여, 상기 메모리 셀 로우들 중 선택된 제1 메모리 셀 로우에 대한 스크러빙 동작을 수행하기 위한 스크러빙 어드레스들을 생성하는 스크러빙 제어 회로; 및
    상기 ECC 회로 및 상기 스크러빙 제어 회로를 제어하는 제어 로직 회로를 포함하고,
    상기 제어 로직 회로는 상기 스크러빙 동작의 제1 구간에서 상기 스크러빙 어드레스들에 응답하여 상기 제1 메모리 셀 로우의 복수의 서브 페이지들에 대하여 코드워드 단위로 에러 검출 동작을 수행하도록 상기 ECC 회로를 제어하여 에러 발생 횟수를 카운팅하고, 상기 에러 발생 횟수에 기초하여 상기 스크러빙 동작의 제2 구간에서, 상기 에러가 검출된 코드워드의 정정여부를 결정하여 재기입하고, 상기 에러 발생 횟수가 기준 값 이상인 경우, 상기 제1 메모리 셀 로우의 어드레스를 로우 폴트 어드레스로서 상기 폴트 어드레스 레지스터에 저장하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제어 로직 회로는 상기 에러 발생 횟수가 상기 기준 값보다 작은 경우, 상기 제2 구간에서 상기 정정된 코드워드를 해당하는 서브 페이지에 재기입하도록 상기 ECC 회로를 제어하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 제어 로직 회로는 상기 에러 발생 횟수가 상기 기준 값 이상인 경우, 상기 제2 구간에서 상기 에러가 검출된 코드워드를 정정하지 않고 상기 정정하지 않은 코드워드를 재기입하도록 상기 ECC 회로를 제어하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    외부로부터의 액세스 어드레스를 상기 폴트 어드레스 레지스터에 저장된 상기 로우 폴트 어드레스와 비교하여 매치 신호를 상기 제어 로직 회로에 제공하는 어드레스 비교기를 더 포함하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 액세스 어드레스에 수반되는 커맨드가 독출 커맨드이고, 상기 매치 신호가 상기 액세스 어드레스가 상기 로우 폴트 어드레스와 일치함을 나타내는 경우, 상기 제어 로직 회로는 상기 액세스 어드레스가 지정하는 메모리 셀 로우에 대한 ECC 디코딩을 스킵하도록 상기 ECC 회로를 제어하는 반도체 메모리 장치.
  6. 제4항에 있어서,
    상기 어드레스 비교기는 상기 액세스 어드레스와 상기 로우 폴트 어드레스 각각의 일부 비트들을 무관심 처리하여 상기 매치 신호를 상기 어 로직 회로에 제공하는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 제어 로직 회로는 상기 제1 구간에서 상기 에러 발생 횟수가 K(K는 3이상의 자연수) 개 이상인 경우, 상기 제1 메모리 셀 로우의 어드레스를 상기 로우 폴트 어드레스로서 상기 폴트 어드레스 레지스터에 기록하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 스크러빙 제어 회로는
    상기 리프레쉬 로우 어드레스들을 카운팅하고, 상기 리프레쉬 로우 어드레스들이 N(N은 2 이상의 자연수)번 카운팅될 때마다 활성화되는 내부 스크러빙 신호를 생성하는 카운터; 및
    상기 내부 스크러빙 신호에 응답하여 상기 제1 메모리 셀 로우의 노멀 스크러빙 동작과 관련된, 노멀 스크러빙 어드레스를 생성하는 스크러빙 어드레스 생성기를 포함하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 노멀 스크러빙 어드레스는 하나의 메모리 셀 로우를 지정하는 스크러빙 로우 어드레스와 상기 하나의 메모리 셀 로우에 포함된 코드워드들 중 하나를 지정하는 스크러빙 칼럼 어드레스를 포함하고,
    상기 스크러빙 어드레스 생성기는,
    상기 내부 스크러빙 신호가 활성화되는 동안에 상기 스크러빙 칼럼 어드레스를 하나씩 증가시키는 페이지 세그먼트 카운터; 및
    상기 스크러빙 칼럼 어드레스가 최대값에 도달할 때마다 상기 스크러빙 로우 어드레스를 하나씩 증가시키는 로우 카운터를 포함하는 반도체 메모리 장치.
  10. 제1항에 있어서, 상기 스크러빙 제어 회로는
    상기 리프레쉬 로우 어드레스들을 카운팅하고, 상기 리프레쉬 로우 어드레스들이 M(M은 3 이상의 자연수) 번 카운팅될 때마다 활성화되는 내부 스크러빙 신호를 생성하는 카운터;
    상기 내부 스크러빙 신호와 스크러빙 모드 신호에 응답하여 제1 스크러빙 모드에서, 상기 제1 메모리 셀 로우의 노멀 스크러빙 동작과 관련된, 노멀 스크러빙 어드레스를 생성하는 스크러빙 어드레스 생성기; 및
    상기 내부 스크러빙 신호와 상기 스크러빙 모드 신호에 응답하여 제2 스크러빙 모드에서 상기 제1 메모리 셀 로우의 위크 코드워들과 관련된 위크 코드워드 어드레스를 생성하는 위크 코드워드 어드레스 생성기를 포함하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 위크 코드워드 어드레스 생성기는,
    상기 위크 코드워드들 각각의 어드레스 정보를 저장하는 어드레스 저장 테이블; 및
    상기 내부 스크러빙 신호에 응답하여 상기 어드레스 저장 테이블의 위치 정보를 제공하는 포인터 신호를 생성하는 테이블 포인터를 포함하는 반도체 메모리 장치.
  12. 제1항에 있어서,
    외부로부터의 커맨드에 응답하여 상기 리프레쉬 로우 어드레스들을 생성하는 리프레쉬 제어 회로; 및
    상기 기준 값을 저장하는 퓨즈 회로를 더 포함하고,
    상기 커맨드는 리프레쉬 커맨드이고,
    상기 기준 값은 상기 퓨즈 회로의 프로그램에 의하여 변경 가능한 반도체 메모리 장치.
  13. 제1항에 있어서,
    상기 제1 구간과 상기 제2 구간의 합은 상기 메모리 셀 로우들 중 하나의 메모리 셀 로우를 리프레쉬하는 리프레쉬 사이클의 두 배에 해당하는 반도체 메모리 장치.
  14. 제1항에 있어서, 상기 ECC 회로는
    상기 복수의 코드워드들에 대한 상기 에러 검출 및 정정 동작을 수행하는 ECC 디코더를 포함하고,
    상기 ECC 디코더는
    상기 복수의 코드워드들을 저장하는 데이터 래치;
    상기 복수의 코드워드들 각각의 메인 데이터와 패리티 데이터를 기초로 신드롬을 생성하는 신드롬 생성 회로;
    상기 신드롬에 기초하여 상기 메인 데이터에 포함되는 적어도 하나의 에러 비트의 위치를 나타내는 에러 위치 신호를 생성하는 에러 로케이터;
    상기 데이터 래치에 저장된 복수의 코드워드들 중에서 상기 에러 정보에 기초하여 선택된 코드워드들을 제공받고, 상기 에러 위치 신호에 기초하여 상기 선택된 코드워드들 각각의 에러 비트를 정정하는 데이터 정정기를 포함하는 반도체 메모리 장치.
  15. 제1항에 있어서,
    상기 제어 로직 회로는 상기 로우 폴트 어드레스에 해당하는 메모리 셀 로우에 저장된 데이터를 상기 메모리 셀 어레이의 리던던시 영역에 저장하여 상기 로우 폴트 어드레스에 해당하는 메모리 셀 로우에 대한 소프트 포스트 패키지 리페어(post package repair; PPR)를 수행하는 반도체 메모리 장치.
  16. 제1항에 있어서,
    상기 메모리 셀 어레이는 복수의 뱅크 어레이들을 포함하고,
    상기 ECC 회로는 상기 복수의 뱅크 어레이들에 대응되는 복수의 ECC 엔진을 포함하고,
    상기 폴트 어드레스 레지스터는 상기 복수의 뱅크 어레이들에 대응되는 복수의 서브 폴트 어드레스 레지스터들을 포함하고,
    상기 제어 로직 회로는 상기 복수의 뱅크 어레이들 각각에서의 상기 로우 폴트 어드레스의 검출 여부에 기초하여 상기 복수의 뱅크 어레이들 중 하나의 뱅크 어레이에 대한 ECC 엔진과 서브 폴트 어드레스 레지스터를 개별적으로 제어하는 반도체 메모리 장치.
  17. 제1항에 있어서, 상기 반도체 메모리 장치는
    적어도 하나의 버퍼 다이; 및
    상기 적어도 하나의 버퍼 다이 상부에 적층되고 복수의 관통 라인들을 통해 데이터를 통신하는 복수의 메모리 다이들을 포함하며,
    상기 복수의 메모리 다이들 중 적어도 하나는 상기 메모리 셀 어레이와 상기 ECC 회로, 상기 스크러빙 제어 회로 및 상기 리프레쉬 로우 어드레스들을 생성하는 리프레쉬 제어 회로를 포함하는 반도체 메모리 장치.
  18. 각각이 복수의 휘발성 메모리 셀들을 포함하는 복수의 메모리 셀 로우들을 구비하는 메모리 셀 어레이를 구비하는 반도체 메모리 장치의 동작 방법으로서,
    상기 메모리 셀 로우들을 리프레쉬하기 위한 리프레쉬 로우 어드레스들에 기초하여 상기 메모리 셀 로우들 중 스크러빙 동작을 수행하기 위한 제1 메모리 셀 로우를 선택하는 단계;
    상기 스크러빙 동작의 제1 구간 동안, 에러 정정 코드(error correction code) 회로에서, 상기 제1 메모리 셀 로우의 서브 페이지들에 대하여 코드워드 단위로 에러 검출 동작을 수행하여 에러 발생 횟수를 카운팅하는 단계; 및
    상기 에러 발생 횟수에 기초하여 상기 스크러빙 동작의 제2 구간에서 상기 에러가 검출된 코드워드의 정정여부를 결정하여 재기입하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  19. 제18항에 있어서,
    상기 에러 발생 횟수를 기준 값과 비교하는 단계;
    상기 에러 발생 횟수가 상기 기준 값 이상인 경우, 상기 제1 메모리 셀 로우의 어드레스를 로우 폴트 어드레스로서 폴트 어드레스 레지스터에 저장하는 단계; 및
    외부로부터의 액세스 어드레스가 상기 로우 폴트 어드레스와 일치하고, 상기 액세스 어드레스에 수반된 커맨드가 독출 커맨드인 경우, 상기 액세스 어드레스가 지정하는 메모리 셀 로우에 대한 ECC 디코딩을 스킵하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  20. 각각이 복수의 휘발성 메모리 셀들을 포함하는 복수의 메모리 셀 로우들을 구비하는 메모리 셀 어레이;
    에러 정정 코드(error correction code; 이하 'ECC') 회로;
    폴트 어드레스 레지스터;
    상기 메모리 셀 로우들을 리프레쉬하기 위한 리프레쉬 로우 어드레스들을 생성하는 리프레쉬 제어 회로;
    상기 리프레쉬 로우 어드레스들의 카운팅에 기초하여, 상기 메모리 셀 로우들 중 선택된 제1 메모리 셀 로우에 대한 스크러빙 동작을 수행하기 위한 스크러빙 어드레스들을 생성하는 스크러빙 제어 회로; 및
    상기 ECC 회로 및 상기 스크러빙 제어 회로를 제어하는 제어 로직 회로를 포함하고,
    상기 제어 로직 회로는 상기 스크러빙 동작의 제1 구간에서 상기 스크러빙 어드레스들에 응답하여 상기 제1 메모리 셀 로우의 복수의 서브 페이지들에 대하여 코드워드 단위로 에러 검출 동작을 수행하여 에러 발생 횟수를 카운팅하고, 상기 제1 구간에서 카운팅된 상기 에러 발생 횟수에 기초하여 상기 스크러빙 동작의 제2 구간에서, 상기 에러가 검출된 코드워드의 정정여부를 결정하여 재기입하고, 상기 에러 발생 횟수가 기준 값 이상인 경우, 상기 제1 메모리 셀 로우의 어드레스를 로우 폴트 어드레스로서 상기 폴트 어드레스 레지스터에 저장하고,
    외부로부터의 액세스 어드레스가 상기 로우 폴트 어드레스와 일치하고, 상기 액세스 어드레스에 수반되는 커맨드가 독출 커맨드인 경우, 상기 제어 로직 회로는 상기 액세스 어드레스가 지정하는 메모리 셀 로우에 대한 ECC 디코딩을 스킵하도록 상기 ECC 회로를 제어하는 반도체 메모리 장치.
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