CN114253759A - 半导体存储器件和操作半导体存储器件的方法 - Google Patents

半导体存储器件和操作半导体存储器件的方法 Download PDF

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Abstract

一种半导体存储器件包括存储单元阵列、纠错码(ECC)电路、故障地址寄存器、清理控制电路和控制逻辑电路。所述存储单元阵列包括多个存储单元行。所述清理控制电路基于对所述存储单元阵列执行的刷新操作产生清理地址。所述控制逻辑电路控制所述ECC电路，使得所述ECC电路对第一存储单元行中的多个子页面执行错误检测操作，以对错误发生数目进行计数，并基于所述错误发生数目判定是否纠正在其中检测到错误的码字。回写未纠正的码字或纠正后的码字，并且基于所述错误发生数目，可以将所述第一存储单元行的行地址作为行故障地址存储在所述故障地址寄存器中。

Description

半导体存储器件和操作半导体存储器件的方法
相关申请的交叉引用
本申请要求于2020年9月22日向韩国知识产权局提交的韩国专利申请No.10-2020-0122514的优先权的权益，其公开内容通过引用整体并入本文。
技术领域
本公开的各方面涉及存储器件，更具体地涉及半导体存储器件，并且涉及操作半导体存储器件的方法。
背景技术
半导体存储器件可以分为诸如闪存器件的非易失性存储器件和诸如DRAM的易失性存储器件。DRAM的高速运行和成本效率使得DRAM可以用于系统存储器。由于DRAM的制造设计规则不断缩小，因此DRAM中存储单元的位错误可能会迅速增加，并且DRAM的良率可能会下降。因此，需要提高半导体存储器件的可靠性和/或可信度。
发明内容
本公开的一些方面提供了一种具有改进的或提高的可靠性、可信度和/或性能的半导体存储器件。
一些示例实施例提供了一种能够提高可靠性、可信度和/或性能的操作半导体存储器件的方法。
根据一些示例实施例，一种半导体存储器件包括存储单元阵列、纠错码(ECC)电路、故障地址寄存器、清理控制电路和控制逻辑电路。所述存储单元阵列包括多个存储单元行，并且所述多个存储单元行均包括易失性存储单元。所述清理控制电路被配置为产生用于对从所述多个存储单元行中选择的第一存储单元行的清理操作的清理地址。所述清理地址是基于对所述多个存储单元行执行的刷新操作而产生的。所述控制逻辑电路被配置为控制所述ECC电路和所述清理控制电路，并且控制所述ECC电路，使得所述ECC电路在所述清理操作的第一间隔期间，对所述第一存储单元行中的多个子页面执行错误检测操作，以对所述第一存储单元行中的错误发生数目进行计数；基于所述第一存储单元行中的所述错误发生数目，选择性地纠正在其中检测到错误的码字，得到纠正后的码字或未纠正的码字；在所述清理操作的第二间隔期间，回写所述纠正后的码字或所述未纠正的码字；以及响应于所述第一存储单元行中的所述错误发生数目等于或大于参考值，将所述第一存储单元行的行地址作为行故障地址存储在所述故障地址寄存器中。
根据一些示例实施例，提供了一种操作半导体存储器件的方法，所述半导体存储器件包括存储单元阵列，所述存储单元阵列包括多个存储单元行。根据所述方法，基于用于刷新所述存储单元行的刷新行地址从所述多个存储单元行选择第一存储单元行；通过纠错码(ECC)电路以码字为单位对所述第一存储单元行中的多个子页面执行错误检测操作，并且对所述第一存储单元行中的错误发生数目进行计数；基于所述第一存储单元行中的所述错误发生数目判定是否纠正在其中检测到错误的码字；以及基于所述判定，在进行纠正或不进行纠正的情况下，将在其中检测到错误的所述码字回写到所述存储单元阵列。
根据一些示例实施例，一种半导体存储器件包括：存储单元阵列、纠错码(ECC)电路、故障地址寄存器、刷新控制电路、清理控制电路和控制逻辑电路。所述存储单元阵列包括多个存储单元行，并且所述多个存储单元行均包括易失性存储单元。所述刷新控制电路被配置为产生用于刷新所述存储单元行的刷新行地址。所述清理控制电路被配置为基于对所述刷新行地址的计数产生清理地址，所述清理地址用于对从所述多个存储单元行中选择的第一存储单元行执行清理操作。所述控制逻辑电路被配置为控制所述ECC电路和所述清理控制电路，控制所述ECC电路，使得所述ECC电路在所述清理操作的第一间隔期间，对所述第一存储单元行中的多个子页面执行错误检测操作，以对错误发生数目进行计数；基于所述错误发生数目，判定是否纠正在其中检测到错误的码字；响应于所述第一存储单元行中的所述错误发生数目等于或大于参考值，将所述第一存储单元行的行地址作为行故障地址存储在所述故障地址寄存器中；以及当从外部源接收的访问地址与所述行故障地址匹配时并且当所述访问地址与读取命令相关联时，控制所述ECC电路跳过对由所述访问地址指定的存储单元行的ECC解码。
因此，在一些实施例中，半导体存储器件包括ECC电路、清理控制电路和故障地址寄存器。ECC电路可以被配置为对由从清理控制电路提供的清理地址指定的存储单元行中的码字顺序地执行错误检测操作，并且对错误发生数目进行计数。当计数得到的错误发生数目等于或大于参考值时，ECC电路可以将该存储单元行的行地址作为行故障地址存储在故障地址寄存器中。ECC电路可以跳过纠错并回写未纠正的码字。因此，半导体存储器件可以防止错误位累积并且可以提高可靠性、可信度和/或性能。
附图说明
下面将参考附图更详细地描述示例实施例。
图1是示出根据一些示例实施例的存储器系统的框图。
图2是示出根据一些示例实施例的图1中的半导体存储器件的框图。
图3示出了图2的半导体存储器件中的第一存储体(bank)阵列的示例。
图4是示出根据一些示例实施例的图2的半导体存储器件中的刷新控制电路的框图。
图5是示出根据一些示例实施例的图4中所示的刷新时钟发生器的示例的电路图。
图6是示出根据一些示例实施例的图4中的刷新时钟发生器的另一示例的电路图。
图7是示出根据一些示例实施例的图2的半导体存储器件中的清理控制电路的示例的框图。
图8是示出根据一些示例实施例的图7的清理控制电路中的清理地址产生器的框图。
图9是示出根据一些示例实施例的图1中的半导体存储器件的另一示例的框图。
图10是示出半导体存储器件的存储单元之间的干扰的电路图。
图11是示出根据一些示例实施例的图9的半导体存储器件中的牺牲地址检测器的示例的框图。
图12是示出图11的牺牲地址检测器中的干扰检测器的框图。
图13是示出根据一些示例实施例的图9的半导体存储器件中的清理控制电路的示例的框图。
图14是示出根据一些示例实施例的图13的清理控制电路中的清理地址产生器的框图。
图15示出了根据一些示例实施例的图13的清理控制电路中的弱码字地址产生器。
图16示出了在写入操作中的图2的半导体存储器件的一部分。
图17示出了在刷新操作或读取操作中的图2的半导体存储器件的一部分。
图18示出了根据一些示例实施例的图2的半导体存储器件中的故障地址寄存器的示例。
图19是示出根据一些示例实施例的图2的半导体存储器件中的ECC电路的示例的框图。
图20示出了根据一些示例实施例的图19的ECC电路中的ECC编码器的示例。
图21示出了根据一些示例实施例的图19的ECC电路中的ECC解码器的示例。
图22示出了根据一些示例实施例的在图2的半导体存储器件中执行正常刷新操作和清理操作。
图23A和图23B示出了在图2的半导体存储器件中执行的清理操作的各方面。
图24是示出根据一些示例实施例的清理操作的流程图。
图25是示出根据一些示例实施例的半导体存储器件的框图。
图26是示出根据一些示例实施例的半导体存储器件的框图。
图27是示出根据一些示例实施例的操作半导体存储器件的方法的流程图。
图28是示出根据一些示例实施例的包括堆叠存储器件的半导体封装件的图。
具体实施方式
下文将参考示出了一些示例实施例的附图更全面地描述各种示例实施例。
图1是示出根据一些示例实施例的存储器系统的框图。
参照图1，存储器系统20可以包括存储器控制器100和半导体存储器件200。
存储器控制器100可以控制存储器系统20的整体操作。存储器控制器100可以控制外部主机(未示出)与半导体存储器件200之间的整体数据交换。例如，存储器控制器100可以响应于来自外部主机的请求，将数据写入半导体存储器件200中和/或从半导体存储器件200读取数据。
此外，存储器控制器100可以向半导体存储器件200发出操作命令以控制半导体存储器件200。存储器控制器100可以向半导体存储器件200发送时钟信号CLK、命令CMD和地址(信号)ADDR，并且可以与半导体存储器件200交换主数据MD。
在一些示例实施例中，半导体存储器件200是包括动态存储单元的存储器件，例如，动态随机存取存储器(DRAM)、双倍数据速率4(DDR4)同步DRAM(SDRAM)、DDR5 SDRAM、低功率DDR4(LPDDR4)SDRAM、LPDDR5 SDRAM或LPDDR6 DRAM。
半导体存储器件200可以包括存储主数据MD和奇偶校验数据的存储单元阵列300、纠错码(ECC)电路400、控制逻辑电路210、清理(scrubbing)控制电路500和故障地址寄存器FAR 580。
ECC电路400可以在控制逻辑电路210的控制下，对要存储在存储单元阵列300的目标页面中的写入数据执行编码或ECC编码，以及对从目标页面读取的码字执行解码或ECC解码。
清理控制电路500可以产生清理地址，其用于对多个存储单元行中的第一存储单元行执行清理操作。例如，每当对存储单元阵列300中包括的多个存储单元行中的N个存储单元行执行刷新(refresh)操作时，可以产生清理地址，并且可以执行清理操作。这里，N是等于或大于三的自然数。
清理操作可以至少包括第一间隔和第二间隔。清理操作可以包括：在清理操作的第一间隔期间执行的错误检测操作，以及在清理操作的第二间隔期间执行的选择性纠错和回写操作。
控制逻辑电路210可以控制ECC电路400，使得ECC电路400在清理操作的第一间隔期间以码字为单位对第一存储单元行中的多个子页面执行错误检测操作，以对错误发生数目进行计数。控制逻辑电路210可以控制ECC电路400，使得在清理操作的第二间隔期间，ECC电路400基于错误发生数目判定是否纠正在其中检测到错误的码字并且回写纠正后的码字，或者是否回写未纠正的码字并将第一存储单元行的行地址作为行故障地址存储在故障地址寄存器580中。
控制逻辑电路210可以响应于错误发生数目小于参考值而控制ECC电路400纠正错误并将纠正后的码字回写在第一存储单元行中的相应子页面中。控制逻辑电路210可以响应于错误发生数目等于或大于参考值而控制ECC电路400不纠正错误并将未纠正的码字回写在第一存储单元行中的相应子页面中。在一些示例实施例中，如果与存储单元行相关联的错误发生数目等于或大于参考值，则控制逻辑电路210可以控制ECC电路400跳过对相应存储单元行中的码字的ECC解码。
可以从存储器控制器接收与读取命令相关联的访问地址。如果该访问地址与存储在故障地址寄存器580中的行故障地址匹配，则控制逻辑电路210可以控制ECC电路400跳过对由该访问地址指定的存储单元行的ECC解码。
图2是示出根据一些示例实施例的图1中的半导体存储器件200的框图。
参照图2，半导体存储器件200可以包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、刷新控制电路385、行地址多路复用器(RAMUX)240、列地址(CA)锁存器250、行译码器260、列译码器270、存储单元阵列300、读出放大器单元285、I/O门控电路290、ECC电路400、清理控制电路500、数据I/O缓冲器295、故障地址寄存器580、地址比较器590和熔丝(fuse)电路595。
存储单元阵列300可以包括多个存储体阵列310a～310s。行译码器260可以包括分别耦接到多个存储体阵列310a～310s的多个存储体行译码器260a～260s，列译码器270可以包括分别耦接到多个存储体阵列310a～310s的多个存储体列译码器270a～270s，读出放大器单元285可以包括分别耦接到多个存储体阵列310a～310s的多个存储体读出放大器285a～285s。
多个存储体阵列310a～310s、多个存储体行译码器260a～260s、多个存储体列译码器270a～270s和多个存储体读出放大器285a～285s可以形成多个存储体。多个存储体中的每个存储体可以包括相应的存储体阵列310、存储体行译码器260、存储体列译码器270和存储体读出放大器285。多个存储体阵列310a～310s均可以包括形成在多条字线WL与多条位线BTL的交叉处的多个存储单元MC。
地址寄存器220可以从存储器控制器100接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220可以将接收到的存储体地址BANK_ADDR提供给存储体控制逻辑230，将接收到的行地址ROW_ADDR提供给行地址多路复用器240，并将接收到的列地址COL_ADDR提供给列地址锁存器250。
存储体控制逻辑230可以响应于存储体地址BANK_ADDR产生存储体控制信号。多个存储体行译码器260a～260s中的对应于该存储体地址BANK_ADDR的存储体行译码器可以响应于该存储体控制信号而被激活，并且多个存储体列译码器270a～270s中的对应于该存储体地址BANK_ADDR的存储体列译码器可以响应于该存储体控制信号而被激活。
行地址多路复用器240可以从地址寄存器220接收行地址ROW_ADDR，并从刷新控制电路385接收刷新行地址REF_ADDR。行地址多路复用器240选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA。从行地址多路复用器240输出的行地址RA被施加到多个存储体行译码器260a～260s。
刷新控制电路385可以响应于来自控制逻辑电路210的第一刷新控制信号IREFl或第二刷新控制信号IREF2而顺序地输出刷新行地址REF_ADDR。
当来自存储器控制器100的命令CMD对应于自动刷新命令时，每当控制逻辑电路210接收到自动刷新命令时，控制逻辑电路210可以将第一刷新控制信号IREF1施加到刷新控制电路385。当来自存储器控制器100的命令CMD对应于自刷新进入命令时，控制逻辑电路210可以将第二刷新控制信号IREF2施加到刷新控制电路385。第二刷新控制信号IREF2可以从控制逻辑电路210接收到自刷新进入命令的第一时间点到控制逻辑电路210接收到自刷新退出命令的第二时间点被激活。刷新控制电路385可以响应于接收到第一刷新控制信号IREF1或在第二刷新控制信号IREF2被激活时顺序地增加或减少刷新行地址REF_ADDR。
多个存储体行译码器260a～260s中的被激活的存储体行译码器(其可以被存储体控制逻辑230激活)可以对从行地址多路复用器240输出的行地址RA进行译码，并且可以激活与行地址RA相对应的字线。例如，被激活的存储体行译码器260可以向与行地址RA相对应的字线施加字线驱动电压。
列地址锁存器250可以从地址寄存器220接收列地址COL_ADDR，并且可以临时存储接收到的列地址COL_ADDR。在一些实施例中，在突发模式下，列地址锁存器250可以产生从接收到的列地址COL_ADDR递增的列地址。列地址锁存器250可以将临时存储的或所产生的列地址施加到多个存储体列译码器270a～270s。
多个存储体列译码器270a～270s中的被激活的存储体列译码器可以通过I/O门控电路290激活与存储体地址BANK_ADDR和列地址COL_ADDR相对应的读出放大器285。
I/O门控电路290可以包括用于门控输入/输出数据的电路，并且还可以包括输入数据屏蔽(mask)逻辑、用于存储从多个存储体阵列310a～310s输出的数据的读取数据锁存器、以及用于将数据写入多个存储体阵列310a～310s的写入驱动器。
从多个存储体阵列310a～310s中的一个存储体阵列读取的码字CW可以被与要从中读取数据的一个存储体阵列耦接的读出放大器感测，并且被存储在I/O门控电路290的读取数据锁存器中。在ECC电路400对码字CW执行ECC解码之后，可以经由数据I/O缓冲器295将存储在读取数据锁存器中的码字CW提供给存储器控制器100。
要写入多个存储体阵列310a～310s中的一个存储体阵列中的主数据MD可以从存储器控制器100提供给数据I/O缓冲器295，然后从数据I/O缓冲器295提供给ECC电路400。ECC电路400可以对主数据MD执行ECC编码以产生奇偶校验数据。ECC电路400可以将主数据MD和奇偶校验数据提供给I/O门控电路290，并且I/O门控电路290可以通过I/O门控电路290的写入驱动器将主数据MD和奇偶校验数据写入一个存储体阵列中的目标页面的子页面中。
在半导体存储器件200的写入操作中，数据I/O缓冲器295可以基于时钟信号CLK将来自存储器控制器100的主数据MD提供给ECC电路400，在半导体存储器件200的读取操作中，可以将来自ECC电路400的主数据MD提供给存储器控制器100。
ECC电路400可以对从目标页面的子页面读取的码字执行ECC解码，并且当在主数据中和/或在码字中检测到至少一个错误位时，可以将错误产生信号EGS提供给控制逻辑电路210。
清理控制电路500可以对顺序改变的刷新行地址REF_ADDR进行计数，并且每当清理控制电路500计数得到N个刷新行地址时就可以输出正常清理地址SCADDR。这里，N是等于或大于二的自然数。正常清理地址SCADDR可以包括清理行地址SRA和清理列地址SCA。清理控制电路500可以将清理行地址SRA提供给行译码器260并将清理列地址SCA提供给列译码器270。
控制逻辑电路210可以控制半导体存储器件200的操作。例如，控制逻辑电路210可以产生用于半导体存储器件200的控制信号以便执行写入操作和/或读取操作。控制逻辑电路210可以包括对从存储器控制器100接收的命令CMD进行译码的命令译码器211和设置半导体存储器件200的操作模式的模式寄存器212。
控制逻辑电路210还可以包括对由错误产生信号EGS指示的错误发生进行计数的计数器214。计数器214可以在对第一存储单元行的清理操作中对由错误产生信号EGS指示的错误发生进行计数。控制逻辑电路210可以(通过所包括的比较器)将错误发生数目(即，由错误产生信号EGS指示的错误发生数目)与参考值VTH进行比较，并且当错误发生数目等于或大于参考值VTH时，可以将错误阈值标志ETF提供给ECC电路400。控制逻辑电路210可以响应于第一存储单元行中的错误发生数目等于或大于参考值VTH，将第一存储单元行的行地址作为行故障地址RF_ADDR存储在故障地址寄存器580中。在一些实施例中，当第一存储单元行中的错误发生数目等于或大于参考值VTH时，控制逻辑电路210可以停止计数器214的操作。
命令译码器211可以通过对写入使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行译码，产生与命令CMD相对应的控制信号。控制逻辑电路210可以产生控制I/O门控电路290的第一控制信号CTL1、控制ECC电路400的第二控制信号CTL2和控制清理控制电路500的第三控制信号CTL3。此外，控制逻辑电路210可以将与刷新周期相关联的模式信号MS提供给刷新控制电路385。控制逻辑电路210可以基于表示半导体存储器件200的工作温度的温度信号(未示出)产生模式信号MS。
熔丝电路595可以存储参考值VTH并且可以将参考值VTH提供给控制逻辑电路210。在一些实施例中，熔丝电路595可以通过编程改变参考值VTH。
地址比较器590可以将来自存储器控制器100的访问地址ADDR的行地址ROW_ADDR与存储在故障地址寄存器580中的行故障地址RF_ADDR进行比较，以基于比较的结果(例如，当行地址ROW_ADDR与行故障地址匹配时)，将匹配信号MTS提供给控制逻辑电路。控制逻辑电路210可以控制ECC电路400跳过对由行地址ROW_ADDR指定的存储单元行的ECC解码。
图3示出了图2的半导体存储器件中的第一存储体阵列的示例。
参照图3，第一存储体阵列310可以包括多条字线WL1～WLm(其中，m为大于二的自然数)、多条位线BTL1～BTLn(其中，n为大于二的自然数)、以及布置在字线WL1～WLm与位线BTL1～BTLn之间的交叉处的多个易失性存储单元MC。为了提高附图的清楚，图3中仅示出了第一存储体阵列310的多个易失性存储单元MC的一部分。第一存储体阵列310的每个存储单元MC可以包括耦接到字线WL1～WLm之一和位线BTL1～BTLn之一的单元晶体管以及耦接到该单元晶体管的单元电容器。
图4是示出根据一些示例实施例的图2的半导体存储器件中的刷新控制电路的示例的框图。
参照图4，刷新控制电路385可以包括刷新时钟发生器390和刷新计数器397。
刷新时钟发生器390可以响应于第一刷新控制信号IREFl、第二刷新控制信号IREF2和模式信号MS产生刷新时钟信号RCK。模式信号MS可以确定刷新操作的刷新周期。如上所述，每当刷新时钟发生器390接收到第一刷新控制信号IREF1或在第二刷新控制信号IREF2被激活时，刷新时钟发生器390就可以产生刷新时钟信号RCK。
刷新计数器397可以通过以刷新时钟信号RCK的周期执行计数操作，产生顺序地指定存储单元行的刷新行地址REF_ADDR。
图5是示出根据一些示例实施例的图4所示的刷新时钟发生器390的示例的电路图。
参照图5，刷新时钟发生器390a可以包括多个振荡器391、392和393、多路复用器394和译码器395a。译码器395a可以对第一刷新控制信号IREF1、第二刷新控制信号IREF2和模式信号MS进行译码以输出时钟控制信号RCS1。振荡器391、392和393分别产生具有不同周期的刷新时钟信号RCK1、RCK2和RCK3。多路复用器394被配置为响应于时钟控制信号RCS1选择刷新时钟信号RCK1、RCK2和RCK3之一以提供刷新时钟信号RCK。
图6是示出根据一些示例实施例的图4所示的刷新时钟发生器390的另一示例的电路图。
参照图6，刷新时钟发生器390b可以包括译码器395b、偏置单元396a和振荡器396b。译码器395b可以对第一刷新控制信号IREF1、第二刷新控制信号IREF2和模式信号MS进行译码，并且可以输出时钟控制信号RCS2。偏置单元396a可以响应于时钟控制信号RCS2产生控制电压VCON。振荡器396b可以根据控制电压VCON产生具有可变周期的刷新脉冲信号RCK。
图7是示出根据一些示例实施例的图2的半导体存储器件中的清理控制电路的示例的框图。
参照图7，清理控制电路500可以包括计数器505和清理地址产生器510。
计数器505可以对刷新行地址REF_ADDR进行计数并且可以产生内部清理信号ISRB。当计数器505将刷新行地址REF_ADDR计数到由计数控制信号CCS指定的数目时，内部清理信号ISRB可以在第一间隔期间被激活。第一间隔可以对应于刷新一个存储单元行的时间间隔。
清理地址产生器510可以响应于内部清理信号ISRB，产生与每个存储单元行中的码字的正常清理操作相关联的正常清理地址SCADDR，其可以在第一清理模式中逐渐改变。
正常清理地址SCADDR可以包括清理行地址SRA和清理列地址SCA。清理行地址SRA可以指定一个存储体阵列中的一个页面，并且清理列地址SCA可以指定一个页面中的一个码字。清理地址产生器510可以将清理行地址SRA提供给相应的行译码器，并将清理列地址SCA提供给相应的列译码器。
因为基于正常清理地址SCADDR执行的清理操作可以是对包括在存储单元阵列300中的所有码字执行的，所以基于正常清理地址SCADDR执行的清理操作可以被称为正常清理操作。
图8是示出了根据一些示例实施例的图7的清理控制电路中的清理地址产生器的框图。
参照图8，清理地址产生器510可以包括页段(page segment)计数器511和行计数器513。
页段计数器511可以在内部清理信号ISRB被激活时将清理列地址SCA增加1，并且可以响应于内部清理信号ISRB，每当清理列地址SCA达到其最大值时激活最大地址检测信号MADT(并且重置清理列地址SCA)。页段计数器511可以将最大地址检测信号MADT提供给行计数器513。
行计数器513可以响应于内部清理信号ISRB，在最初接收到内部清理信号ISRB时开始计数操作，并且每当从页段计数器511接收到被激活的最大地址检测信号MADT时，可以将清理行地址SRA增加1。由于内部清理信号ISRB可以在对一个存储单元行执行刷新操作的第一间隔期间被激活，因此页段计数器511可以在第一间隔期间产生与一个页面中的码字相关联的清理列地址SCA。
图9是示出根据一些示例实施例的图1中的半导体存储器件的另一示例的框图。
图9的半导体存储器件200a与图2的半导体存储器件200的不同之处在于半导体存储器件200a还包括牺牲地址检测器560以及在第二清理模式下输出弱码字地址WCADDR的清理控制电路500a。
参照图9，控制逻辑电路210a还可以产生用于控制牺牲地址检测器560的第四控制信号CTL 4。
牺牲地址检测器560可以对存储单元阵列300中的第一存储区域的访问次数进行计数，并且当在参考间隔期间计数得到的访问次数达到参考次数时，产生指定与第一存储区域相邻的至少一个相邻存储区域的至少一个牺牲地址VCT_ADDR。牺牲地址VCT_ADDR可以被存储在清理控制电路500a的地址存储表中。
在第一清理模式下，清理控制电路500a可以分别将清理行地址SRA和清理列地址SCA提供给行译码器260和列译码器270。在第二清理模式下，清理控制电路500a可以输出与存储在地址存储表中的牺牲地址VCT_ADDR相关联的码字的地址作为弱码字地址WCDDR。弱码字地址WCADDR可以包括弱码字行地址WCRA和弱码字列地址WCCA。清理控制电路500a可以将弱码字行地址WCRA和弱码字列地址WCCA分别提供给行译码器260和列译码器270。
图10是示出了半导体存储器件的存储单元之间的干扰的电路图。
参照图10，半导体存储器件200a的一部分包括存储单元51、52和53以及位线读出放大器60。
假设存储单元51、52和53均连接到同一条位线BTL。此外，存储单元51连接到字线WL<g-1>，存储单元52连接到字线WL<g>，存储单元53连接到字线WL<g+1>。如图10所示，字线WL<g-1>和WL<g+1>与字线WL<g>相邻。存储单元51包括存取晶体管CT1和单元电容器CC1。存取晶体管CT1的栅极端子连接到字线WL<g-1>，存取晶体管CT1连接在位线BTL与单元电容器CC1之间。存储单元52包括存取晶体管CT2和单元电容器CC2。存取晶体管CT2的栅极端子连接到字线WL<g>，存取晶体管CT2连接在位线BTL与单元电容器CC2之间。此外，存储单元53包括存取晶体管CT3和单元电容器CC3。存取晶体管ST3的栅极端子连接到字线WL<g+1>，存取晶体管CT3连接在位线BTL与单元电容器CC3之间。
位线读出放大器60可以包括对位线BTL和BTLB当中的低电平位线放电的N读出放大器以及对位线BTL和BTLB当中的高电平位线充电的P读出放大器。
在刷新操作期间，位线读出放大器60可以通过N读出放大器或P读出放大器来重写存储在选定存储单元中的数据。在读取操作或写入操作期间，可以向字线WL<g>提供选择电压(例如，Vpp)。然而，由于电容耦合效应，即使没有施加选择电压，相邻字线WL<g-1>和WL<g+1>的电压也可能升高。这种电容耦合用寄生电容Ccl1和Ccl2表示。
在刷新操作之间，如果字线WL<g>被重复访问，则存储在连接到字线WL<g-1>和WL<g+1>的存储单元51和53的单元电容器CC1和CC3中的电荷可能会逐渐泄漏。在这种情况下，存储在单元电容器CC1中的逻辑“0”和存储在单元电容器CC3中的逻辑“1”的可靠性会降低。因此，需要在适当的时间对存储单元进行清理操作。
图11是示出了根据一些示例实施例的图9的半导体存储器件中的牺牲地址检测器的示例的框图。
参照图11，牺牲地址检测器560可以包括干扰检测器570和牺牲地址产生器577。
干扰检测器570可以基于行地址ROW_ADDR对第一存储区域(即，至少一个存储单元行)的访问次数进行计数，并且当在参考(或预定)间隔期间计数得到的访问次数达到参考值时可以产生第一检测信号DETl。
牺牲地址产生器577可以响应于第一检测信号DETl产生至少一个牺牲地址VCT_ADDRl和VCT_ADDR2。例如，至少一个牺牲地址VCT_ADDR1和VCT_ADDR2各自可以是指定与第一存储区域相邻的第二存储区域和第三存储区域的行地址。牺牲地址产生器577可以将至少一个牺牲地址VCT_ADDR1和VCT_ADDR2提供给清理控制电路500a中的地址存储表。
图12是示出了图11的牺牲地址检测器中的干扰检测器的框图。
参照图12，干扰检测器570可以包括访问计数器571、阈值寄存器573和比较器575。
访问计数器571可以基于行地址ROW_ADDR对指定地址(或指定存储区域)的访问次数进行计数。例如，访问计数器571可以对指定字线的访问次数进行计数。可以对特定字线或包括至少两条字线的字线组的访问次数进行计数。此外，可以以特定块为单位、以存储体为单位或以芯片为单位执行访问次数的计数。
阈值寄存器573可以存储最大干扰发生计数，该最大干扰发生计数可以被选择以提供关于特定字线或存储单元中的数据可靠性的期望保证水平。例如，关于一条字线的阈值(或参考值)可以被存储在阈值寄存器573中。或者，关于一个字线组、一个块、一个存储体单元或一个芯片单元的阈值可以被存储在阈值寄存器573中。
比较器575可以将存储在阈值寄存器573中的阈值与访问计数器571计数得到的对特定存储区域的访问次数进行比较。如果存在计数得到的访问次数达到阈值的存储区域，比较器575可以产生第一检测信号DET1。比较器575可以将第一检测信号DET1提供给牺牲地址产生器577。
图13是示出根据一些示例实施例的图9的半导体存储器件中的清理控制电路的示例的框图。
参照图13，清理控制电路500a可以包括计数器505、清理地址产生器510a和弱码字地址产生器520a。
计数器505和清理地址产生器510a的一些操作与图7中的计数器505和清理地址产生器510的操作基本相似。图13的清理地址产生器510a还可以接收清理模式信号SMS，并在第一清理模式下产生正常清理地址SCADDR。
弱码字地址产生器520a可以响应于内部清理信号ISRB和清理模式信号SMS，在第二清理模式下产生与弱清理操作相关联的弱代码字地址WCADDR，弱清理操作与存储体阵列中的弱码字相关联。弱码字地址WCADDR可以包括弱码字行地址WCRA和弱码字列地址WCCA。
当清理模式信号SMS具有第一逻辑电平时清理模式信号SMS可以指示第一清理模式，当清理模式信号SMS具有第二逻辑电平时清理模式信号SMS可以指示第二清理模式。清理模式信号SMS可以被包括在第三控制信号CTL3中。弱码字地址产生器520a可以将弱码字行地址WCRA提供给相应的行译码器，并将弱码字列地址WCCA提供给相应的列译码器。
弱码字地址产生器520a中可以包括地址存储表，其可以存储与牺牲地址VCT_ADDR相关联的码字的地址。基于弱码字地址WCADDR执行的清理操作可以被称为目标清理操作，因为该清理操作是对弱码字执行的。
图14是示出了根据一些示例实施例的图13的清理控制电路中的清理地址产生器510a的框图。
参照图14，清理地址产生器510a可以包括页段计数器511a和行计数器513a。
在第一清理模式下，页段计数器511a可以在内部清理信号ISRB被激活期间将清理列地址SCA增加1，并且响应于内部清理信号ISRB和清理模式信号SMS，每当清理列地址SCA达到其最大值时可以激活最大地址检测信号MADT(并且重置清理列地址SCA)。页段计数器511a可以将最大地址检测信号MADT提供给行计数器513a。
响应于内部清理信号ISRB和清理模式信号SMS，行计数器513a可以在最初接收到内部清理信号ISRB时开始计数操作，并且每当从页段计数器511a接收到激活的最大地址检测信号MADT时可以将清理行地址SRA增加1。
图15示出了根据一些示例实施例的图13的清理控制电路中的弱码字地址产生器520a。
参照图15，弱码字地址产生器520a可以包括表指针521、地址存储表530和感测单元540。
地址存储表530可以存储包括在存储单元阵列300中的弱码字的地址信息WCRA1～WCRAs和WCCA1～WCCAt(其中t是大于s的正整数)。
弱码字可以是存储单元阵列的存储体阵列中的页面当中的错误位数目大于参考值的弱页面中的全部或一些。此外，弱码字可以是邻近被密集访问的存储区域的相邻页面的码字。
表指针521可以在第二清理模式下，在第一间隔期间，响应于内部清理信号ISRB和清理模式信号SMS产生指针信号TPS，并且可以将指针信号TPS提供给地址存储表530，该指针信号TPS可以为地址存储表530提供位置信息。地址存储表530可以包括非易失性存储装置。从图11中的牺牲地址产生器577提供的至少一个牺牲地址VCT_ADDR1和VCT_ADDR2可以被存储在地址存储表530中。
在第一间隔期间，指针信号TPS可以逐渐增加预定量，并且地址存储表530可以在每当被施加指针信号TPS时，响应于指针信号TPS通过感测单元540输出存储在某一位置(由指针信号TPS指示)中的弱码字地址作为弱码字行地址WCRA和弱码字列地址WCCA。感测单元540可以将弱码字行地址WCRA提供给相应的行译码器并且将弱码字列地址WCCA提供给相应的列译码器。
控制逻辑电路210a可以基于由清理操作检测到的每个存储单元行的错误位数目，将不同的刷新周期应用于一些存储单元行。
图16示出了在写入操作中的图2的半导体存储器件的一部分。
在图16中，示出了控制逻辑电路210、第一存储体阵列310a、I/O门控电路290和ECC电路400。
参照图16，第一存储体阵列310a可以包括正常单元阵列NCA和冗余单元阵列RCA。正常单元阵列NCA可以包括多个第一存储块MB0～MB15(即，311～313)，冗余单元阵列RCA可以包括至少一个第二存储块314。第一存储块311～313可以是用于确定半导体存储器件200的存储容量的存储块。第二存储块314用于ECC和/或冗余修复。由于第二存储块314用于ECC、冗余修复、数据线修复和/或块修复以修复在第一存储块311～313中产生的“故障”单元，因此第二存储块314也可以被称为EDB块。在第一存储块311～313中的每个存储块中，可以按行和列布置多个第一存储单元。在第二存储块314中，可以按行和列布置多个第二存储单元。连接到字线WL和位线BTL的交叉点的第一存储单元可以是动态存储单元。连接到字线WL和位线RBTL的交叉点的第二存储单元可以是动态存储单元。
I/O门控电路290可以包括分别连接到第一存储块311～313和第二存储块314的多个开关电路291a～291d。在半导体存储器件200中，对应于具有突发长度(BL)的数据的位线可以被同时访问，以支持指示可访问的列位置的最大数目的BL。例如，BL可以被设置为8。
ECC电路400可以通过第一数据线GIO和第二数据线EDBIO连接到开关电路291a～291d。控制逻辑电路210可以接收命令CMD和地址ADDR并且可以对命令CMD进行译码以产生用于控制开关电路291a～291d的第一控制信号CTL1和用于控制ECC电路400的第二控制信号CTL2。
当命令CMD是写入命令时，控制逻辑电路210可以将第二控制信号CTL2提供给ECC电路400，并且ECC电路400可以对主数据MD执行ECC编码以产生与主数据MD相关联的奇偶校验位，并将包括主数据MD和奇偶校验位的码字CW提供给I/O门控电路290。控制逻辑电路210可以将第一控制信号CTL1提供给I/O门控电路290，使得码字CW将被存储在第一存储体阵列310a中的目标页面的子页面中。
图17示出了在刷新操作(清理操作)或读取操作中的图2的半导体存储器件的一部分。
在图17中，示出了控制逻辑电路210、第一存储体阵列310a、I/O门控电路290、ECC电路400、故障地址寄存器580和地址比较器590。
参照图17，当命令CMD是指定刷新操作的刷新命令时，清理控制电路500可以基于对刷新行地址的计数来产生清理地址，并且控制逻辑电路210可以将第一控制信号CLT1提供给I/O门控电路290，使得存储在第一存储体阵列310a中的目标页面的每个子页面中的读取码字RCW被顺序地提供给ECC电路400。
ECC电路400可以对每个读取码字RCW执行错误检测操作并且响应于在清理操作的第一周期期间检测到错误位而将错误产生信号EGS提供给控制逻辑电路210。控制逻辑电路210可以对一个页面的由错误产生信号EGS指示的错误发生数目进行计数，并且可以基于错误发生数目与参考值VTH的比较来确定目标页面中是否发生行故障。当错误发生数目等于或大于参考值VTH时，控制逻辑电路210可以将具有高电平的错误阈值标志ETF提供给ECC电路400，并且可以将目标页面的行地址作为行故障地址RF_ADDR存储在故障地址寄存器580中。
控制逻辑电路210可以基于错误发生数目与参考值VTH的比较来判定是否纠正检测到错误的码字，并且可以在清理操作的第二间隔期间回写选择性地纠正了错误的码字。
当命令CMD对应于读取命令时，ECC电路400可以将纠正后的主数据C_MD提供给数据I/O缓冲器295，并跳过回写检测到错误的码字。
当在行故障地址RF_ADDR被存储在故障地址寄存器580中之后命令CMD对应于读取命令时，地址比较器590可以将行地址ROW_ADDR与行故障地址RF_ADDR进行比较并且可以将指示比较结果的匹配信号MTS提供给控制逻辑电路210。当匹配信号MTS指示行地址ROW_ADDR与行故障地址RF_ADDR匹配时，控制逻辑电路210可以控制ECC电路400跳过对由行地址ROW_ADDR指定的存储单元行的ECC解码。
图18示出了根据一些示例实施例的图2的半导体存储器件中的故障地址寄存器。
参照图18，故障地址寄存器580的多个索引(例如，条目)Idx11、Indx12、…、Idx1u(其中u是大于二的自然数)中的每一个索引可以包括关于相应行故障地址RF_ADDR的信息。每个行故障地址RF_ADDR可以指在清理操作的第一间隔期间被发现具有行故障的行故障存储单元行。故障地址寄存器580包括多个列581和583。
列581可以存储每个行故障存储单元行的行故障地址RF_ADDR，并且列583可以存储每个行故障存储单元行的错误发生数目ECNT。行故障地址RF_ADDR可以包括每个行故障存储单元行的存储体组地址(“BGA”)、存储体地址(“BA”)和行地址(“RA”)。
在图18中，假设当在第一间隔期间检测到的错误发生数目ECNT等于或大于三时认为存储单元行具有行故障，但本公开不限于此。
图2中的控制逻辑电路210可以通过参考故障地址寄存器580对至少一些行故障存储器单元行执行软封装后修复(PPR，post package repair)。控制逻辑电路210可以通过将存储在至少一些行故障存储单元行中的数据存储(移动)在存储单元阵列300的冗余区域中，对至少一些行故障存储单元行执行软PPR。被执行了软PPR的至少一些行故障存储单元行的行故障地址RF_ADDR可以在故障地址寄存器580中被重置(例如，可以从故障地址寄存器580中移除)，并且可以将新行故障存储单元行的行故障地址存储在故障地址寄存器580中。
图19是示出根据一些示例实施例的图2的半导体存储器件中的ECC电路的示例的框图。
参照图19，ECC电路400可以包括ECC编码器410、ECC解码器430和(ECC)存储器415。存储器415可以存储ECC 417。ECC 417可以是单纠错(SEC)码，或者可以是单错误纠正/双错误检测(SECDED)码。
使用ECC 417，ECC编码器410可以产生与要存储在第一存储体阵列310的正常单元阵列NCA中的写入数据WMD相关联的奇偶校验数据PRT。奇偶校验数据PRT可以存储在第一存储体阵列310的冗余单元阵列RCA中。
ECC解码器430可以使用ECC 417，基于分别从第一存储体阵列310的正常单元阵列NCA和冗余单元阵列RCA读取的读取数据RMD和奇偶校验数据PRT，对读取数据RMD执行ECC解码。当读取数据RMD由于ECC解码而包括至少一个错误位时，ECC解码器430可以将错误产生信号EGS提供给控制逻辑电路210，选择性地纠正读取数据RMD中的错误位，并且在清理操作中回写读取数据RMD，以及可以在读取操作中输出纠正后的主数据C_MD。
图20示出了根据一些示例实施例的图19的ECC电路中的ECC编码器的示例。
参照图20，ECC编码器410可以包括奇偶校验产生器420。奇偶校验产生器420可以接收写入数据WMD和基本位(basic bit)BB并且可以通过执行例如异或(XOR)阵列运算产生奇偶校验数据PRT。
图21示出了根据一些示例实施例的图19的ECC电路中的ECC解码器的示例。
参照图21，ECC解码器430可以包括校正子产生电路440、错误定位器460、数据纠正器470、数据锁存器480、多路复用器485和解多路复用器490。校正子产生电路440可以包括校验位产生器441和校正子产生器443。
校验位产生器441可以通过执行XOR阵列运算基于读取数据RMD产生校验位CHB。校正子产生器443可以通过比较奇偶校验数据PRT和校验位CHB的对应位来产生校正子SDR。
错误定位器460可以产生指示读取数据RMD中的错误位的位置的错误位置信号EPS，并且可以在校正子SDR的所有位不为“零”时将错误位置信号EPS提供给数据纠正器470。此外，当读取数据RMD包括错误位时，错误定位器460可以将错误产生信号EGS提供给控制逻辑电路210。
在清理操作中，数据锁存器480可以接收包括多个读取数据RMD的页面数据PDT，并且响应于操作模式信号OMS和数据控制信号DCS，可以在清理操作中向数据纠正器470提供包括可纠正的错误位的读取数据RMD，或者可以在读取操作中向数据纠正器470提供不考虑错误位的读取数据RMD。操作模式信号OMS可以指定清理操作和读取操作之一。操作模式信号OMS和控制信号DCS可以被包括在图2中的第二控制信号CTL2中。
数据纠正器470可以接收读取数据RMD，可以在读取数据RMD包括错误位时基于错误位置信号EPS纠正读取数据RMD中的错误位，并且可以输出纠正后的主数据C_MD。
多路复用器485可以响应于错误阈值标志ETF选择读取数据RMD或纠正后的主数据C_MD之一，并且可以将所选择的数据提供给解多路复用器490。当错误阈值标志ETF指示错误发生数目等于或大于参考值时，多路复用器485可以将读取数据RMD提供给解多路复用器490。
响应于操作模式信号OMS，解多路复用器490可以在清理模式下向I/O门控电路290提供多路复用器485的输出，并且可以在读取操作中向数据I/O缓冲器295提供多路复用器485的输出。
图22示出了根据一些示例实施例的如何在图2的半导体存储器件中执行正常刷新操作和清理操作。
在图22中，tRFC可以表示刷新周期并且意味着刷新一个存储单元行的时间，并且tREFI可以表示刷新间隔并且意味着两个连续刷新命令之间的间隔。
参照图22，注意每当响应于刷新命令对存储单元行执行N次正常刷新操作REF(即，NREF)时，清理控制电路500指定ECC电路对其执行S次清理操作SCRB的存储单元行。S可以是小于N的自然数。
对一个存储单元行的清理操作SCRB包括：在第一间隔INT11期间的M个清理错误检测操作SCD1～SCDM以及在第二间隔INT12期间回写纠正后的数据的清理回写操作SCWC或回写未纠正的数据的清理回写操作SCW-NC之一。
半导体存储器件200中的ECC电路400在清理操作的第一间隔INT11期间，顺序地从存储单元行中的M个子页面中的每个子页面读取对应于码字的数据(即，读取M个码字)，并对M个码字执行错误检测以对错误发生数目进行计数。ECC电路400可以在清理操作的第二间隔INT12期间基于错误发生数目回写纠正后的码字或未纠正的码字。
当计数得到的错误发生数目等于或大于参考值时，错误的数目等于或大于参考值的存储单元行发生行故障的概率很高。将纠正后的码字回写在发生行故障的存储单元行的子页面中可能在发生行故障的存储单元行中产生误纠正的错误，并且存储单元行中的可纠正的错误可能变为不可纠正的错误。
在根据示例实施例的半导体存储器件中，ECC电路400可以跳过对发生行故障的存储单元行的纠错并且回写未纠正的码字，这可以防止可纠正的错误变为不可纠正的错误。第一间隔INT11和第二间隔INT12的总和可以对应于刷新周期tRFC的两倍。控制逻辑电路210可以在对应于刷新周期tRFC的两倍的间隔期间分配用于清理操作的间隔。
图23A和图23B示出了在图2的半导体存储器件中执行的清理操作。
在图23A和图23B中，信号RMW是指示清理操作的第一间隔和第二间隔的信号，并且ECC_ON表示与回写纠正后的数据相关联的ECC解码操作。
参照图2和图23A，ECC电路400可以对一个存储单元行中的多个子页面执行错误检测操作，并且ECC电路400可以在清理操作的第一间隔INT21内对错误发生数目进行计数。当计数得到的错误发生数目等于或大于参考值时，错误阈值标志ETF可以转变为高电平。控制逻辑电路210可以响应于错误阈值标志ETF转变为高电平而将存储单元行的行地址DRA存储在故障地址寄存器580中。
由于错误阈值标志ETF在第二间隔INT22内为高电平，所以ECC电路400可以跳过错误位的纠错，并且如图23A所示，ECC_ON在第二间隔INT22内可以具有低电平。在第一间隔INT31和第二间隔INT32中的每个间隔内对另一存储单元行的操作可以与在第一间隔INT21和第二间隔INT22中的每个间隔内的所描述的操作基本相同。
参照图2和图23B，ECC电路400可以对一个存储单元行中的多个子页面执行错误检测操作，并且ECC电路400可以在清理操作的第一间隔INT21’内对错误发生数目进行计数。当计数得到的错误发生数目小于参考值时，错误阈值标志ETF可以保持在低电平。控制逻辑电路210响应于错误阈值标志ETF为低电平而不将存储单元行的行地址DRA存储在故障地址寄存器580中。
由于错误阈值标志ETF在第二间隔INT22’内为低电平，所以ECC电路400可以纠正错误位，并且如图23B所示，ECC_ON可以在第二间隔INT22’内具有高电平。ECC电路400可以回写纠正后的数据。在第一间隔INT31’和第二间隔INT32’中的每个间隔内对另一存储单元行的操作可以与在第一间隔INT21’和第二间隔INT22’中的每个间隔内的所描述的操作基本相同。
图24是示出根据一些示例实施例的清理操作的流程图。
参照图2和图24，ECC电路400可以对第一存储单元行执行错误检测操作(操作S110)。可以以码字为单位(即，逐码字地)执行错误检测操作。ECC电路400可以判定在第一存储单元行中是否已发生了至少一个错误(操作S120)。当第一存储单元行中没有发生错误时(操作S120中的“否”)，控制逻辑电路210将行地址增加一，并且ECC电路400可以对第二存储单元行执行错误检测操作。
当第一存储单元行中发生至少一个错误时(操作S120中的“是”)，控制逻辑电路210判定错误发生数目是否等于或大于参考值VTH(操作S130)。当错误发生数目等于或大于参考值VTH时(操作S130中的“是”)，ECC电路400可以通过回写码字而不纠正错误来执行清理操作(操作S140)。当错误发生数目小于参考值VTH时(操作S130中的“否”)，ECC电路400可以通过纠正码字并回写纠正后的码字来执行清理操作(操作S150)。
图25是示出根据一些示例实施例的半导体存储器件的框图。
参照图25，示出了半导体存储器件200b。半导体存储器件200b包括多个存储体阵列310a～310s、对应于多个存储体阵列310a～310s的多个ECC引擎ECCE 400a～400s以及对应于多个存储体阵列310a～310s的多个子故障地址寄存器580a～580s。多个ECC引擎400a～400s可以对应于图2中的ECC电路400，多个子故障地址寄存器580a～580s可以对应于图2中的故障地址寄存器580。
因为在存储体阵列310a中未检测到具有行故障的存储单元行，所以ECC引擎400a可以对存储体阵列310a中的存储单元行执行正常清理操作。另一方面，可以在存储体阵列310b和310s中的每个存储体阵列中检测具有行故障RF的存储单元行，在存储体阵列310b和310s中的每个存储体阵列中具有行故障RF的存储单元行的行地址可以作为行故障地址存储在子故障地址寄存器580b和580s中的每个故障地址寄存器中，并且ECC引擎400b和400s中的每个ECC引擎可以通过在清理操作的第二间隔内不纠正错误的情况下回写码字来执行清理操作。
控制逻辑电路210可以单独控制每个ECC引擎400a～400s和每个子故障地址寄存器580a～580s，并且控制逻辑电路210可以基于检测多个存储体阵列310a～310s中的相应存储体阵列中的行故障地址寄存器，来控制每个ECC引擎400a～400s和每个子故障地址寄存器580a～580s。
图26是示出根据示例实施例的半导体存储器件的框图。
参照图26，半导体存储器件600可以包括被配置为在堆叠芯片结构中提供软错误分析和纠正功能的组裸片620和缓冲器裸片610。
组裸片620可以包括多个存储器裸片620-1至620-p，其堆叠在缓冲器裸片610上并且通过多条硅穿通路(TSV)线传送数据。
存储器裸片620-1至620-p中的至少一个存储器裸片可以包括：包括存储单元阵列的单元核621、基于要发送到缓冲器裸片610的传输数据产生传输奇偶校验位(即，传输奇偶校验数据)的ECC电路622、刷新控制电路(RCC)624、清理控制电路(SCC)623和故障地址寄存器(FAR)625。ECC电路622可以被称为“单元核ECC电路”。
ECC电路622可以采用图19的ECC电路400。刷新控制电路624可以采用图4的刷新控制电路385。清理控制电路623可以采用图7的清理控制电路500或图13的清理控制电路500a。
当对存储单元行执行刷新操作时，ECC电路622和清理控制电路623可以对存储器裸片中的存储单元行执行清理操作。ECC电路622可以在清理操作的第一间隔内对错误发生数目进行计数，并且当在清理操作的第一间隔内计数得到的错误发生数目等于或大于参考值时，可以将存储单元行的行地址作为行故障地址存储在故障地址寄存器625中，并且在清理操作的第二间隔内，ECC电路622可以跳过纠错。因此，ECC电路622可以防止或减少产生不可纠正的错误。
缓冲器裸片610可以包括通路ECC电路612，其在从通过TSV线接收的传输数据中检测到传输错误时使用传输奇偶校验位来纠正传输错误并且产生纠错后的数据。
半导体存储器件600可以是通过TSV线传送数据和控制信号的堆叠芯片型存储器件或堆叠存储器件。TSV线也可以称为“贯通电极”。
在一个存储器裸片620-p处形成的数据TSV线组632可以包括TSV线Ll至Lp，并且奇偶校验TSV线组634可以包括TSV线L10至Lq。
数据TSV线组632的TSV线Ll至Lp和奇偶校验TSV线组634的奇偶校验TSV线L10至Lq可以连接到微凸块MCB，微凸块MCB相应地形成在存储器裸片620-1至620-p之间。
存储器裸片620-1至620-p中的至少一个可以包括DRAM单元，每个DRAM单元包括至少一个存取晶体管和一个存储电容器。
半导体存储器件600可以具有三维(3D)芯片结构或2.5D芯片结构以通过数据总线B10与主机通信。缓冲器裸片610可以通过数据总线B10与存储器控制器连接。
通路ECC电路612可以基于通过奇偶校验TSV线组634接收的传输奇偶校验位，判定在通过数据TSV线组632接收的传输数据上是否已发生了传输错误。当检测到传输错误时，通路ECC电路612可以使用传输奇偶校验位纠正传输数据上的传输错误。当传输错误不可纠正时，通路ECC电路612可以输出指示发生了不可纠正的数据错误的信息。
图27是示出根据一些示例实施例的半导体存储器件的方法的流程图。
参照图2至图27，在操作包括存储单元阵列300的半导体存储器件的方法(该存储单元阵列300包括多个存储单元行并且多个存储单元行均包括多个易失性存储单元)中，可以选择存储单元行来进行清理操作，存储单元行基于刷新行地址从多个存储单元行被选择(操作S210)。在一些实施例中，清理控制电路500可以通过对刷新行地址进行计数来产生用于选择存储单元行的清理地址。
在清理操作的第一间隔内，ECC电路400对选定存储单元行中的多个子页面执行错误检测操作以对错误发生数目进行计数(操作S230)。ECC电路400在控制逻辑电路的控制下，在清理操作的第二间隔内基于计数得到的错误发生数目来回写纠正后的码字或回写未纠正的码字(操作S250)。
当计数得到的错误发生数目等于或大于参考值时，控制逻辑电路210可以将选定存储单元行的行地址存储在故障地址寄存器580中。当从存储器件外部的源接收到与读取命令相关联的访问地址时，可以将其与故障地址寄存器580中的行故障地址进行比较。如果访问地址与存储在故障地址寄存器580中的行故障地址匹配，则控制逻辑电路210可以控制ECC电路400跳过对由访问地址指定的存储单元行的ECC解码。
图28是示出根据一些示例实施例的包括堆叠存储器件的半导体封装件的图。
参照图28，半导体封装件900可以包括一个或更多个堆叠存储器件910和图形处理单元(GPU)920。GPU 920可以包括存储器控制器(CONT)925。
堆叠存储器件910和GPU 920可以安装在中介层(interposer)930上，中介层930可以安装在封装基板940上。封装基板940可以安装在焊球950上。存储器控制器925可以采用图1中的存储器控制器100。
每个堆叠存储器件910可以以各种形式实现，并且可以是堆叠有多层的高带宽存储器(HBM)形式的存储器件。因此，每个堆叠存储器件910可以包括缓冲器裸片和多个存储器裸片。每个存储器裸片可以包括存储单元阵列、ECC电路、清理控制电路和故障地址寄存器。
GPU 920可以与一个或更多个堆叠存储器件910通信。例如，堆叠存储器件910和GPU 920均可以包括物理区域，并且可以通过该物理区域在每个堆叠存储器件910与GPU920之间执行通信。
如上所述，根据一些示例实施例，半导体存储器件可以包括ECC电路、清理控制电路和故障地址寄存器。ECC电路在清理操作的第一间隔内对由从清理控制电路提供的清理地址指定的存储单元行中的码字进行错误检测操作，以对错误发生数目进行计数，并且当计数得到的错误发生数目等于或大于参考值时，将存储单元行的行地址作为行故障地址存储在故障地址寄存器中。当计数得到的错误发生数目等于或大于参考值时，在清理操作的第二间隔内，ECC电路还跳过纠错并回写未纠正的码字。因此，半导体存储器件可以防止错误位累积并且可以增强器件的可靠性、可信度和/或性能。
本发明构思的一些方面可以应用于使用采用了ECC电路的半导体存储器件的系统。例如，本发明构思的一些方面可以应用于使用半导体存储器件作为工作存储器的系统，诸如智能电话、导航系统、笔记本计算机、台式计算机和游戏机。
以上是对本发明构思的一些示例实施例的说明，而不应被解释为对其进行限制。尽管已经描述了几个示例实施例，但是本领域技术人员将容易理解，在实质上不脱离本发明构思的新颖教导和优点的情况下，可以在示例实施例中进行许多修改。因此，所有这些修改都旨在包括在如权利要求所限定的本发明构思的范围内。

Claims (20)

1.一种半导体存储器件，包括：
存储单元阵列，所述存储单元阵列包括多个存储单元行，所述多个存储单元行均包括易失性存储单元；
纠错码ECC电路；
故障地址寄存器；
清理控制电路，所述清理控制电路被配置为产生清理地址，所述清理地址用于对从所述多个存储单元行中选择的第一存储单元行的清理操作，其中，所述清理地址是基于对所述多个存储单元行执行的刷新操作而产生的；以及
控制逻辑电路，所述控制逻辑电路被配置为控制所述ECC电路和所述清理控制电路，
其中，所述控制逻辑电路进一步被配置为：
控制所述ECC电路，使得所述ECC电路在所述清理操作的第一间隔期间，对所述第一存储单元行中的多个子页面执行错误检测操作，以对所述第一存储单元行中的错误发生数目进行计数；
基于所述第一存储单元行中的所述错误发生数目，选择性地纠正在其中检测到错误的码字，得到纠正后的码字或未纠正的码字；
在所述清理操作的第二间隔期间，回写所述纠正后的码字或所述未纠正的码字；和
响应于所述第一存储单元行中的所述错误发生数目等于或大于参考值，将所述第一存储单元行的行地址作为行故障地址存储在所述故障地址寄存器中。
2.根据权利要求1所述的半导体存储器件，其中，所述控制逻辑电路进一步被配置为：响应于所述第一存储单元行中的所述错误发生数目小于所述参考值，控制所述ECC电路将所述纠正后的码字回写在所述第一存储单元行中的相应子页面中。
3.根据权利要求1所述的半导体存储器件，其中，所述控制逻辑电路进一步被配置为：响应于所述错误发生数目等于或大于所述参考值，控制所述ECC电路不纠正在其中检测到错误的码字，并将所述未纠正的码字回写在所述第一存储单元行中的相应子页面中。
4.根据权利要求1所述的半导体存储器件，还包括：
地址比较器，所述地址比较器被配置为：将来自所述半导体存储器件外部的源的访问地址与存储在所述故障地址寄存器中的行故障地址进行比较，并基于所述比较的结果向所述控制逻辑电路提供匹配信号。
5.根据权利要求4所述的半导体存储器件，其中，所述控制逻辑电路还被配置为：当所述访问地址与读取命令相关联时并且当所述匹配信号指示所述访问地址与所述行故障地址匹配时，控制所述ECC电路跳过对由所述访问地址指定的存储单元行的ECC解码。
6.根据权利要求4所述的半导体存储器件，其中，所述地址比较器进一步被配置为：通过处理所述访问地址和所述行故障地址中的每个地址的至少一些位来向所述控制逻辑电路提供所述匹配信号。
7.根据权利要求1所述的半导体存储器件，其中，所述控制逻辑电路进一步被配置为：当所述第一存储单元行中的所述错误发生数目等于或大于K时，将所述第一存储单元行的所述行地址作为所述行故障地址存储在所述故障地址寄存器中，其中，K是等于或大于三的整数。
8.根据权利要求1所述的半导体存储器件，其中，所述清理控制电路包括：
计数器，所述计数器被配置为对刷新行地址进行计数并产生内部清理信号，其中，所述计数器进一步被配置为每当所述计数器计数了N个刷新行地址时激活所述内部清理信号，N是等于或大于二的整数；以及
清理地址产生器，所述清理地址产生器被配置为响应于所述内部清理信号，产生与所述第一存储单元行的正常清理操作相关联的正常清理地址。
9.根据权利要求8所述的半导体存储器件，
其中，所述正常清理地址包括指定一个存储单元行的清理行地址和指定该一个存储单元行中包括的一个码字的清理列地址，并且
其中，所述清理地址产生器包括：
页段计数器，所述页段计数器被配置为当所述内部清理信号被激活时将所述清理列地址加一；以及
行计数器，所述行计数器被配置为当所述清理列地址达到最大值时将所述清理行地址加一。
10.根据权利要求1所述的半导体存储器件，其中，所述清理控制电路包括：
计数器，所述计数器被配置为对刷新行地址进行计数并产生内部清理信号，其中，所述计数器进一步被配置为每当所述计数器计数了N个刷新行地址时激活所述内部清理信号，N是等于或大于二的整数；
清理地址产生器，所述清理地址产生器被配置为响应于所述内部清理信号和清理模式信号，在第一清理模式下产生与所述第一存储单元行的正常清理操作相关联的正常清理地址；以及
弱码字地址产生器，所述弱码字地址产生器被配置为响应于所述内部清理信号和所述清理模式信号，在第二清理模式下产生与弱清理操作相关联的弱码字地址，所述弱清理操作与所述第一存储单元行中的弱码字相关联。
11.根据权利要求10所述的半导体存储器件，其中，所述弱码字地址产生器包括：
地址存储表，所述地址存储表被配置为存储所述弱码字的地址信息；以及
表指针，所述表指针被配置为响应于所述内部清理信号产生提供所述地址存储表的位置信息的指针信号。
12.根据权利要求1所述的半导体存储器件，还包括：
刷新控制电路，所述刷新控制电路被配置为响应于从外部源接收的命令产生刷新行地址；以及
熔丝电路，所述熔丝电路被配置为存储所述参考值，
其中，所述命令是刷新命令，并且
其中，所述熔丝电路被配置为通过编程改变所述参考值。
13.根据权利要求1所述的半导体存储器件，其中，所述第一间隔和所述第二间隔的总和对应于刷新周期的两倍，所述刷新周期与在刷新操作期间刷新所述多个存储单元行中的一个存储单元行的时间间隔相关联。
14.根据权利要求1所述的半导体存储器件，其中，所述ECC电路包括ECC解码器，所述ECC解码器被配置为对多个码字执行所述错误检测操作和纠错操作，
其中，所述ECC解码器包括：
数据锁存器，所述数据锁存器被配置为存储所述多个码字；
校正子产生电路，所述校正子产生电路被配置为基于所述多个码字中的每个码字的主数据和奇偶校验数据来产生校正子；
错误定位器，所述错误定位器被配置为基于所述校正子产生指示所述主数据中至少一个错误位的位置的错误位置信号；以及
数据纠正器，所述数据纠正器被配置为接收基于所述错误位置信号从存储在所述数据锁存器中的所述多个码字中选择的码字，并且被配置为纠正每个选定码字中的错误位。
15.根据权利要求1所述的半导体存储器件，其中，所述控制逻辑电路还被配置为：通过将存储在由存储在所述故障地址寄存器中的行故障地址指定的存储单元行中的数据存储在所述存储单元阵列的冗余区域中，对由所述行故障地址指定的存储单元行执行软封装后修复。
16.根据权利要求1所述的半导体存储器件，其中，
所述存储单元阵列包括多个存储体阵列；
所述ECC电路包括对应于所述多个存储体阵列的多个ECC引擎；
所述故障地址寄存器包括对应于所述多个存储体阵列的多个子故障地址寄存器；并且
所述控制逻辑电路进一步被配置为单独地控制每个所述ECC引擎和每个所述子故障地址寄存器。
17.根据权利要求1所述的半导体存储器件，包括：
至少一个缓冲器裸片；以及
多个存储器裸片，所述多个存储器裸片堆叠在所述至少一个缓冲器裸片上，并且被配置为通过多条穿硅通路线传送数据，
其中，所述多个存储器裸片中的至少一个存储器裸片包括所述存储单元阵列、所述ECC电路、所述清理控制电路和刷新控制电路，所述刷新控制电路被配置为基于所述刷新操作产生刷新行地址。
18.一种操作半导体存储器件的方法，所述半导体存储器件包括存储单元阵列，所述存储单元阵列包括多个存储单元行，所述多个存储单元行均包括多个易失性存储单元，所述方法包括：
基于用于刷新所述存储单元行的刷新行地址从所述多个存储单元行中选择第一存储单元行；
通过纠错码ECC电路对所述第一存储单元行中的多个子页面执行错误检测操作，并且对所述第一存储单元行中的错误发生数目进行计数；
基于所述第一存储单元行中的所述错误发生数目判定是否纠正在其中检测到错误的码字；以及
基于所述判定，在进行纠正或不进行纠正的情况下，将在其中检测到错误的所述码字回写到所述存储单元阵列。
19.根据权利要求18所述的方法，还包括：
将所述第一存储单元行中的所述错误发生数目与参考值进行比较；
响应于所述第一存储单元行中的所述错误发生数目等于或大于所述参考值，将所述第一存储单元行的行地址作为行故障地址存储在故障地址寄存器中；以及
当从外部源接收的访问地址与存储在所述故障地址寄存器中的行故障地址匹配时并且当所述访问地址与读取命令相关联时，跳过对由所述访问地址指定的存储单元行的ECC解码。
20.一种半导体存储器件，包括：
存储单元阵列，所述存储单元阵列包括多个存储单元行，所述多个存储单元行均包括易失性存储单元；
纠错码ECC电路；
故障地址寄存器；
刷新控制电路，所述刷新控制电路被配置为产生用于刷新所述存储单元行的刷新行地址；
清理控制电路，所述清理控制电路被配置为基于对所述刷新行地址的计数产生清理地址，所述清理地址用于对从所述多个存储单元行中选择的第一存储单元行执行清理操作；以及
控制逻辑电路，所述控制逻辑电路被配置为控制所述ECC电路和所述清理控制电路，
其中，所述控制逻辑电路进一步被配置为：
控制所述ECC电路，使得所述ECC电路对所述第一存储单元行中的多个子页面执行错误检测操作，以对所述第一存储单元行中的错误发生数目进行计数；
基于所述第一存储单元行中的所述错误发生数目，判定是否纠正在其中检测到错误的码字；
响应于所述第一存储单元行中的所述错误发生数目等于或大于参考值，将所述第一存储单元行的行地址作为行故障地址存储在所述故障地址寄存器中；和
当从外部源接收的访问地址与所述行故障地址匹配时并且当所述访问地址与读取命令相关联时，控制所述ECC电路跳过对由所述访问地址指定的存储单元行的ECC解码。
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