TW202230358A - 半導體記憶體元件以及操作半導體記憶體元件之方法 - Google Patents

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Abstract

一種半導體記憶體元件包括記憶體胞元陣列、錯誤修正碼（ECC）電路、故障位址暫存器、洗滌控制電路以及控制邏輯電路。記憶體胞元陣列包括記憶體胞元列。洗滌控制電路基於對記憶體胞元列實行的再新操作而產生洗滌位址。控制邏輯電路控制ECC電路，以使ECC電路對第一記憶體胞元列中的多個子頁面實行錯誤偵測操作，以對錯誤出現次數進行計數且基於錯誤出現次數而判斷是否對在其中偵測到錯誤的碼字進行修正。對經修正的碼字或未經修正的碼字進行回寫，且可基於錯誤出現次數而將第一記憶體胞元列的列位址作為列故障位址儲存於故障位址暫存器中。

Description

半導體記憶體元件以及操作半導體記憶體元件之方法
本揭露的態樣是有關於記憶體元件，且更具體而言，是有關於半導體記憶體元件以及有關於操作半導體記憶體元件之方法。
半導體記憶體元件可被分類成非揮發性記憶體元件（例如，快閃記憶體元件）及揮發性記憶體元件（例如，動態隨機存取記憶體（dynamic random access memory，DRAM））。DRAM的高速操作及成本高效性使得DRAM可用於系統記憶體。由於DRAM在製作設計規則方面持續縮減，因此DRAM中的記憶體胞元的位元錯誤可能會迅速增加且DRAM的良率可能會降低。因此，需要改善半導體記憶體元件的可靠性及/或可信性。
本揭露的一些態樣提供具有改善或增加的可靠性、可信性及/或效能的半導體記憶體元件。
一些示例性實施例提供一種能夠增加可靠性、可信性及/或效能的操作半導體記憶體元件之方法。
根據一些示例性實施例，一種半導體記憶體元件包括記憶體胞元陣列、錯誤修正碼（error correction code，ECC）電路、故障位址暫存器（fault address register，FAR）、洗滌控制電路（scrubbing control circuit，SCC）以及控制邏輯電路。所述記憶體胞元陣列包括多個記憶體胞元列且所述多個記憶體胞元列中的每一者包括揮發性記憶體胞元。所述洗滌控制電路被配置成產生用於對自所述多個記憶體胞元列選擇出的第一記憶體胞元列進行洗滌操作的洗滌位址。所述洗滌位址是基於對所述記憶體胞元列實行的再新操作而產生。所述控制邏輯電路被配置成控制所述ECC電路及所述洗滌控制電路，並且進行以下操作：控制所述ECC電路，以使所述ECC電路對所述第一記憶體胞元列中的多個子頁面實行錯誤偵測操作，以在所述洗滌操作的第一間隔期間對所述第一記憶體胞元列中的錯誤出現次數進行計數；基於所述第一記憶體胞元列中的所述錯誤出現次數而選擇性地對在其中偵測到錯誤的碼字進行修正，進而產生經修正的碼字或未經修正的碼字；在所述洗滌操作的第二間隔期間對所述經修正的碼字或所述未經修正的碼字進行回寫；且響應於所述第一記憶體胞元列中的所述錯誤出現次數等於或大於參考值而將所述第一記憶體胞元列的列位址作為列故障位址儲存於所述故障位址暫存器中。
根據一些示例性實施例，提供一種操作包括記憶體胞元陣列的半導體記憶體元件的方法，所述記憶體胞元陣列包括多個記憶體胞元列。根據所述方法，基於用於對所述記憶體胞元列進行再新的再新列位址而自所述多個記憶體胞元列選擇第一記憶體胞元列，藉由錯誤修正碼（ECC）電路以碼字為單位對所述第一記憶體胞元列中的多個子頁面實行錯誤偵測操作且對所述第一記憶體胞元列中的錯誤出現次數進行計數，基於所述第一記憶體胞元列中的所述錯誤出現次數而判斷是否對在其中偵測到錯誤的碼字進行修正，且基於所述判斷，在進行或不進行修正的條件下，將在其中偵測到所述錯誤的所述碼字回寫至所述記憶體胞元陣列。
根據一些示例性實施例，一種半導體記憶體元件包括記憶體胞元陣列、錯誤修正碼（ECC）電路、故障位址暫存器、再新控制電路（refresh control circuit，RCC）、洗滌控制電路以及控制邏輯電路。所述記憶體胞元陣列包括多個記憶體胞元列且所述多個記憶體胞元列中的每一者包括揮發性記憶體胞元。所述再新控制電路被配置成產生用於對所述記憶體胞元列進行再新的再新列位址。所述洗滌控制電路被配置成基於對所述再新列位址進行計數而產生用於對自所述多個記憶體胞元列選擇出的第一記憶體胞元列實行洗滌操作的洗滌位址。控制邏輯電路被配置成控制所述ECC電路及所述洗滌控制電路，控制所述ECC電路，以使所述ECC電路對所述第一記憶體胞元列中的多個子頁面實行錯誤偵測操作，以在所述洗滌操作的第一間隔期間對錯誤出現次數進行計數；基於所述錯誤出現次數而判斷是否對在其中偵測到錯誤的碼字進行修正；響應於所述第一記憶體胞元列中的所述錯誤出現次數等於或大於參考值而將所述第一記憶體胞元列的列位址作為列故障位址儲存於所述故障位址暫存器中；且當來自外部源的存取位址與所述列故障位址匹配且當所述存取位址與讀取命令相關聯時，控制所述ECC電路跳過對由所述存取位址指定的記憶體胞元列進行的ECC解碼。
因此，在一些實施例中，一種半導體記憶體元件包括ECC電路、洗滌控制電路及故障位址暫存器。ECC電路可被配置成對由自洗滌控制電路提供的洗滌位址指定的記憶體胞元列中的碼字依序地實列錯誤偵測操作且對錯誤出現次數進行計數。ECC電路可在所計數的錯誤出現次數等於或大於參考值時將記憶體胞元列的列位址作為列故障位址儲存於故障位址暫存器中。ECC電路可跳過錯誤修正且對未經修正的碼字進行回寫。因此，半導體記憶體元件可防止錯誤位元累積且可增加可靠性、可信性及/或效能。
下文中將參照附圖更全面地闡述各種示例性實施例，在附圖中示出一些示例性實施例。
圖1是示出根據一些示例性實施例的記憶體系統的方塊圖。
參照圖1，記憶體系統20可包括記憶體控制器100及半導體記憶體元件200。
記憶體控制器100可控制記憶體系統20的整體操作。記憶體控制器100可控制外部主機（未示出）與半導體記憶體元件200之間的整體資料交換。舉例而言，記憶體控制器100可響應於來自外部主機的請求而在半導體記憶體元件200中寫入資料及/或自半導體記憶體元件200讀取資料。
另外，記憶體控制器100可向半導體記憶體元件200發出用於控制半導體記憶體元件200的操作命令。記憶體控制器100可向半導體記憶體元件200傳輸時脈訊號CLK、命令CMD及位址（訊號）ADDR，且可與半導體記憶體元件200交換主資料MD。
在一些示例性實施例中，半導體記憶體元件200是包括例如以下動態記憶體胞元的記憶體元件：動態隨機存取記憶體（DRAM）、第4代雙倍資料速率（double data rate 4，DDR4）同步DRAM（synchronous DRAM，SDRAM）、第5代雙倍資料速率（double data rate 5，DDR5）SDRAM、低功率DDR4（low power DDR4，LPDDR4）SDRAM、LPDDR5 SDRAM、或者LPDDR6 DRAM。
半導體記憶體元件200可包括儲存主資料MD及同位資料的記憶體胞元陣列300、錯誤修正碼（ECC）電路400、控制邏輯電路210、洗滌控制電路500、及故障位址暫存器FAR 580。
ECC電路400可對欲儲存於記憶體胞元陣列300的目標頁面中的寫入資料實行編碼或ECC編碼，且可在控制邏輯電路210的控制下對自目標頁面讀取的碼字實行解碼或ECC解碼。
洗滌控制電路500可產生用於對多個記憶體胞元列中的第一記憶體胞元列實行洗滌操作的洗滌位址。舉例而言，每當對記憶體胞元陣列300中所包括的所述多個記憶體胞元列中的N個記憶體胞元列實行再新操作時，可產生洗滌位址，且可實行洗滌操作。此處，N是等於或大於三的自然數。
洗滌操作可包括至少第一間隔及第二間隔。洗滌操作可包括在洗滌操作的第一間隔期間實行的錯誤偵測操作以及在洗滌操作的第二間隔期間實行的選擇性錯誤修正及回寫操作。
控制邏輯電路210可控制ECC電路400，以使ECC電路400以碼字為單位對第一記憶體胞元列中的多個子頁面實行錯誤偵測操作，以在洗滌操作的第一間隔期間對錯誤出現次數進行計數。控制邏輯電路210可控制ECC電路400，以使在洗滌操作的第二間隔期間，ECC電路400基於錯誤出現次數而判斷是否對在其中偵測到錯誤的碼字進行修正且對經修正的碼字進行回寫，或者是否對未經修正的碼字進行回寫且將第一記憶體胞元列的列位址作為列故障位址儲存於故障位址暫存器580中。
控制邏輯電路210可控制ECC電路400響應於錯誤出現次數小於參考值而對錯誤進行修正且將經修正的碼字回寫於第一記憶體胞元列中的對應的子頁面中。控制邏輯電路210可控制ECC電路400響應於錯誤出現次數等於或大於參考值而不對錯誤進行修正且將未經修正的碼字回寫於第一記憶體胞元列中的對應的子頁面中。在一些示例性實施例中，若與記憶體胞元列相關聯的錯誤出現次數等於或大於參考值，則控制邏輯電路210可控制ECC電路400跳過對於對應的記憶體胞元列中的碼字進行的ECC解碼。
可自記憶體控制器接收與讀取命令相關聯的存取位址。若存取位址與儲存於故障位址暫存器580中的列故障位址匹配，則控制邏輯電路210可控制ECC電路400跳過對由存取位址指定的記憶體胞元列進行的ECC解碼。
圖2是示出根據一些示例性實施例的圖1中的半導體記憶體元件200的方塊圖。
參照圖2，半導體記憶體元件200可包括控制邏輯電路210、位址暫存器220、記憶庫控制邏輯230、再新控制電路385、列位址多工器240、行位址鎖存器250、列解碼器260、行解碼器270、記憶體胞元陣列300、感測放大器單元285、輸入/輸出（input/output，I/O）閘控電路290、ECC電路400、洗滌控制電路500、資料I/O緩衝器295、故障位址暫存器580、位址比較器590以及熔絲電路595。
記憶體胞元陣列300可包括多個記憶庫陣列310a至310s。列解碼器260可包括分別耦合至所述多個記憶庫陣列310a至310s的多個記憶庫列解碼器260a至260s，行解碼器270可包括分別耦合至所述多個記憶庫陣列310a至310s的多個記憶庫行解碼器270a至270s，且感測放大器單元285可包括分別耦合至所述多個記憶庫陣列310a至310s的多個記憶庫感測放大器285a至285s。
所述多個記憶庫陣列310a至310s、所述多個記憶庫列解碼器260a至260s、所述多個記憶庫行解碼器270a至270s及所述多個記憶庫感測放大器285a至285s可形成多個記憶庫。所述多個記憶庫中的每一記憶庫可包括各自的記憶庫陣列310、記憶庫列解碼器260、記憶庫行解碼器270及記憶庫感測放大器285。所述多個記憶庫陣列310a至310s中的每一者可包括在多條字元線WL與多個位元線BTL的交叉部位處形成的多個記憶體胞元MC。
位址暫存器220可自記憶體控制器100接收位址ADDR，位址ADDR包括記憶庫位址BANK_ADDR、列位址ROW_ADDR及行位址COL_ADDR。位址暫存器220可將所接收的記憶庫位址BANK_ADDR提供至記憶庫控制邏輯230，將所接收的列位址ROW_ADDR提供至列位址多工器240，且將所接收的行位址COL_ADDR提供至行位址鎖存器250。
記憶庫控制邏輯230可響應於記憶庫位址BANK_ADDR而產生記憶庫控制訊號。可響應於記憶庫控制訊號而啟用所述多個記憶庫列解碼器260a至260s中的與記憶庫位址BANK_ADDR對應的一者，且可響應於記憶庫控制訊號而啟用所述多個記憶庫行解碼器270a至270s中的與記憶庫位址BANK_ADDR對應的一者。
列位址多工器240可自位址暫存器220接收列位址ROW_ADDR，且自再新控制電路385接收再新列位址REF_ADDR。列位址多工器240選擇性地輸出列位址ROW_ADDR或再新列位址REF_ADDR作為列位址RA。自列位址多工器240輸出的列位址RA被施加至所述多個記憶庫列解碼器260a至260s。
再新控制電路385可響應於來自控制邏輯電路210的第一再新控制訊號IREF1或第二再新控制訊號IREF2而依序地輸出再新列位址REF_ADDR。
當來自記憶體控制器100的命令CMD與自動再新命令對應時，控制邏輯電路210可每當控制邏輯電路210接收到自動再新命令時皆向再新控制電路385施加第一再新控制訊號IREF1。當來自記憶體控制器100的命令CMD與自我再新進入（self-refresh entry）命令對應時，控制邏輯電路210可向再新控制電路385施加第二再新控制訊號IREF2。第二再新控制訊號IREF2可在自控制邏輯電路210接收到自我再新進入命令的第一時間點至控制邏輯電路210接收到自我再新退出（self-refresh exit）命令的第二時間點期間被啟用。再新控制電路385可響應於接收到第一再新控制訊號IREF1或者在第二再新控制訊號IREF2被啟用期間依序地增加或減小再新列位址REF_ADDR。
所述多個記憶庫列解碼器260a至260s中的可被記憶庫控制邏輯230啟用的所啟用的一個記憶庫列解碼器可對自列位址多工器240輸出的列位址RA進行解碼，且可啟用與列位址RA對應的字元線。舉例而言，被啟用的記憶庫列解碼器260可向與列位址RA對應的字元線施加字元線驅動電壓。
行位址鎖存器250可自位址暫存器220接收行位址COL_ADDR，且可暫時地儲存所接收的行位址COL_ADDR。在一些實施例中，在叢發模式（burst mode）中，行位址鎖存器250可產生自所接收的行位址COL_ADDR遞增的行位址。行位址鎖存器250可將暫時儲存或產生的行位址施加至所述多個記憶庫行解碼器270a至270s。
所述多個記憶庫行解碼器270a至270s中的被啟用的一個記憶庫行解碼器可藉由I/O閘控電路290啟用與記憶庫位址BANK_ADDR及行位址COL_ADDR對應的感測放大器285。
I/O閘控電路290可包括用於對輸入/輸出資料進行閘控的電路系統，且可更包括輸入資料遮罩邏輯（input data mask logic）、用於儲存自所述多個記憶庫陣列310a至310s輸出的資料的讀取資料鎖存器、以及用於將資料寫入至所述多個記憶庫陣列310a至310s的寫入驅動器。
自所述多個記憶庫陣列310a至310s中的一個記憶庫陣列讀取的碼字CW可由耦合至欲被讀取資料的所述一個記憶庫陣列的感測放大器感測，且被儲存於I/O閘控電路290的讀取資料鎖存器中。在由ECC電路400對碼字CW實行ECC解碼之後，可經由資料I/O緩衝器295將儲存於讀取資料鎖存器中的碼字CW提供至記憶體控制器100。
欲被寫入於所述多個記憶庫陣列310a至310s中的一個記憶庫陣列的主資料MD可自記憶體控制器100被提供至資料I/O緩衝器295，且然後自資料I/O緩衝器295被提供至ECC電路400。ECC電路400可對主資料MD實行ECC編碼，以產生同位資料。ECC電路400可將主資料MD及同位資料提供至I/O閘控電路290，且I/O閘控電路290可藉由I/O閘控電路290的寫入驅動器來將主資料MD及同位資料寫入於一個記憶庫陣列中的目標頁面的子頁面中。
資料I/O緩衝器295可基於時脈訊號CLK而在半導體記憶體元件200的寫入操作中將主資料MD自記憶體控制器100提供至ECC電路400，且可在半導體記憶體元件200的讀取操作中將主資料MD自ECC電路400提供至記憶體控制器100。
ECC電路400可對自目標頁面的子頁面讀取的碼字實行ECC解碼且可當在主資料及/或碼字中偵測到至少一個錯誤位元時向控制邏輯電路210提供錯誤產生訊號EGS。
洗滌控制電路500可對依序改變的再新列位址REF_ADDR進行計數，且每當洗滌控制電路500計數了N個再新列位址時皆可輸出正常洗滌位址SCADDR。此處，N是等於或大於二的自然數。正常洗滌位址SCADDR可包括洗滌列位址SRA及洗滌行位址SCA。洗滌控制電路500可將洗滌列位址SRA及洗滌行位址SCA提供至列解碼器260及行解碼器270。
控制邏輯電路210可控制半導體記憶體元件200的操作。舉例而言，控制邏輯電路210可針對半導體記憶體元件200產生控制訊號，以便實行寫入操作及/或讀取操作。控制邏輯電路210可包括對自記憶體控制器100接收的命令CMD進行解碼的命令解碼器211及對半導體記憶體元件200的操作模式進行設定的模式暫存器212。
控制邏輯電路210可更包括計數器214，計數器214對由錯誤產生訊號EGS指示的錯誤出現進行計數。計數器214可對在對第一記憶體胞元列進行的洗滌操作中由錯誤產生訊號EGS指示的錯誤出現進行計數。控制邏輯電路210可（藉由所包括的比較器）對錯誤出現（即，由錯誤產生訊號EGS指示）的數目與參考值VTH進行比較，且可在錯誤出現次數等於或大於參考值VTH時向ECC電路400提供錯誤臨限值旗標ETF。控制邏輯電路210可響應於第一記憶體胞元列中的錯誤出現次數等於或大於參考值VTH而將第一記憶體胞元列的列位址作為列故障位址RF_ADDR儲存於故障位址暫存器580中。在一些實施例中，控制邏輯電路210可在第一記憶體胞元列中的錯誤出現次數等於或大於參考值VTH時停止計數器214的操作。
命令解碼器211可藉由對寫入賦能訊號、列位址選通訊號、行位址選通訊號、晶片選擇訊號等進行解碼來產生與命令CMD對應的控制訊號。控制邏輯電路210可產生用於控制I/O閘控電路290的第一控制訊號CTL1、用於控制ECC電路400的第二控制訊號CTL2、以及用於控制洗滌控制電路500的第三控制訊號CTL3。另外，控制邏輯電路210可向再新控制電路385提供與再新週期相關聯的模式訊號MS。控制邏輯電路210可基於代表半導體記憶體元件200的操作溫度的溫度訊號（未示出）來產生模式訊號MS。
熔絲電路595可儲存參考值VTH且可將參考值VTH提供至控制邏輯電路210。在一些實施例中，熔絲電路595可藉由程式化來改變參考值VTH。
位址比較器590可將來自記憶體控制器100的存取位址ADDR的列位址ROW_ADDR與儲存於故障位址暫存器580中的列故障位址RF_ADDR進行比較，以基於比較的結果（例如，當列位址ROW_ADDR與列故障位址匹配時）向控制邏輯電路提供匹配訊號MTS。控制邏輯電路210可控制ECC電路400跳過對由列位址ROW_ADDR指定的記憶體胞元列進行的ECC解碼。
圖3示出圖2所示半導體記憶體元件中的第一記憶庫陣列的實例。
參照圖3，第一記憶庫陣列310可包括多條字元線WL1至WLm（其中m是大於二的自然數）、多條位元線BTL1至BTLn（其中n是大於二的自然數）、以及佈置於字元線WL1至WLm與位元線BTL1至BTLn之間的交叉部位處的多個揮發性記憶體胞元MC。圖3中僅示出第一記憶庫陣列310的所述多個揮發性記憶體胞元MC的一部分以改善圖的清晰度。第一記憶庫陣列310的記憶體胞元MC中的每一者可包括：胞元電晶體，耦合至字元線WL1至WLm中的一者及位元線BTL1至BTLn中的一者；以及胞元電容器，耦合至胞元電晶體。
圖4是示出根據一些示例性實施例的圖2所示半導體記憶體元件中的再新控制電路的實例的方塊圖。
參照圖4，再新控制電路385可包括再新時脈產生器390及再新計數器397。
再新時脈產生器390可響應於第一再新控制訊號IREF1、第二再新控制訊號IREF2及模式訊號MS而產生再新時脈訊號RCK。模式訊號MS可確定再新操作的再新週期。如上所述，再新時脈產生器390可每當再新時脈產生器390接收到第一再新控制訊號IREF1或在第二再新控制訊號IREF2被啟用期間產生再新時脈訊號RCK。
再新計數器397可藉由以再新時脈訊號RCK的週期實行計數操作來產生依序指定記憶體胞元列的再新列位址REF_ADDR。
圖5是示出根據一些示例性實施例的圖4中所示的再新時脈產生器390的實例的電路圖。
參照圖5，再新時脈產生器390a可包括多個振盪器391、392及393、多工器394及解碼器395a。解碼器395a可對第一再新控制訊號IREF1、第二再新控制訊號IREF2及模式訊號MS進行解碼，以輸出時脈控制訊號RCS1。振盪器391、392及393產生具有不同週期的再新時脈訊號RCK1、RCK2及RCK3。多工器394被配置成響應於時脈控制訊號RCS1而選擇再新時脈訊號RCK1、RCK2及RCK3中的一者以提供再新時脈訊號RCK。
圖6是示出根據一些示例性實施例的圖4中所示的再新時脈產生器390的另一實例的電路圖。
參照圖6，再新時脈產生器390b可包括解碼器395b、偏置單元396a及振盪器396b。解碼器395b可對第一再新控制訊號IREF1、第二再新控制訊號IREF2及模式訊號MS進行解碼，且可輸出時脈控制訊號RCS2。偏置單元396a可響應於時脈控制訊號RCS2而產生控制電壓VCON。振盪器396b可根據控制電壓VCON而產生具有可變週期的再新脈衝訊號RCK。
圖7是示出根據一些示例性實施例的圖2所示半導體記憶體元件中的洗滌控制電路的實例的方塊圖。
參照圖7，洗滌控制電路500可包括計數器505及洗滌位址產生器510。
計數器505可對再新列位址REF_ADDR進行計數且可產生內部洗滌訊號ISRB。當計數器505計數了由計數控制訊號CCS指定的數目的再新列位址REF_ADDR時，可在第一間隔期間啟用內部洗滌訊號ISRB。第一間隔可與對一個記憶體胞元列進行再新的時間間隔對應。
洗滌位址產生器510可響應於內部洗滌訊號ISRB而產生與記憶體胞元列中的每一者中的碼字在第一洗滌模式下的正常洗滌操作相關聯的可逐漸改變的正常洗滌位址SCADDR。
正常洗滌位址SCADDR可包括洗滌列位址SRA及洗滌行位址SCA。洗滌列位址SRA可指定一個記憶庫陣列中的一個頁面且洗滌行位址SCA可指定所述一個頁面中的碼字中的一者。洗滌位址產生器510可將洗滌列位址SRA提供至對應的列解碼器且將洗滌行位址SCA提供至對應的行解碼器。
由於可對記憶體胞元陣列300中所包括的所有碼字實行基於正常洗滌位址SCADDR實行的洗滌操作，因此基於正常洗滌位址SCADDR實行的洗滌操作可被稱為正常洗滌操作。
圖8是示出根據一些示例性實施例的圖7所示洗滌控制電路中的洗滌位址產生器的方塊圖。
參照圖8，洗滌位址產生器510可包括頁面段計數器511及列計數器513。
頁面段計數器511可在內部洗滌訊號ISRB被啟用期間將洗滌行位址SCA增加一，並且響應於內部洗滌訊號ISRB，每當洗滌行位址SCA達到其最大值時皆可啟用最大位址偵測訊號MADT（且重設洗滌行位址SCA）。頁面段計數器511可將最大位址偵測訊號MADT提供至列計數器513。
響應於內部洗滌訊號ISRB，列計數器513可在最初接收到內部洗滌訊號ISRB時開始計數操作，且每當自頁面段計數器511接收到被啟用的最大位址偵測訊號MADT時皆可將洗滌列位址SRA增加一。由於內部洗滌訊號ISRB可在對一個記憶體胞元列實行再新操作期間在第一間隔期間被啟用，因此頁面段計數器511可在第一間隔期間產生與一個頁面中的碼字相關聯的洗滌行位址SCA。
圖9是示出根據一些示例性實施例的圖1中的半導體記憶體元件的另一實例的方塊圖。
圖9所示半導體記憶體元件200a與圖2所示半導體記憶體元件200的不同之處在於半導體記憶體元件200a更包括犧牲位址偵測器560及在第二洗滌模式下輸出弱碼字位址WCADDR的洗滌控制電路500a。
參照圖9，控制邏輯電路210a可進一步產生用於控制犧牲位址偵測器560的第四控制訊號CTL4。
犧牲位址偵測器560可對對於記憶體胞元陣列300中的第一記憶體區的存取次數進行計數，且可在參考間隔期間所計數的存取次數達到參考次數時產生至少一個犧牲位址VCT_ADDR，所述至少一個犧牲位址VCT_ADDR指定與第一記憶體區相鄰的至少一個相鄰的記憶體區。犧牲位址VCT_ADDR可儲存於洗滌控制電路500的位址儲存表中。
在第一洗滌模式下，洗滌控制電路500a可分別將洗滌列位址SRA及洗滌行位址SCA提供至列解碼器260及行解碼器270。在第二洗滌模式下，洗滌控制電路500a可輸出與儲存於位址儲存表中的犧牲位址VCT_ADDR相關聯的碼字的位址作為弱碼字位址WCADDR。弱碼字位址WCADDR可包括弱碼字列位址WCRA及弱碼字行位址WCCA。洗滌控制電路500a可分別將弱碼字列位址WCRA及弱碼字行位址WCCA提供至列解碼器260及行解碼器270。
圖10是示出半導體記憶體元件的記憶體胞元之間的擾動的電路圖。
參照圖10，半導體記憶體元件200a的一部分包括記憶體胞元51、52及53以及位元線感測放大器60。
假設記憶體胞元51、52及53中的每一者連接至同一位元線BTL。另外，記憶體胞元51連接至字元線WL＜g-1＞，記憶體胞元52連接至字元線WL＜g＞，且記憶體胞元53連接至字元線WL＜g+1＞。如圖10中所示，字元線WL＜g-1＞及WL＜g+1＞與字元線WL＜g＞相鄰地定位。記憶體胞元51包括存取電晶體CT1及胞元電容器CC1。存取電晶體CT1的閘極端子連接至字元線WL＜g-1＞，且存取電晶體CT1連接於位元線BTL與胞元電容器CC1之間。記憶體胞元52包括存取電晶體CT2及胞元電容器CC2。存取電晶體CT2的閘極端子連接至字元線WL＜g＞，且存取電晶體CT2連接於位元線BTL與胞元電容器CC2之間。另外，記憶體胞元53包括存取電晶體CT3及胞元電容器CC3。存取電晶體ST3的閘極端子連接至字元線WL＜g+1＞，且存取電晶體CT3連接於位元線BTL與胞元電容器CC3之間。
位元線感測放大器60可包括對位元線BTL及BTLB之中的低位準位元線進行放電的N感測放大器及對位元線BTL及BTLB之中的高位準位元線進行充電的P感測放大器。
在再新操作期間，位元線感測放大器60可將藉由N感測放大器或P感測放大器儲存的資料改寫至所選擇的記憶體胞元中。在讀取操作或寫入操作期間，可向字元線WL＜g＞提供選擇電壓（例如，Vpp）。然而，由於電容耦合效應，即使在不向相鄰的字元線WL＜g-1＞及WL＜g+1＞施加選擇電壓時，相鄰的字元線WL＜g-1＞及WL＜g+1＞的電壓仍可升高。此種電容耦合由寄生電容Ccl1及Ccl2來指示。
在再新操作之間，若對字元線WL＜g＞進行重複存取，則儲存於連接至字元線WL＜g-1 ＞及WL＜g+1 ＞的記憶體胞元51及53的胞元電容器CC1及CC3中的電荷可能逐漸洩漏。在此種情形中，可能不會減小儲存於胞元電容器CC1中的邏輯「0」以及儲存於胞元電容器CC3中的邏輯「1」的可靠性。因此，需要在適當時間處對記憶體胞元進行洗滌操作。
圖11是示出根據一些示例性實施例的圖9所示半導體記憶體元件中的犧牲位址偵測器的實例的方塊圖。
參照圖11，犧牲位址偵測器560可包括擾動偵測器570及犧牲位址產生器577。
擾動偵測器570可基於列位址ROW_ADDR而對對於第一記憶體區（即，至少一個記憶體胞元列）的存取次數進行計數，且可在參考（或預定）間隔期間所計數的存取次數達到參考值時產生第一偵測訊號DET1。
犧牲位址產生器577可響應於第一偵測訊號DET1而產生至少一個犧牲位址VCT_ADDR1及VCT_ADDR2。舉例而言，所述至少一個犧牲位址VCT_ADDR1及VCT_ADDR2可各自為列位址，所述列位址指定與第一記憶體區相鄰地定位的第二記憶體區或第三記憶體區。犧牲位址產生器577可將所述至少一個犧牲位址VCT_ADDR1及VCT_ADDR2提供至洗滌控制電路500a中的位址儲存表。
圖12是示出圖11所示犧牲位址偵測器中的擾動偵測器的方塊圖。
參照圖12，擾動偵測器570可包括存取計數器571、臨限值暫存器573及比較器575。
存取計數器571可基於列位址ROW_ADDR而對對於規定位址（或規定記憶體區）的存取次數進行計數。舉例而言，存取計數器571可對對於規定字元線的存取次數進行計數。可針對特定字元線或包括至少兩條字元線的字元線群組來對存取次數進行計數。此外，對存取次數的計數可由特定區塊單元、記憶庫單元或晶片單元來實行。
臨限值暫存器573可儲存最大擾動出現計數，所述最大擾動出現計數可被選擇來提供關於特定字元線或記憶體單元中的資料的可靠性的期望保證水準。舉例而言，可將針對一條字元線的臨限值（或參考值）儲存於臨限值暫存器573中。作為另外一種選擇，可將針對一個字元線群組、一個區塊、一個記憶庫單元或一個晶片單元的臨限值儲存於臨限值暫存器573中。
比較器575可將儲存於臨限值暫存器573中的臨限值與由存取計數器571計數的對於特定記憶體區的存取次數進行比較。若一記憶體區中所計數的存取次數達到參考值，則比較器575可產生第一偵測訊號DET1。比較器575可將第一偵測訊號DET1提供至犧牲位址產生器577。
圖13是示出根據一些示例性實施例的圖9所示半導體記憶體元件中的洗滌控制電路的實例的方塊圖。
參照圖13，洗滌控制電路500a可包括計數器505、洗滌位址產生器510a及弱碼字位址產生器520a。
計數器505及洗滌位址產生器510a的一些操作與圖7中的計數器505及洗滌位址產生器510的操作實質上相似。圖13所示洗滌位址產生器510a可進一步接收洗滌模式訊號SMS且產生第一洗滌模式下的正常洗滌位址SCADDR。
弱碼字位址產生器520a可響應於內部洗滌訊號ISRB及洗滌模式訊號SMS而產生與第二洗滌模式下的弱洗滌操作相關聯的弱碼字位址WCADDR，所述弱洗滌操作與記憶庫陣列中的弱碼字相關聯。弱碼字位址WCADDR可包括弱碼字列位址WCRA及弱碼字行位址WCCA。
洗滌模式訊號SMS可在洗滌模式訊號SMS具有第一邏輯位準時指示第一洗滌模式且在洗滌模式訊號SMS具有第二邏輯位準時指示第二洗滌模式。洗滌模式訊號SMS可包括於第三控制訊號CTL3中。弱碼字位址產生器520a可將弱碼字列位址WCRA提供至對應的列解碼器且將弱碼字行位址SCA提供至對應的行解碼器。
弱碼字位址產生器520a可包括其中的位址儲存表，所述位址儲存表可儲存與犧牲位址VCT_ADDR相關聯的碼字的位址。由於洗滌操作是對弱碼字實行的，因此基於弱碼字位址WCADDR實行的洗滌操作可被稱為目標洗滌操作。
圖14是示出根據一些示例性實施例的圖13所示洗滌控制電路中的洗滌位址產生器510a的方塊圖。
參照圖14，洗滌位址產生器510a可包括頁面段計數器511a及列計數器513a。
頁面段計數器511a可在內部洗滌訊號ISRB在第一洗滌模式下被啟用期間將洗滌行位址SCA增加一，並且響應於內部洗滌訊號ISRB及洗滌模式訊號SMS，每當洗滌行位址SCA達到其最大值時皆可啟用最大位址偵測訊號MADT（且重設洗滌行位址SCA）。頁面段計數器511a可將最大位址偵測訊號MADT提供至列計數器513a。
響應於內部洗滌訊號ISRB及洗滌模式訊號SMS，列計數器513a可在最初接收到內部洗滌訊號ISRB時開始計數操作，且每當自頁面段計數器511a接收到被啟用的最大位址偵測訊號MADT時皆可將洗滌列位址SRA增加一。
圖15示出根據一些示例性實施例的圖13所示洗滌控制電路中的弱碼字位址產生器520a。
參照圖15，弱碼字位址產生器520a可包括表指針521、位址儲存表530及感測單元540。
位址儲存表530可儲存記憶體胞元陣列300中所包括的弱碼字的位址資訊WCRA1至WCRAs及WCCA1至WCCAt（其中t是大於s的正整數）。
弱碼字可為包括較記憶體胞元陣列的記憶庫陣列中的頁面之中的參考值大的錯誤位元的數目的弱頁面中的全部或一些。另外，弱碼字可為與密集地存取的記憶體區相鄰的鄰近頁面的碼字。
表指針521可在第二洗滌模式下在第一間隔期間響應於內部洗滌訊號ISRB及洗滌模式訊號SMS而產生可針對位址儲存表530提供位置資訊的指針訊號TPS，且可將指針訊號TPS提供至位址儲存表530。位址儲存表530可包括非揮發性儲存體。可將自圖11中的犧牲位址產生器577提供的所述至少一個犧牲位址VCT_ADDR1及VCT_ADDR2儲存於位址儲存表530中。
指針訊號TPS在第一間隔期間可逐漸增大達預定量，且位址儲存表530每當指針訊號TPS被施加時皆可響應於指針訊號TPS而經由感測單元540輸出儲存於（由指針訊號TPS指示的）位置中的弱碼字位址作為弱碼字列位址WCRA及弱碼字行位址WCCA。感測單元540可將弱碼字列位址WCRA提供至對應的列解碼器且將弱碼字行位址WCCA提供至對應的行解碼器。
控制邏輯電路210a可基於記憶體胞元列中的每一者的被洗滌操作偵測到的錯誤位元的數目而對一些記憶體胞元列施加不同的再新週期。
圖16示出寫入操作中的圖2所示半導體記憶體元件的一部分。
在圖16中，示出控制邏輯電路210、第一記憶庫陣列310a、I/O閘控電路290及ECC電路400。
參照圖16，第一記憶庫陣列310a可包括正常胞元陣列NCA及冗餘胞元陣列RCA。正常胞元陣列NCA可包括多個第一記憶體區塊MB0至MB15（即311至313），且冗餘胞元陣列RCA可包括至少第二記憶體區塊314。第一記憶體區塊311至313可為用於確定半導體記憶體元件200的記憶體容量的記憶體區塊。第二記憶體區塊314是用於ECC及/或冗餘修復。由於第二記憶體區塊314被用於ECC、冗餘修復、資料線修復及/或區塊修復，以修復在第一記憶體區塊311至313中產生的「失效」胞元，因此第二記憶體區塊314亦可被稱為EDB區塊。在第一記憶體區塊311至313中的每一者中，多個第一記憶體胞元可以列及行佈置。在第二記憶體區塊314中，多個第二記憶體胞元可以列及行佈置。連接至字元線WL與位元線BTL的交叉部位的第一記憶體胞元可為動態記憶體胞元。連接至字元線WL與位元線RBTL的交叉部位的第二記憶體胞元可為動態記憶體胞元。
I/O閘控電路290可包括分別連接至第一記憶體區塊311至313及第二記憶體區塊314的多個開關電路291a至291d。在半導體記憶體元件200中，可對與叢發長度（BL）的資料對應的位元線同時進行存取以支援指示可存取的行位置的最大數目的BL。舉例而言，BL可被設定成8。
ECC電路400可經由第一資料線GIO及第二資料線EDBIO連接至開關電路291a至291d。控制邏輯電路210可接收命令CMD及位址ADDR且可對命令CMD進行解碼以產生用於控制開關電路291a至291d的第一控制訊號CTL1及用於控制ECC電路400的第二控制訊號CTL2。
當命令CMD是寫入命令時，控制邏輯電路210可將第二控制訊號CTL2提供至ECC電路400且ECC電路400可對主資料MD實行ECC編碼以產生與主資料MD相關聯的同位位元，且向I/O閘控電路290提供包括主資料MD及同位位元的碼字CW。控制邏輯電路210可將第一控制訊號CTL1提供至I/O閘控電路290，以使碼字CW將被儲存於第一記憶庫陣列310中的目標頁面的子頁面中。
圖17示出再新操作（洗滌操作）或讀取操作中的圖2所示半導體記憶體元件的一部分。
在圖17中，示出控制邏輯電路210、第一記憶庫陣列310a、I/O閘控電路290、ECC電路400、故障位址暫存器580及位址比較器590。
參照圖17，當命令CMD是用於指定再新操作的再新命令時，洗滌控制電路500可基於對再新列位址進行計數來產生洗滌位址，且控制邏輯電路210可將第一控制訊號CTL1提供至I/O閘控電路290，以使儲存於第一記憶庫陣列310中的目標頁面的子頁面中的每一者中的讀取碼字RCW被依序地提供至ECC電路400。
ECC電路400可對每一讀取碼字RCW實行錯誤偵測操作，且響應於在洗滌操作的第一週期期間偵測到錯誤位元而向控制邏輯電路210提供錯誤產生訊號EGS。控制邏輯電路210可針對一個頁面對由錯誤產生訊號EGS指示的錯誤出現次數進行計數，且可基於錯誤出現次數與參考值VTH的比較來判斷在目標頁面中是否出現列故障。當錯誤出現次數等於或大於參考值VTH時，控制邏輯電路210可向ECC電路400提供具有高位準的錯誤臨限值旗標ETH且可將目標頁面的列位址儲存於故障位址暫存器580中。
控制邏輯電路210可基於錯誤出現次數與參考值VTH的比較來判斷是否對在其中偵測到錯誤的碼字進行修正，且可在洗滌操作的第二間隔期間對其中選擇性地修正了錯誤的碼字進行回寫。
當命令CMD與讀取命令對應時，ECC電路400可跳過對在其中偵測到錯誤的碼字進行回寫而向資料I/O緩衝器295提供經修正的主資料C_MD。
當命令CMD在列故障位址RF_ADDR被儲存於故障位址暫存器580中之後與讀取命令對應時，位址比較器590可將列位址ROW_ADDR與列故障位址RF_ADDR進行比較且可向控制邏輯電路210提供指示比較結果的匹配訊號MTS。當匹配訊號MTS指示列位址ROW_ADDR與列故障位址RF_ADDR匹配時，控制邏輯電路210可控制ECC電路400跳過對由列位址ROW_ADDR指定的記憶體胞元列進行的ECC解碼。
圖18示出根據一些示例性實施例的圖2所示半導體記憶體元件中的故障位址暫存器。
參照圖18，故障位址暫存器580的多個索引（例如，條目）Idx11、Indx12、…、Indx1u（其中u是大於二的自然數）中的每一者可包括關於相應的列故障位址RF_ADDR的資訊。每一列故障位址RF_ADDR可指在洗滌操作的第一間隔期間被發現具有列故障的列故障記憶體胞元列。故障位址暫存器580包括多個行581及583。
行581可儲存列故障記憶體胞元列中的每一者的列故障位址RF_ADDR且行583可儲存列故障記憶體胞元列中的每一者的錯誤出現次數ECNT。列故障位址RF_ADDR可包括列故障記憶體胞元列中的每一者的記憶庫群組位址（「BGA」）、記憶庫位址（「BA」）及列位址（「RA」）。
在圖18中，假設記憶體胞元列是在第一間隔期間偵測到的錯誤出現次數ECNT等於或大於三時被發現具有列故障，但本揭露並不限於此。
圖2中的控制邏輯電路210可藉由參考故障位址暫存器580對列故障記憶體胞元列中的至少一些列故障記憶體胞元列實行軟後封裝修復（post package repair，PPR）。控制邏輯電路210可藉由在記憶體胞元陣列300的冗餘區中儲存（移動）儲存於列故障記憶體胞元列中的至少一些列故障記憶體胞元列中的資料，對列故障記憶體胞元列中的所述至少一些列故障記憶體胞元列實行軟PPR。可在故障位址暫存器580中對列故障記憶體胞元列中的上面實行軟PPR的所述至少一些列故障記憶體胞元列的列故障位址RF_ADDR進行重設（例如，可自故障位址暫存器580移除列故障位址RF_ADDR），且可在故障位址暫存器580中儲存新的列故障記憶體胞元列的列故障位址。
圖19是示出根據一些示例性實施例的圖2所示半導體記憶體元件中的ECC電路的實例的方塊圖。
參照圖19，ECC電路400可包括ECC編碼器410、ECC解碼器430及（ECC）記憶體415。記憶體415可儲存ECC 417。ECC 417可為單一錯誤修正（single error correction，SEC）碼或者可為單一錯誤修正/雙重錯誤偵測（single error correction/double error detection，SECDED）碼。
使用ECC 417，ECC編碼器410可產生與欲儲存於第一記憶庫陣列310的正常胞元陣列NCA中的寫入資料WMD相關聯的同位資料PRT。同位資料PRT可儲存於第一記憶庫陣列310的冗餘胞元陣列RCA中。
ECC解碼器430可使用ECC 417基於分別自第一記憶庫陣列310的正常胞元陣列NCA及冗餘胞元陣列RCA讀取的讀取資料RMD及同位資料PRT而對讀取資料RMD實行ECC解碼。當讀取資料RMD因進行ECC解碼而包括至少一個錯誤位元時，ECC解碼器430可向控制邏輯電路210提供錯誤產生訊號EGS，選擇性地對讀取資料RMD中的錯誤位元進行修正，且在洗滌操作中對讀取資料RMD進行回寫，且可在讀取操作中輸出經修正的主資料C_MD。
圖20示出根據一些示例性實施例的圖19所示ECC電路中的ECC編碼器的實例。
參照圖20，ECC編碼器410可包括同位產生器420。同位產生器420可接收寫入資料WMD及基礎位元BB，且可藉由實行例如互斥或陣列運算來產生同位資料PRT。
圖21示出根據一些示例性實施例的圖19所示ECC電路中的ECC解碼器的實例。
參照圖21，ECC解碼器430可包括校正子產生電路440、錯誤定位器460、資料修正器470、資料鎖存器480、多工器485及解多工器490。校正子產生電路440可包括核對位元產生器441及校正子產生器443。
核對位元產生器441可藉由實行互斥或陣列運算來基於讀取資料RMD產生核對位元CHB。校正子產生器443可藉由將同位位元PRT與核對位元CHB的對應位元進行比較來產生校正子SDR。
錯誤定位器460可在校正子SDR的全部位元皆不為「零」時產生指示讀取資料RMD中的錯誤位元的位置的錯誤位置訊號EPS，且可將錯誤位置訊號EPS提供至資料修正器470。另外，當讀取資料RMD包括錯誤位元時，錯誤定位器460可向控制邏輯電路210提供錯誤產生訊號EGS。
在洗滌操作中，資料鎖存器480可接收包括多個讀取資料RMD的頁面資料PDT，且響應於操作模式訊號OMS及資料控制訊號DCS，可在洗滌操作中向資料修正器470提供包括可修正的錯誤位元的讀取資料RMD，或者在不考慮讀取操作中的錯誤位元的條件下向資料修正器470提供讀取資料RMD。操作模式訊號OMS可指定洗滌操作及讀取操作中的一者。操作模式訊號OMS及控制訊號DCS可包括於圖2中的第二控制訊號CTL2中。
資料修正器470可接收讀取資料RMD，可在讀取資料RMD包括錯誤位元時基於錯誤位置訊號EPS而對讀取資料RMD中的錯誤位元進行修正，且可輸出經修正的主資料C_MD。
多工器485可響應於錯誤臨限值旗標ETF而選擇讀取資料RMD或經修正的主資料C_MD中的一者，且可將所選擇的所述一者提供至解多工器490。當錯誤臨限值旗標ETF指示錯誤出現次數等於或大於參考值時，多工器485可將讀取資料RMD提供至解多工器490。
響應於操作模式訊號OMS，解多工器490可向I/O閘控電路290提供處於洗滌模式下的多工器485的輸出，且可向資料I/O緩衝器295提供處於讀取操作中的多工器485的輸出。
圖22示出根據一些示例性實施例的可如何在圖2所示半導體記憶體元件中實行正常再新操作及洗滌操作。
在圖22中，tRFC可表示再新循環且意指對一個記憶體胞元列進行再新的時間，且tREFI可表示再新間隔且意指兩個連續再新命令之間的間隔。
參照圖22，應注意，洗滌控制電路500指定記憶體胞元列S次，ECC電路每當響應於再新命令而對記憶體胞元列實行正常再新操作REF N次時皆對所述記憶體胞元列實行洗滌操作SCRB。S可為小於N的自然數。
對一個記憶體胞元列進行的洗滌操作SCRB包括在第一間隔INT11期間進行的M次洗滌錯誤偵測操作SCD1至SCDM以及在第二間隔INT12期間藉由對經修正的資料進行回寫的洗滌回寫操作SCWC或藉由對未經修正的資料進行回寫的洗滌回寫操作SCW-NC中的一者。
半導體記憶體元件200中的ECC電路400依序地自記憶體胞元列中的M個子頁面中的每一者讀取與碼字對應的資料（即，讀取M個碼字），且對所述M個碼字實行錯誤偵測，以在洗滌操作的第一間隔INT11期間對錯誤出現次數進行計數。ECC電路400可在洗滌操作的第二間隔INT12期間基於錯誤出現次數而對經修正的碼字或未經修正的碼字進行回寫。
當所計數的錯誤出現次數等於或大於參考值時，包括等於或大於參考值的錯誤的記憶體胞元列具有出現列故障的高概率。將經修正的碼字回寫於其中出現列故障的記憶體胞元列的子頁面中可在其中出現列故障的記憶體胞元列中產生誤修正的錯誤，且記憶體胞元列中的可修正的錯誤可變為不可修正的錯誤。
在根據示例性實施例的半導體記憶體元件中，ECC電路400可跳過對其中出現列故障的記憶體胞元列進行的錯誤修正且對未經修正的碼字進行回寫，此可防止可修正的錯誤變為不可修正的錯誤。第一間隔INT11與第二間隔INT12的總和可對應於再新循環tRFC的兩倍。控制邏輯電路210可在對應於再新循環tRFC的兩倍的間隔期間指配用於洗滌操作的間隔。
圖23A及圖23B示出在圖2所示半導體記憶體元件中實行的洗滌操作。
在圖23A及圖23B中，訊號RMW是標識洗滌操作的第一間隔及第二間隔的訊號，且ECC_ON代表與對經修正的資料進行回寫相關聯的ECC解碼操作。
參照圖2及圖23A，ECC電路400可對一個記憶體胞元列中的多個子頁面實行錯誤偵測操作，且ECC電路400可在洗滌操作的第一間隔INT21中對錯誤出現次數進行計數。當所計數的錯誤出現次數等於或大於參考值時，錯誤臨限值旗標ETF可轉變為高位準。控制邏輯電路210可響應於錯誤臨限值旗標ETF轉變至高位準而將記憶體胞元列的列位址DRA儲存於故障位址暫存器580中。
由於錯誤臨限值旗標ETF在第二間隔INT22中是高位準，因此ECC電路400可跳過對錯誤位元進行的錯誤修正，且如圖23A中所見，在第二間隔INT22中，ECC_ON可能具有低位準。在第一間隔INT31及第二間隔INT32中的每一者中對另一記憶體胞元列進行的操作可與所闡述的在第一間隔INT21及第二間隔INT22中的每一者中進行的操作實質上相同。
參照圖2及圖23B，ECC電路400可對一個記憶體胞元列中的多個子頁面實行錯誤偵測操作，且ECC電路400可在洗滌操作的第一間隔INT21’中對錯誤出現次數進行計數。當所計數的錯誤出現次數小於參考值時，錯誤臨限值旗標ETF可保持於低位準處。控制邏輯電路210響應於錯誤臨限值旗標ETF處於低位準而不將記憶體胞元列的列位址DRA的故障位址DRA儲存於暫存器580中。
由於錯誤臨限值旗標ETF在第二間隔INT22’中是低位準，因此ECC電路400可對錯誤位元進行修正，且如圖23中所見，在第二間隔INT22’中，ECC_ON可能具有高位準。ECC電路400可對經修正的資料進行回寫。在第一間隔INT31’及第二間隔INT32’中的每一者中對另一記憶體胞元列進行的操作可與所闡述的在第一間隔INT21’及第二間隔INT22’中的每一者中進行的操作實質上相同。
圖24是示出根據一些示例性實施例的洗滌操作的流程圖。
參照圖2及圖24，ECC電路400可對第一記憶體胞元列實行錯誤偵測操作（操作S110）。錯誤偵測操作可以碼字為單位來實行，即逐碼字實行。ECC電路400可判斷在第一記憶體胞元列中是否已出現至少一個錯誤（操作S120）。當在第一記憶體胞元列中尚未出現錯誤（操作S120中為否）時，控制邏輯電路210將列位址增加一且ECC電路400可對第二記憶體胞元列實行錯誤偵測操作。
當在第一記憶體胞元列中已出現至少一個錯誤（操作S120中為是）時，控制邏輯電路210然後判斷錯誤出現次數是否等於或大於參考值VTH（操作S130）。當錯誤出現次數等於或大於參考值VTH（操作S130中為是）時，ECC電路400可藉由在不對碼字進行修正的條件下對碼字進行回寫來實行洗滌操作（操作S140）。當錯誤出現次數小於參考值VTH（操作S130中為否）時，ECC電路400可藉由對碼字進行修正且對經修正的碼字進行回寫來實行洗滌操作（操作S150）。
圖25是示出根據一些示例性實施例的半導體記憶體元件的方塊圖。
參照圖25，示出半導體記憶體元件200b。半導體記憶體元件200b包括多個記憶庫陣列310a至310s、對應於所述多個記憶庫陣列310a至310s的多個ECC引擎ECCE 400a至400s、以及對應於所述多個記憶庫陣列310a至310s的多個子故障位址暫存器580a至580s。所述多個ECC引擎400a至400s可與圖2中的ECC引擎400對應且所述多個子故障位址暫存器580a至580s可與圖2中的故障位址暫存器580對應。
由於在記憶庫陣列310a中未偵測到具有列故障的記憶體胞元列，因此ECC引擎400a可對記憶庫陣列310a中的記憶體胞元列實行正常洗滌操作。另一方面，可在記憶庫陣列310b及310s中的每一者中偵測到具有列故障RF的記憶體胞元列，可將記憶庫陣列310b及310s中的每一者中具有列故障RF的記憶體胞元列的列位址作為列故障位址儲存於子故障位址暫存器580b及580s中的每一者中，且ECC引擎400b及400s中的每一者可藉由在洗滌操作的第二間隔中在不對錯誤進行修正的條件下對碼字進行回寫來實行洗滌操作。
控制邏輯電路210可各別地控制ECC引擎400a至400s中的每一者及子故障位址暫存器580a至580s中的每一者，且控制邏輯電路210可基於對所述多個記憶庫陣列310a至310s的相應的記憶庫陣列中的列故障位址暫存器進行偵測來控制每一ECC引擎400a至400s及每一子故障位址暫存器580a至580s。
圖26是示出根據示例性實施例的半導體記憶體元件的方塊圖。
參照圖26，半導體記憶體元件600可包括呈堆疊式晶片結構的緩衝器晶粒610與群組晶粒620，緩衝器晶粒610與群組晶粒620提供軟錯誤分析及修正功能。
群組晶粒620可包括多個記憶體晶粒620-1至620-p，所述多個記憶體晶粒620-1至620-p堆疊於緩衝器晶粒610上且經由多條矽穿孔（through silicon via，TSV）線傳送資料。
記憶體晶粒620-1至620-p中的至少一者可包括：胞元核心621，包括記憶體胞元陣列；ECC電路622，基於欲被發送至緩衝器晶粒610的傳輸資料而產生傳輸同位位元（即，傳輸同位資料）；再新控制電路（RCC）624；洗滌控制電路（SCC）623；及故障位址暫存器（FAR）625。ECC電路622可被稱為「胞元核心ECC電路」。
ECC電路622可採用圖19所示ECC電路400。再新控制電路624可採用圖4所示再新控制電路385。洗滌控制電路623可採用圖7所示洗滌控制電路500或者圖13所示洗滌控制電路500a。
ECC電路622及洗滌控制電路623可在對記憶體胞元列實行再新操作時對記憶體晶粒中的記憶體胞元列實行洗滌操作。ECC電路622可在洗滌操作的第一間隔中對錯誤出現次數進行計數，且可在洗滌操作的第一間隔中所計數的錯誤出現次數等於或大於的參考值時將記憶體胞元列的列位址作為列故障位址儲存於故障位址暫存器625中，且ECC電路622可在洗滌操作的第二間隔中跳過錯誤修正。因此，ECC電路622可防止或減少不可修正的錯誤的產生。
緩衝器晶粒610可包括通孔ECC電路612，通孔ECC電路612在自經由TSV線接收到的傳輸資料偵測到傳輸錯誤時使用傳輸同位位元來對傳輸錯誤進行修正且產生經錯誤修正的資料。
半導體記憶體元件600可為經由TSV線傳送資料及控制訊號的堆疊晶片型記憶體元件或堆疊式記憶體元件。TSV線亦可被稱為「貫穿電極」。
在一個記憶體晶粒620-p處形成的資料TSV線群組632可包括TSV線L1至Lp，且同位TSV線群組634可包括TSV線L10至Lq。
資料TSV線群組632中的TSV線L1至Lp及同位TSV線群組634中的同位TSV線L10至Lq可連接至對應地在記憶體晶粒620-1至620-p之中形成的微凸塊MCB。
記憶體晶粒620-1至620-p中的至少一者可包括DRAM胞元，所述DRAM胞元各自包括至少一個存取電晶體及一個儲存電容器。
半導體記憶體元件600可具有三維（three dimensional，3D）晶片結構或2.5D晶片結構以經由資料匯流排B10來與主機進行通訊。緩衝器晶粒610可經由資料匯流排B10來與記憶體控制器連接。
通孔ECC電路612可基於經由同位TSV線群組634接收的傳輸同位位元來判斷在經由資料TSV線群組632接收的傳輸資料中是否已出現傳輸錯誤。當偵測到傳輸錯誤時，通孔ECC電路612可使用傳輸同位位元來對傳輸資料上的傳輸錯誤進行修正。當傳輸錯誤不可修正時，通孔ECC電路612可輸出指示出現不可修正的資料錯誤的資訊。
圖27是示出根據一些示例性實施例的半導體記憶體元件的方法的流程圖。
參照圖2至圖27，半導體記憶體元件包括記憶體胞元陣列300，記憶體胞元陣列300包括多個記憶體胞元列且所述多個記憶體胞元列中的每一者包括多個揮發性記憶體胞元，在一種操作所述半導體記憶體元件的方法中，可選擇用於洗滌操作的記憶體胞元列，其中記憶體胞元列是基於再新列位址自所述多個記憶體胞元列選擇出的（操作S210）。在一些實施例中，洗滌控制電路500可藉由對再新列位址進行計數來產生用於選擇記憶體胞元列的洗滌位址。
ECC電路400對所選擇的記憶體胞元列中的多個子頁面實行錯誤偵測操作，以在洗滌操作的第一間隔中對錯誤出現次數進行計數（操作S230）。ECC電路400在控制邏輯電路的控制下在洗滌操作的第二間隔中，基於所計數的的錯誤出現次數而進行對經修正的碼字進行回寫或者對未經修正的碼字進行回寫中的任一操作（操作S250）。
控制邏輯電路210可在所計數的錯誤出現次數等於或大於參考值時將所選擇的記憶體胞元列的列位址儲存於故障位址暫存器580中。當自記憶體元件外部的源接收到與讀取命令相關聯的存取位址時，可將所述存取位址與故障位址暫存器580進行比較。若存取位址與儲存於故障位址暫存器580中的列故障位址匹配，則控制邏輯電路210可控制ECC電路400跳過對由存取位址指定的記憶體胞元列進行的ECC解碼。
圖28是示出根據一些示例性實施例的包括堆疊式記憶體元件的半導體封裝的圖。
參照圖28，半導體封裝900可包括一或多個堆疊式記憶體元件910及圖形處理單元（graphic processing unit，GPU）920。GPU 920可包括記憶體控制器925。
堆疊式記憶體元件910及GPU 920可安裝於中介層930上，且中介層930可安裝於封裝基板940上。封裝基板940可安裝於焊料球950上。記憶體控制器925可採用圖1中的記憶體控制器100。
堆疊式記憶體元件910中的每一者可以各種形式實施，且可為其中堆疊了多個層的高頻寬記憶體（high bandwidth memory，HBM）形式的記憶體元件。因此，堆疊式記憶體元件910中的每一者可包括緩衝器晶粒及多個記憶體晶粒。記憶體晶粒中的每一者可包括記憶體胞元陣列、ECC電路、洗滌控制電路及故障位址暫存器。
GPU 920可與所述一或多個堆疊式記憶體元件910進行通訊。舉例而言，堆疊式記憶體元件910中的每一者及GPU 920可包括物理區且可經由物理區在堆疊式記憶體元件910中的每一者與GPU 920之間實行通訊。
如上所述，根據一些示例性實施例，半導體記憶體元件可包括ECC電路、洗滌控制電路及故障位址暫存器。ECC電路在洗滌操作的第一間隔中對由自洗滌控制電路提供的洗滌位址指定的記憶體胞元列中的碼字實列錯誤偵測操作，以對錯誤出現次數進行計數，且在所計數的錯誤出現次數等於或大於參考值時將記憶體胞元列的列位址作為列故障位址儲存於故障位址暫存器中。ECC電路亦在所計數的錯誤出現次數等於或大於參考值時在洗滌操作的第二間隔中跳過錯誤修正且對未經修正的碼字進行回寫。因此，半導體記憶體元件可防止錯誤位元累積且可增加可靠性、可信性及/或效能。
本發明概念的一些態樣可應用於使用採用ECC電路的半導體記憶體元件的系統。舉例而言，本發明概念的一些態樣可應用於使用半導體記憶體元件作為工作記憶體的系統，例如智慧型電話、導航系統、筆記型電腦、桌上型電腦及遊戲機。
前述內容是對本發明概念的一些示例性實施例的例示而不應被視為限制所述一些示例性實施例。儘管已闡述了少數示例性實施例，但熟習此項技術者應易於理解，在實質上不背離本發明概念的新穎教示內容及優點的條件下，可在示例性實施例中作出諸多潤飾。因此，所有該些潤飾皆旨在包含於如申請專利範圍中所界定的本發明概念的範圍內。
0、1:邏輯 20:記憶體系統 51、52、53:記憶體胞元 60:位元線感測放大器 100:記憶體控制器 200、200a、200a、600:半導體記憶體元件 210、210a:控制邏輯電路 211:命令解碼器 212:模式暫存器 214、505:計數器 220:位址暫存器 230:記憶庫控制邏輯 240:列位址多工器 250:行位址鎖存器 260:列解碼器/記憶庫列解碼器 260a～260s:記憶庫列解碼器 270:行解碼器/記憶庫行解碼器 270a～270s:記憶庫行解碼器 285:感測放大器單元/記憶庫感測放大器 285a～285s:記憶庫感測放大器 290:輸入/輸出（I/O）閘控電路 291a～291d:開關電路 295:資料I/O緩衝器 300:記憶體胞元陣列 310、310a:記憶庫陣列/第一記憶庫陣列 310b～310s:記憶庫陣列 311～313、MB0～MB15:第一記憶體區塊 314:第二記憶體區塊/EDB區塊 385、624:再新控制電路 390、390a、390b:再新時脈產生器 391、392、393、396b:振盪器 394:多工器 395a、395b:解碼器 396a:偏置單元 397:再新計數器 400、622:錯誤修正碼（ECC）電路 400a、400b～400s、ECCE:ECC引擎 410:ECC編碼器 415:（ECC）記憶體 417:ECC 420:同位產生器 430:ECC解碼器 440:校正子產生電路 441:核對位元產生器 443:校正子產生器 460:錯誤定位器 470:資料修正器 480:資料鎖存器 485:多工器 490:解多工器 500、500a、623:洗滌控制電路 510、510a:洗滌位址產生器 511、511a:頁面段計數器 513、513a:列計數器 520a:弱碼字位址產生器 521:表指針 530:位址儲存表 540:感測單元 560:犧牲位址偵測器 570:擾動偵測器 571:存取計數器 573:臨限值暫存器 575:比較器 577:犧牲位址產生器 580、625、FAR:故障位址暫存器 580a～580s:子故障位址暫存器 581、583:行 590:位址比較器 595:熔絲電路 610:緩衝器晶粒 612:通孔ECC電路 620:群組晶粒 620-1～620-p:記憶體晶粒 621:胞元核心 632:資料TSV線群組 634:同位TSV線群組 900:半導體封裝 910:堆疊式記憶體元件 920:圖形處理單元（GPU） 925:記憶體控制器 930:中介層 940:封裝基板 950:焊料球 ADDR:位址（訊號） B10:資料匯流排 BA:記憶庫位址 BANK_ADDR:記憶庫位址 BB:基礎位元 BGA:記憶庫群組位址 BTL、BTL1～BTLn、BTLB、RBTL:位元線 C_MD:經修正的主資料 CC1、CC2、CC3:胞元電容器 Ccl1、Ccl2:寄生電容 CCS:計數控制訊號 CHB:核對位元 CLK:時脈訊號 CMD:命令 COL_ADDR:行位址 CT1、CT2、CT3:存取電晶體 CTL1:第一控制訊號 CTL2:第二控制訊號 CTL3:第三控制訊號 CTL4:第四控制訊號 CW:碼字 DCS:資料控制訊號 DET1:第一偵測訊號 DRA:列位址 ECC_ON:ECC解碼操作 ECNT:錯誤出現次數 EDBIO:第二資料線 EGS:錯誤產生訊號 EPS:錯誤位置訊號 ETF:錯誤臨限值旗標 GIO:第一資料線 Idx11、Indx12～Indx1u:索引/條目 INT11、INT21、INT21’、INT31、INT31’:第一間隔 INT12、INT22、INT22’、 INT32、INT32’:第二間隔 IREF1:第一再新控制訊號 IREF2:第二再新控制訊號 ISRB:內部洗滌訊號 L1～Lp、L10～Lq:TSV線 MADT:最大位址偵測訊號 MC:記憶體胞元/揮發性記憶體胞元 MCB:微凸塊 MD:主資料 MS:模式訊號 MTS:匹配訊號 NCA:正常胞元陣列 NREF:正常再新操作 OMS:操作模式訊號 PDT:頁面資料 PRT:同位資料 RA、ROW_ADDR:列位址 RCA:冗餘胞元陣列 RCK、RCK1、RCK2、RCK3:再新時脈訊號 RCS1、RCS2:時脈控制訊號 RCW:讀取碼字 REF_ADDR:再新列位址 RF:列故障 RF_ADDR:列故障位址 RMD:讀取資料 RMW:訊號 S110、S120、S130、S140、S150、S210、S230、S250:操作 SCA:洗滌行位址 SCADDR:正常洗滌位址 SCD1～SCDM:洗滌錯誤偵測操作 SCRB:洗滌操作 SCWC、SCW-NC:洗滌回寫操作 SDR:校正子 SMS:洗滌模式訊號 SRA:洗滌列位址 TPS:指針訊號 tREFI:再新間隔 tRFC:再新循環 VCON:控制電壓 VCT_ADDR、VCT_ADDR1、VCT_ADDR:犧牲位址 VTH:參考值 WCADDR:弱碼字位址 WCCA:弱碼字行位址 WCCA1～WCCAt、WCRA1～WCRAs:位址資訊 WCRA:弱碼字列位址 WL、WL＜g-1＞、WL＜g＞、WL＜g+1＞、WL1～WLm:字元線 WMD:寫入資料
以下將參照附圖更詳細地闡述示例性實施例。
圖1是示出根據一些示例性實施例的記憶體系統的方塊圖。
圖2是示出根據一些示例性實施例的圖1中的半導體記憶體元件的方塊圖。
圖3示出圖2所示半導體記憶體元件中的第一記憶庫陣列的實例。
圖4是示出根據一些示例性實施例的圖2所示半導體記憶體元件中的再新控制電路的方塊圖。
圖5是示出根據一些示例性實施例的圖4中所示的再新時脈產生器的實例的電路圖。
圖6是示出根據一些示例性實施例的圖4中的再新時脈產生器的另一實例的電路圖。
圖7是示出根據一些示例性實施例的圖2所示半導體記憶體元件中的洗滌控制電路的實例的方塊圖。
圖8是示出根據一些示例性實施例的圖7所示洗滌控制電路中的洗滌位址產生器的方塊圖。
圖9是示出根據一些示例性實施例的圖1中的半導體記憶體元件的另一實例的方塊圖。
圖10是示出半導體記憶體元件的記憶體胞元之間的擾動的電路圖。
圖11是示出根據一些示例性實施例的圖9所示半導體記憶體元件中的犧牲位址偵測器（victim address detector）的實例的方塊圖。
圖12是示出圖11所示犧牲位址偵測器中的擾動偵測器的方塊圖。
圖13是示出根據一些示例性實施例的圖9所示半導體記憶體元件中的洗滌控制電路的實例的方塊圖。
圖14是示出根據一些示例性實施例的圖13所示洗滌控制電路中的洗滌位址產生器的方塊圖。
圖15示出根據一些示例性實施例的圖13所示洗滌控制電路中的弱碼字位址產生器。
圖16示出寫入操作中的圖2所示半導體記憶體元件的一部分。
圖17示出再新操作或讀取操作中的圖2所示半導體記憶體元件的一部分。
圖18示出根據一些示例性實施例的圖2所示半導體記憶體元件中的故障位址暫存器的實例。
圖19是示出根據一些示例性實施例的圖2所示半導體記憶體元件中的ECC電路的實例的方塊圖。
圖20示出根據一些示例性實施例的圖19所示ECC電路中的ECC編碼器的實例。
圖21示出根據一些示例性實施例的圖19所示ECC電路中的ECC解碼器的實例。
圖22示出根據一些示例性實施例的在圖2所示半導體記憶體元件中實行的正常再新操作及洗滌操作。
圖23A及圖23B示出在圖2所示半導體記憶體元件中實行的洗滌操作的態樣。
圖24是示出根據一些示例性實施例的洗滌操作的流程圖。
圖25是示出根據一些示例性實施例的半導體記憶體元件的方塊圖。
圖26是示出根據一些示例性實施例的半導體記憶體元件的方塊圖。
圖27是示出根據一些示例性實施例的操作半導體記憶體元件的方法的流程圖。
圖28是示出根據一些示例性實施例的包括堆疊式記憶體元件的半導體封裝的圖。
200:半導體記憶體元件
210:控制邏輯電路
211:命令解碼器
212:模式暫存器
214:計數器
220:位址暫存器
230:記憶庫控制邏輯
240:列位址多工器
250:行位址鎖存器
260:列解碼器/記憶庫列解碼器
260a~260s:記憶庫列解碼器
270:行解碼器/記憶庫行解碼器
270a~270s:記憶庫行解碼器
285:感測放大器單元/記憶庫感測放大器
285a~285s:記憶庫感測放大器
290:輸入/輸出(I/O)閘控電路
295:資料I/O緩衝器
300:記憶體胞元陣列
310a:記憶庫陣列/第一記憶庫陣列
310b~310s:記憶庫陣列
385:再新控制電路
400:錯誤修正碼(ECC)電路
500:洗滌控制電路
580/FAR:故障位址暫存器
590:位址比較器
595:熔絲電路
ADDR:位址(訊號)
BANK_ADDR:記憶庫位址
BTL:位元線
CLK:時脈訊號
CMD:命令
COL_ADDR:行位址
CTL1:第一控制訊號
CTL2:第二控制訊號
CTL3:第三控制訊號
CW:碼字
EGS:錯誤產生訊號
ETF:錯誤臨限值旗標
IREF1:第一再新控制訊號
IREF2:第二再新控制訊號
MC:記憶體胞元
MD:主資料
MS:模式訊號
MTS:匹配訊號
RA、ROW_ADDR:列位址
REF_ADDR:再新列位址
RF_ADDR:列故障位址
SCA:洗滌行位址
SCADDR:正常洗滌位址
SRA:洗滌列位址
VTH:參考值
WL:字元線

Claims (20)

  1. 一種半導體記憶體元件，包括： 記憶體胞元陣列，包括多個記憶體胞元列，所述多個記憶體胞元列中的每一者包括揮發性記憶體胞元； 錯誤修正碼（ECC）電路； 故障位址暫存器； 洗滌控制電路，被配置成產生用於對自所述多個記憶體胞元列選擇出的第一記憶體胞元列進行洗滌操作的洗滌位址，其中所述洗滌位址是基於對所述多個記憶體胞元列實行的再新操作而產生；以及 控制邏輯電路，被配置成控制所述錯誤修正碼電路及所述洗滌控制電路， 其中所述控制邏輯電路被配置成： 控制所述錯誤修正碼電路，以使所述錯誤修正碼電路對所述第一記憶體胞元列中的多個子頁面實行錯誤偵測操作，以在所述洗滌操作的第一間隔期間對所述第一記憶體胞元列中的錯誤出現次數進行計數； 基於所述第一記憶體胞元列中的所述錯誤出現次數而選擇性地對在其中偵測到錯誤的碼字進行修正，進而產生經修正的碼字或未經修正的碼字； 在所述洗滌操作的第二間隔期間對所述經修正的碼字或所述未經修正的碼字進行回寫；且 響應於所述第一記憶體胞元列中的所述錯誤出現次數等於或大於參考值而將所述第一記憶體胞元列的列位址作為列故障位址儲存於所述故障位址暫存器中。
  2. 如請求項1所述的半導體記憶體元件，其中所述控制邏輯電路被配置成響應於所述第一記憶體胞元列中的所述錯誤出現次數小於所述參考值而控制所述錯誤修正碼電路將所述經修正的碼字回寫於所述第一記憶體胞元列中的所述多個子頁面中的對應的子頁面中。
  3. 如請求項1所述的半導體記憶體元件，其中所述控制邏輯電路被配置成響應於所述錯誤出現次數等於或大於所述參考值而控制所述錯誤修正碼電路不對在其中偵測到所述錯誤的碼字進行修正且將所述未經修正的碼字回寫於所述第一記憶體胞元列中的所述多個子頁面中的對應的子頁面中。
  4. 如請求項1所述的半導體記憶體元件，更包括： 位址比較器，被配置成將來自所述半導體記憶體元件外部的源的存取位址與儲存於所述故障位址暫存器中的列故障位址進行比較，且基於所述比較的結果而向所述控制邏輯電路提供匹配訊號。
  5. 如請求項4所述的半導體記憶體元件，其中所述控制邏輯電路被配置成當所述存取位址與讀取命令相關聯且當所述匹配訊號指示所述存取位址與所述列故障位址匹配時，控制所述錯誤修正碼電路跳過對由所述存取位址指定的記憶體胞元列進行的錯誤修正碼解碼。
  6. 如請求項4所述的半導體記憶體元件，其中所述位址比較器被配置成藉由對所述存取位址及所述列故障位址中的每一者的至少一些位元進行處理來向所述控制邏輯提供所述匹配訊號。
  7. 如請求項1所述的半導體記憶體元件，其中所述控制邏輯電路被配置成當所述第一記憶體胞元列中的所述錯誤出現次數等於或大於K時，將所述第一記憶體胞元列的所述列位址作為所述列故障位址儲存於所述故障位址暫存器中，其中K是等於或大於三的整數。
  8. 如請求項1所述的半導體記憶體元件，其中所述洗滌控制電路包括： 計數器，被配置成對再新列位址進行計數且產生內部洗滌訊號，其中所述計數器被配置成每當所述計數器計數了N個再新列位址時皆啟用所述內部洗滌訊號，N是等於或大於二的整數；以及 洗滌位址產生器，被配置成響應於所述內部洗滌訊號而產生與對所述第一記憶體胞元列進行的正常洗滌操作相關聯的正常洗滌位址。
  9. 如請求項8所述的半導體記憶體元件， 其中所述正常洗滌位址包括指定一個記憶體胞元列的洗滌列位址以及指定所述一個記憶體胞元列中所包括的一個碼字的洗滌行位址，且 其中所述洗滌位址產生器包括： 頁面段計數器，被配置成當所述內部洗滌訊號被啟用時，將所述洗滌行位址遞增一；以及 列計數器，被配置成當所述洗滌行位址達到最大值時，將所述洗滌列位址遞增一。
  10. 如請求項1所述的半導體記憶體元件，其中所述洗滌控制電路包括： 計數器，被配置成對再新列位址進行計數且產生內部洗滌訊號，其中所述計數器被配置成每當所述計數器計數了N個再新列位址時皆啟用所述內部洗滌訊號，N是等於或大於二的整數； 洗滌位址產生器，被配置成響應於所述內部洗滌訊號及洗滌模式訊號而產生與所述第一記憶體胞元列在第一洗滌模式下的正常洗滌操作相關聯的正常洗滌位址；以及 弱碼字位址產生器，被配置成響應於所述內部洗滌訊號及所述洗滌模式訊號而產生與所述第一記憶體胞元列在第二洗滌模式下的弱洗滌操作相關聯的弱碼字位址，所述弱洗滌操作與弱碼字相關聯。
  11. 如請求項10所述的半導體記憶體元件，其中所述弱碼字位址產生器包括： 位址儲存表，被配置成儲存所述弱碼字的位址資訊；以及 表指針，被配置成響應於所述內部洗滌訊號而產生指針訊號，所述指針訊號提供所述位址儲存表的位置資訊。
  12. 如請求項1所述的半導體記憶體元件，更包括： 再新控制電路，被配置成響應於自外部源接收的命令而產生再新列位址；以及 熔絲電路，被配置成儲存所述參考值， 其中所述命令是再新命令，且 其中所述熔絲電路被配置成藉由程式化來改變所述參考值。
  13. 如請求項1所述的半導體記憶體元件，其中所述第一間隔與所述第二間隔的總和對應於與在再新操作期間對所述多個記憶體胞元列中的一個記憶體胞元列進行再新的時間間隔相關聯的再新循環的兩倍。
  14. 如請求項1所述的半導體記憶體元件，其中所述錯誤修正碼電路包括被配置成對多個碼字實行所述錯誤偵測操作及錯誤修正操作的錯誤修正碼解碼器， 其中所述錯誤修正碼解碼器包括： 資料鎖存器，被配置成儲存所述多個碼字； 校正子產生電路，被配置成基於所述多個碼字中的每一者的主資料及同位資料而產生校正子； 錯誤定位器，被配置成基於所述校正子而產生指示所述主資料中的至少一個錯誤位元的位置的錯誤位置訊號；以及 資料修正器，被配置成基於所述錯誤位置訊號而接收自儲存於所述資料鎖存器中的所述多個碼字選擇出的碼字，且被配置成對所選擇的所述碼字中的每一者中的錯誤位元進行修正。
  15. 如請求項1所述的半導體記憶體元件，其中所述控制邏輯電路被配置成藉由以下方式對由儲存於所述故障位址暫存器中的列故障位址指定的記憶體胞元列實行軟後封裝修復：將儲存於由所述列故障位址指定的所述記憶體胞元列中的資料儲存於所述記憶體胞元陣列的冗餘區中。
  16. 如請求項1所述的半導體記憶體元件，其中： 所述記憶體胞元陣列包括多個記憶庫陣列； 所述錯誤修正碼電路包括與所述多個記憶庫陣列對應的多個錯誤修正碼引擎； 所述故障位址暫存器包括與所述多個記憶庫陣列對應的多個子故障位址暫存器；且 所述控制邏輯電路被配置成各別地控制所述錯誤修正碼引擎中的每一者以及所述子故障位址暫存器中的每一者。
  17. 如請求項1所述的半導體記憶體元件，包括： 至少一個緩衝器晶粒；以及 多個記憶體晶粒，堆疊於所述至少一個緩衝器晶粒上且被配置成經由多條矽穿孔（TSV）線傳送資料， 其中所述多個記憶體晶粒中的至少一者包括所述記憶體胞元陣列、所述錯誤修正碼電路、所述洗滌控制電路以及被配置成基於所述再新操作而產生再新列位址的再新控制電路。
  18. 一種操作包括記憶體胞元陣列的半導體記憶體元件的方法，所述記憶體胞元陣列包括多個記憶體胞元列，所述多個記憶體胞元列中的每一者包括多個揮發性記憶體胞元，所述方法包括： 基於用於對所述記憶體胞元列進行再新的再新列位址而自所述多個記憶體胞元列選擇第一記憶體胞元列； 藉由錯誤修正碼（ECC）電路對所述第一記憶體胞元列中的多個子頁面實行錯誤偵測操作且對所述第一記憶體胞元列中的錯誤出現次數進行計數； 基於所述第一記憶體胞元列中的所述錯誤出現次數而判斷是否對在其中偵測到錯誤的碼字進行修正；以及 基於所述判斷，在進行或不進行修正的條件下，將在其中偵測到所述錯誤的所述碼字回寫至所述記憶體胞元陣列。
  19. 如請求項18所述的方法，更包括： 將所述第一記憶體胞元列中的所述錯誤出現次數與參考值進行比較； 響應於所述第一記憶體胞元列中的所述錯誤出現次數等於或大於所述參考值而將所述第一記憶體胞元列的列位址作為列故障位址儲存於故障位址暫存器中；以及 當自外部源接收的存取位址與儲存於所述故障位址暫存器中的所述列故障位址匹配且當所述存取位址與讀取命令相關聯時，跳過對由所述存取位址指定的記憶體胞元列進行的錯誤修正碼解碼。
  20. 一種半導體記憶體元件，包括： 記憶體胞元陣列，包括多個記憶體胞元列，所述多個記憶體胞元列中的每一者包括揮發性記憶體胞元； 錯誤修正碼（ECC）電路； 故障位址暫存器； 再新控制電路，被配置成產生用於對所述記憶體胞元列進行再新的再新列位址； 洗滌控制電路，被配置成基於對所述再新列位址進行計數而產生用於對自所述多個記憶體胞元列選擇出的第一記憶體胞元列實行洗滌操作的洗滌位址；以及 控制邏輯電路，被配置成控制所述錯誤修正碼電路及所述洗滌控制電路， 其中所述控制邏輯電路被配置成： 控制所述錯誤修正碼電路，以使所述錯誤修正碼電路對所述第一記憶體胞元列中的多個子頁面實行錯誤偵測操作，以對所述第一記憶體胞元列中的錯誤出現次數進行計數； 基於所述第一記憶體胞元列中的所述錯誤出現次數而判斷是否對在其中偵測到錯誤的碼字進行修正； 響應於所述第一記憶體胞元列中的所述錯誤出現次數等於或大於參考值而將所述第一記憶體胞元列的列位址作為列故障位址儲存於所述故障位址暫存器中；以及 當來自外部源的存取位址與所述列故障位址匹配且當所述存取位址與讀取命令相關聯時，控制所述錯誤修正碼電路跳過對由所述存取位址指定的記憶體胞元列進行的錯誤修正碼解碼。
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