KR102193682B1 - 선택적 ecc 기능을 갖는 반도체 메모리 장치 - Google Patents

선택적 ecc 기능을 갖는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 선택적 ECC 기능을 갖는 반도체 메모리 장치에 대하여 개시된다. 반도체 메모리 장치는 메모리 셀 어레이를 메모리 셀들의 데이터 리텐션 특성에 따라 소정의 블락들로 분할한다. 분할된 블락들 중 표준에서 정의된 리프레쉬 주기보다 긴 주기의 리프레쉬 레이트에서 발생되는 불량 셀들이 많이 분포하는 블락이 선택되고, 선택된 블락은 ECC 기능을 수행하여 불량 셀들을 구제하고, 비선택된 블락은 리던던시 셀들을 이용하여 불량 셀들을 구제하여, 메모리 셀 어레이의 메모리 셀들은 리프레쉬 주기보다 긴 주기의 리프레쉬 레이트로 리프레쉬된다.

Description

선택적 ECC 기능을 갖는 반도체 메모리 장치 {Semiconductor memory device having selective ECC function}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 리프레쉬 전류 및 리프레쉬 전력을 줄이기 위하여 선택적 ECC 기능을 갖는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치들은 광범위하게 다양한 전자 장치들(wide varity of electronics)에 이용되고 있다. 휴대폰(Mobile Phones), 스마트 폰(Smart Phones), 개인 정보 단말기(Personal Digital Assistants; PDAs) 등과 같은 배터리 구동을 전제로 하는 휴대 기기는 저소비 전력을 요구한다. 반도체 메모리 장치들 중 DRAM (Dynamic Ramdom Access Memory) 과 같은 휘발성 메모리 장치는 저장된 데이터를 유지하기 위하여 리프레쉬 동작을 수행한다. DRAM 메모리 용량이 증가할수록 메모리 셀들의 리프레쉬 시간이 길어지고 있다. 메모리 셀들의 리프레쉬 시간이 길어짐에 따라, 리프레쉬 전류 및 리프레쉬 전력이 증가하는 문제가 있다.
본 발명이 해결하고자 하는 기술적 과제는, 선택적 ECC 기능을 이용하여 리프레쉬 전류 및 리프레쉬 전력을 줄일 수 있는 반도체 메모리 장치 및 그 동작 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일면에 따른 반도체 메모리 장치는, 복수개의 메모리 셀들을 포함하고 메모리 셀들의 데이터 리텐션 특성에 따라 소정의 블락들로 분할되는 메모리 셀 어레이, 패리티 비트들을 저장하는 ECC (Error Correction Code) 셀 어레이, 메모리 셀 어레이의 분할된 블락들 중 ECC 기능을 수행하도록 설정된 ECC 선택 블락에 대한 정보를 저장하고 ECC 제어 신호를 제공하는 ECC 제어부, 그리고 ECC 제어 신호에 응답하여 ECC 선택 블락에 대하여 패리티 비트들을 생성하는 ECC 엔진을 포함한다.
본 발명의 실시예들에 따라, ECC 선택 블락은 반도체 메모리 장치의 표준에서 정의된 리프레쉬 주기보다 긴 주기의 리프레쉬 레이트에 따른 불량 셀들의 분포에 의해 설정될 수 있다.
본 발명의 실시예들에 따라, 반도체 메모리 장치는 리프레쉬 레이트로 메모리 셀들을 리프레쉬하도록 리프레쉬 어드레스를 생성하는 리프레쉬 어드레스 발생부를 더 포함할 수 있다.
본 발명의 실시예들에 따라, 메모리 셀 어레이의 분할된 블락들 중 ECC 선택 블락 이외의 나머지 블락은 메모리 셀 어레이의 리던던시 셀 어레이를 이용하여 불량 셀들을 구제할 수 있다.
본 발명의 실시예들에 따라, ECC 제어부는 ECC 선택 블락에 대한 정보를 저장하는 블락 저장부와, 블락 저장부에 저장된 블락 정보와 외부로부터 수신되는 억세스 어드레스를 비교하여 ECC 제어 신호를 출력하는 비교부를 포함할 수 있다.
본 발명의 실시예들에 따라, 블락 정보는 억세스 어드레스의 최상위 비트에 상응하는 비트 정보로 설정될 수 있다.
본 발명의 실시예들에 따라, ECC 제어부는 ECC 선택 블락에 대한 정보를 저장하는 블락 저장부, ECC 선택 블락 내 불량 셀들의 어드레스를 저장하는 어드레스 저장부, 그리고 블락 저장부에 저장된 블락 정보와 어드레스 저장부에 저장된 불량 셀들의 어드레스를 외부로부터 수신되는 억세스 어드레스와 비교하여 ECC 제어 신호를 출력하는 비교부를 포함할 수 있다.
본 발명의 실시예들에 따라, 블락 저장부와 어드레스 저장부는 비휘발성 메모리 소자로 구현될 수 있다.
본 발명의 실시예들에 따라, ECC 엔진은 ECC 제어 신호에 응답하여 ECC 선택 블락의 메모리 셀들에 기입될 기입 데이터에 대하여 패리티 비트들을 생성하는 ECC 인코딩 회로와, ECC 제어 신호에 응답하여 ECC 선택 블락의 메모리 셀들로부터 독출되는 독출 데이터와 ECC 셀 어레이에서 독출되는 패리티 비트들을 이용하여 에러 비트 데이터를 정정하고 에러 정정된 데이터를 출력하는 ECC 디코딩 회로를 포함할 수 있다.
본 발명의 실시예들에 따라, ECC 엔진은 ECC 제어 신호에 응답하여 ECC 선택 블락의 불량 셀을 포함하는 메모리 셀들에 기입될 기입 데이터에 대하여 패리티 비트들을 생성하는 ECC 인코딩 회로와, ECC 제어 신호에 응답하여 ECC 선택 블락의 불량 셀을 포함하는 메모리 셀들로부터 독출되는 독출 데이터와 ECC 셀 어레이에서 독출되는 패리티 비트들을 이용하여 에러 비트 데이터를 정정하고 에러 정정된 데이터를 출력하는 ECC 디코딩 회로를 포함할 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 면에 따른 반도체 메모리 장치의 동작 방법은, 메모리 셀 어레이의 메모리 셀들의 데이터 리텐션 특성을 테스트하기 위하여 n (n은 2 이상의 자연수)개의 리프레쉬 레이트를 설정하는 단계, n개의 리프레쉬 레이트에 따라서 메모리 셀들을 테스트하는 단계, 테스트의 결과로서 제n-1 번째 리프레쉬 레이트에서 발생되는 제1 불량 셀들의 수와 제n 번째 리프레쉬 레이트에서 발생되는 제2 불량 셀들의 수를 비교하여 메모리 셀 어레이를 소정의 블락들로 분할하는 단계, 비교의 결과로서 제1 불량 셀들의 수가 제2 불량 셀들의 수보다 많은 제1 블락은 리던던시 셀을 이용하여 제1 불량 셀들을 구제하는 단계, 그리고 비교의 결과로서 제2 불량 셀들의 수가 제1 불량 셀들의 수보다 많은 제2 블락은 ECC 기능을 수행하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따라, 반도체 메모리 장치의 동작 방법은 메모리 셀 어레이의 메모리 셀들을 제n 리프레쉬 레이트로 리프레쉬하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따라, 제n 번째 리프레쉬 레이트는 제n-1 번째 리프레쉬 레이트보다 긴 리프레쉬 주기를 갖도록 설정될 수 있다.
본 발명의 실시예들에 따라, 제n-1 번째 리프레쉬 레이트는 반도체 메모리 장치의 표준에서 정의된 리프레쉬 주기보다 길게 설정될 수 있다.
본 발명의 실시예들에 따라, ECC 기능을 수행하는 단계는 제2 블락의 제2 불량 셀들에 대하여 ECC 기능을 수행할 수 있다.
본 발명의 실시예들에 따라, 반도체 메모리 장치의 동작 방법은, 제2 블락에 대한 정보를 블락 저장부에 저장하는 단계와, 블락 저장부에 저장된 블락 정보와 외부로부터 수신되는 억세스 어드레스를 비교하고 비교의 결과로서 ECC 기능을 수행하도록 하는 ECC 제어 신호를 출력하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따라, 반도체 메모리 장치의 동작 방법은, ECC 제어 신호에 응답하여 제2 블락의 메모리 셀들에 기입될 기입 데이터에 대하여 패리티 비트들을 생성하고 패리티 비트들을 ECC 셀 어레이에 저장하는 단계와, ECC 제어 신호에 응답하여 제2 블락의 메모리 셀들로부터 독출되는 독출 데이터와 ECC 셀 어레이에서 독출되는 패리티 비트들을 이용하여 에러 비트 데이터를 정정하고 에러 정정된 데이터를 출력하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따라, 반도체 메모리 장치의 동작 방법은, 제2 블락에 대한 정보를 블락 저장부에 저장하는 단계, 제2 블락의 제2 불량 셀들의 어드레스를 어드레스 저장부에 저장하는 단계, 그리고 블락 저장부에 저장된 블락 정보와 외부로부터 수신되는 억세스 어드레스를 비교하고 비교의 결과로서 ECC 기능을 수행하도록 하는 ECC 제어 신호를 출력하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따라, 반도체 메모리 장치의 동작 방법은, ECC 제어 신호에 응답하여 제2 블락의 제2 불량 셀을 포함하는 메모리 셀들에 기입될 기입 데이터에 대하여 패리티 비트들을 생성하고, 패리티 비트들을 ECC 셀 어레이에 저장하는 단계와, ECC 제어 신호에 응답하여 제2 블락의 제2 불량 셀을 포함하는 메모리 셀들로부터 독출되는 독출 데이터와 ECC 셀 어레이에서 독출되는 패리티 비트들을 이용하여 에러 비트 데이터를 정정하고 에러 정정된 데이터를 출력하는 단계를 더 포함할 수 있다.
상술한 본 발명의 반도체 메모리 장치는 메모리 셀 어레이를 메모리 셀들의 데이터 리텐션 특성에 따라 소정의 블락들로 분할하고, 분할된 블락들 중 표준에서 정의된 리프레쉬 주기보다 긴 주기의 리프레쉬 레이트에서 발생되는 불량 셀들이 많이 분포하는 블락을 선택하고, 선택된 블락은 ECC 기능을 수행하여 불량 셀들을 구제하고, 비선택된 블락은 리던던시 셀들을 이용하여 불량 셀들을 구제하여 메모리 셀 어레이의 메모리 셀들을 리프레쉬 레이트로 리프레쉬를 수행함으로써 리프레쉬 전류 및 리프레쉬 전력을 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 선택적 ECC 기능을 수행하는 반도체 메모리 장치를 설명하는 도면이다.
도 2는 도 1의 메모리 셀 어레이의 메모리 셀들의 데이터 리텐션 특성을 테스트한 결과를 나타내는 도면이다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 설명하는 플로우챠트이다.
도 4는 도 1의 ECC 제어부를 설명하는 제1 예의 도면이다.
도 5는 도 1의 ECC 제어부를 설명하는 제2 예의 도면이다.
도 6은 도 1의 ECC 엔진을 설명하는 블락 다이어그램이다.
도 7은 도 6의 ECC 인코딩 회로를 설명하는 도면이다.
도 8은 도 6의 ECC 디코딩 회로를 설명하는 도면이다.
도 9는 본 발명의 다른 실시예에 따른 선택적 ECC 기능을 수행하는 반도체 메모리 장치를 설명하는 도면이다.
도 10은 본 발명의 실시예들에 따른 선택적 ECC 기능을 갖는 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 11은 본 발명의 실시예들에 따른 선택적 ECC 기능을 갖는 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 선택적 ECC 기능을 수행하는 반도체 메모리 장치를 설명하는 도면이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), ECC 셀 어레이(120), ECC 제어부(400) 그리고 ECC 엔진(600)을 포함한다.
메모리 셀 어레이(110)는 행들 및 열들로 배열되는 복수개의 메모리 셀들을 포함한다. 메모리 셀 어레이(110)의 메모리 셀 각각은 데이터에 상응하는 차아지를 저장하기 위한 커패시터와 트랜지스터로 구성된다. 반도체 메모리 장치(100), 예컨대 DRAM (dynamic Random Access Memory)의 메모리 셀은 커패시터에 저장된 전하에 의하여 데이터를 기록하는 방식으로 동작한다. DRAM의 공정 스케일링이 지속됨에 따라, 커패시터의 커패시턴스 값이 작아지고 있다. 또한, 커패시터의 누설 전류가 발생되어, 독출 및 기입 동작이 없는 동안에도 시간이 흐름에 따라 커패시터에 저장된 전하가 소멸되게 된다. 이에 따라, 비트 에러율 (BER: Bit Error Rate)이 증가함으로써, 메모리 셀에 저장된 데이터의 신뢰성이 저하될 수 있다. 이를 방지하기 위하여, DRAM은 메모리 셀에 저장된 데이터를 유지하기 위하여 리프레쉬 동작을 수행한다.
DRAM 메모리 용량이 증가할수록 메모리 셀들의 리프레쉬 동작을 수행하는 데 소요되는 리프레쉬 시간이 길어지고 있다. 메모리 셀들의 리프레쉬 시간이 길어짐에 따라, 리프레쉬 전류 및 리프레쉬 전력이 증가하는 문제가 있다. 이러한 문제점을 해결하기 위하여, 본 발명에 따른 반도체 메모리 장치(100)는 선택적인 ECC 기능을 갖는다. 구체적으로, 반도체 메모리 장치(100)는 휘발성 메모리 장치의 표준에서 정의된 리프레쉬 주기(tREF) 보다 긴 보유 시간을 기준으로 한 메모리 셀 어레이(110) 내 메모리 셀들의 불량 분포에 따라 메모리 셀 어레이(110)를 소정의 블락들로 분할하고, 선택된 블락의 불량 셀들을 ECC 셀들을 이용하여 구제하고, 비선택된 블락의 불량 셀들은 리던던시 셀들을 이용하여 구제할 수 있다. 메모리 셀 어레이(110)의 메모리 셀들은 표준에서 정의된 리프레쉬 주기(tREF) 보다 긴 주기로 리프레쉬됨으로써, 리프레쉬 전류 및 리프레쉬 전력을 줄일 수 있다.
반도체 메모리 장치(100)의 테스트 과정에서, 메모리 셀 어레이(110)의 메모리 셀들의 데이터 리텐션 특성을 테스트할 수 있다. 제조 공정의 일부로서의 테스트 과정 동안 데이터 리텐션 특성별 메모리 셀들의 불량 분포를 축적할 수 있다. 테스트 결과, 도 2에 도시된 바와 같이, 메모리 셀들 중 최소 보유 시간을 가지는 메모리 셀들의 보유 시간에 따른 불량 셀들의 분포를 얻을 수 있다. 도 2를 참조하면, 제1 주기(P1) 보다 짧거나 같은 최소 보유 시간을 가지는 메모리 셀은 제1 불량 셀(210)로 분포될 수 있다. 제1 주기(P1)는 휘발성 메모리 장치의 표준에서 정의된 리프레쉬 주기(tREF)로 설정될 수 있다. 실시예들에 따라, 제1 주기(P1)는 리프레쉬 주기(tREF) 보다 길게 설정되고, 리프레쉬 주기(tREF)의 두 배에 상응하는 주기로 설정될 수 있다. 제1 불량 셀(210)은 리던던시 셀로 대체될 수 있다.
제1 주기(P1) 보다 길고 제2 주기(P2) 보다 짧거나 같은 최소 보유 시간을 가지는 메모리 셀은 제2 불량 셀(220)로 분포될 수 있다. 제2 주기(P2)는 제1 주기(P1) 보다 긴 주기로 설정될 수 있다. 실시예에 따라, 제2 주기(P2)는 리프레쉬 주기(tREF)의 세 배에 상응하는 주기로 설정될 수 있다. 제2 불량 셀(220)은 ECC 셀을 이용하여 구제될 수 있다.
대부분의 메모리 셀들(230)은 제2 주기(P2) 보다 긴 최소 보유 시간을 가지므로, 우수한 데이터 보유 특성을 갖는다. 메모리 셀들(230)은 제2 주기로 리프레쉬되더라도 안정적으로 데이터를 보유할 수 있다.
도 1에서, 메모리 셀들의 불량 분포에 기초하여 메모리 셀 어레이(110)는 제1 및 제2 블락들(110A, 110B)로 분할될 수 있다. 제1 및 제2 블락들(110A, 110B)에는 제1 불량 셀들(210)과 제2 불량 셀들(220)이 랜덤하게 분포될 수 있다. 실시예에 따라, 메모리 셀 어레이(110)는 불량 분포에 기초하여 4개의 블락들로 분할될 수 있다. 설명의 편의를 위하여, 메모리 셀 어레이(110)는 2개의 블락들(110A, 110B)로 분할되고, 제1 블락(110A)에는 제1 불량 셀들(210)이 다수 분포하고, 제2 블락(110B)에는 제2 불량 셀들(220)이 많이 분포하는 것으로 설명된다.
메모리 셀 어레이(110)의 제1 블락(110A) 내 불량 셀들(210, 220)은 메모리 셀 어레이(110)의 리던던시 셀들로 대체될 수 있다. 메모리 셀 어레이(110)는 불량 셀들(210, 220)을 구제하기 위하여 리던던시 셀 어레이(130)를 포함할 수 있다. 리던던시 셀 어레이(130)는 메모리 셀 어레이(130)의 노멀 셀 어레이에 인접하게 배치되고, 메모리 셀 어레이(110)의 에지에 배치될 수 있다. 제1 블락(110A)과 제2 블락(110B)은 노멀 셀 어레이를 구성할 수 있다. 실시예에 따라, 리던던시 셀 어레이(130)는 메모리 셀 어레이(110) 중앙의 제1 블락(110A)과 제2 블락(110B) 사이에 배치될 수 있다.
메모리 셀 어레이(110)의 제1 및 제2 블락(110A, 110B) 각각은 1 단위분의 메모리 셀들로/로부터 데이터를 기입하고 독출할 수 있다. 예컨대, 1 단위분의 64 데이터 비트들(Data[0:63])이 제1 및 제2 블락(110A, 110B)으로 기입/독출될 수 있다. 제1 블락(110A)으로/로부터 기입/독출되는 64 데이터 비트들에 포함된 에러 비트는 리던던시 메모리 셀 어레이(130)를 이용하여 구제될 수 있다. 제2 블락(110B)으로/로부터 기입/독출되는 64 데이터 비트들에 포함된 에러 비트는 ECC 셀 어레이(120)를 이용하여 구제될 수 있다. 실시예에 따라, 1 단위분의 데이터 비트들은 8, 16, 32, 128 비트들 중 하나로 구성될 수 있다.
메모리 셀 어레이(110)의 제2 블락(110B) 내 불량 셀들(210, 220)은 ECC 셀 어레이(120)를 이용하여 구제될 수 있다. 제2 블락(110B)은 ECC 기능을 수행하도록 설정된 블락이다. ECC 셀 어레이(120)는 메모리 셀 어레이(110)와 동일하게, 행들 및 열들로 배열되는 복수개의 메모리 셀들이 배열된다. ECC 셀 어레이(120)는 제2 블락(110B)의 불량 셀(210, 220)에 대한 패리티 비트들(ECCP)을 저장할 수 있다.
ECC 제어부(400)는 반도체 메모리 장치(100)의 외부에서 인가되는 억세스 어드레스(ADDR)가 ECC 기능을 수행하도록 설정된 제2 블락(110B)을 어드레싱하는지 여부를 판단할 수 있다. ECC 제어부(400)는 제2 블락(110B)에 대한 정보를 저장하고, 저장된 블락 정보와 억세스 어드레스(ADDR)를 비교하여 ECC 제어 신호(ECC_CON)를 생성할 수 있다. ECC 제어 신호(ECC_CON)는 ECC 엔진(600)으로 제공되어 ECC 기능을 수행하도록 한다. ECC 제어 신호(ECC_CON)는 제2 블락(110B) 내 모든 메모리 셀들에 대하여 ECC 기능을 수행하도록 한다.
실시예에 따라, ECC 제어부(400)는 억세스 어드레스(ADDR)가 불량 셀과 관련된 어드레스를 어드레싱하는지 여부를 판단할 수 있다. ECC 제어부(400)는 ECC 기능을 수행하도록 설정된 제2 블락(110B)에 대한 정보와 제2 블락(110B)에서 발생된 불량 셀들(210, 220)의 어드레스를 저장하고, 저장된 불량 셀들의 어드레스와 억세스 어드레스(ADDR)를 비교하여 ECC 제어 신호(ECC_CON)를 생성할 수 있다. ECC 제어 신호(ECC_CON)는 제2 블락(110B) 내 불량 셀들(210, 220)에 대하여 ECC 기능을 수행하도록 한다.
ECC 엔진(600)은 ECC 제어 신호(ECC_CON)에 응답하여 제2 블락(110B)에 대한 ECC 기능을 수행할 수 있다. ECC 기능은 패리티 비트들(ECCP)을 계산하는 기능과 에러 비트를 검출 및 정정하는 기능을 포함한다. ECC 엔진(600)은 ECC 제어 신호(ECC_CON)에 응답하여 제2 블락(110B)의 메모리 셀들로 기입되는 데이터 비트들에 대해서 패리티 비트들(ECCP)을 발생하고, 패리티 비트들(ECCP)을 이용하여 데이터 비트들에 포함된 에러 비트를 검출하고 정정하는 ECC 동작을 수행할 수 있다. ECC 엔진(600)은 제2 블락(110B)으로 기입되는 64 데이터 비트들에 대하여 8 비트의 패리티 비트들을 생성하고, 제2 블락(110B)으로부터 독출되는 64 데이터 비트와 ECC 셀 어레이(120)에서 독출되는 8 패리티 비트들을 이용하여 64 데이터 비트들에 포함된 에러 비트를 검출하고 정정할 수 있다.
실시예에 따라, ECC 엔진(600)은 ECC 제어 신호(ECC_CON)에 응답하여 제2 블락(110B)의 불량 셀들에 대한 ECC 기능을 수행할 수 있다. ECC 엔진(600)은 제2 블락(110B)의 불량 셀을 포함하는 메모리 셀들로 기입되는 64 데이터 비트들에 대하여 8 비트의 패리티 비트들을 생성하고, 제2 블락(110B)의 불량 셀을 포함하는 메모리 셀들로부터 독출되는 64 데이터 비트와 ECC 셀 어레이(120)에서 독출되는 8 패리티 비트들을 이용하여 64 데이터 비트들에 포함된 에러 비트를 검출하고 정정할 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 설명하는 플로우챠트이다.
도 1과 연계하여 도 3을 참조하면, 반도체 메모리 장치(100)의 테스트 과정에서, 메모리 셀 어레이(110)의 메모리 셀들의 데이터 리텐션 특성을 테스트할 수 있다. 데이터 리텐션 특성을 테스트하기 위하여, n (n은 2 이상의 자연수)개의 리프레쉬 레이트들을 설정할 수 있다(S310). n개의 리프레쉬 레이트들은 표준에서 정의된 리프레쉬 주기(tREF)와 리프레쉬 주기(tREF) 보다 긴 주기들(P1, P2)로 설정될 수 있다. 예컨대, 제1 주기(P1)는 리프레쉬 주기(tREF)의 두 배에 상응하는 주기로 설정되고, 제2 주기(P2)는 리프레쉬 주기(tREF)의 세 배에 상응하는 주기로 설정될 수 있다.
n개의 리프레쉬 레이트들에 따라서 메모리 셀 어레이(110)의 메모리 셀들의 리프레쉬 아이템을 테스트할 수 있다(S320). n개의 리프레쉬 레이트들에 따른 메모리 셀 어레이(110)의 불량 셀 분포를 얻을 수 있다. 메모리 셀 어레이(110)에서, 제n-1 번째 리프레쉬 레이트까지 발생된 불량 셀들의 분포를 얻을 수 있다. 제n-1 번째 리프레쉬 레이트는 제1 주기(P1)로 설정될 수 있다. 그리고, 제n 번째 리프레쉬 레이트를 기준으로 하였을 때 발생되는 불량 셀들의 분포를 얻을 수 있다. 제n 번째 리프레쉬 레이트는 제2 주기(P2)로 설정될 수 있다.
제n-1 번째 리프레쉬 레이트까지 발생된 불량 셀들을 포함하는 제1 블락(110B)은 리던던시 셀 어레이(130)를 이용하여 불량 셀들을 구제할 수 있다(S330). 제n-1 번째 리프레쉬 레이트까지 발생된 불량 셀들은 데이터 리텐션 특성이 나쁜 메모리 셀들로 다루어지므로, 리던던시 셀들로 대체되지 않을 수 없다.
제n 번째 리프레쉬 레이트를 기준으로 하였을 때 발생되는 불량 셀들을 포함하는 제2 블락(110B)은 ECC 셀 어레이(120)를 이용하여 불량 셀들을 구제할 수 있다(S340). 제n 번째 리프레쉬 레이트에서 발생된 불량 셀들은 ECC 셀에 저장되는 패리티 비트들을 이용하여 구제될 수 있다.
상술한 바와 같이, 제n-1 번째 리프레쉬 레이트를 기준으로 한 불량 셀들이 많이 분포하는 제1 블락(110A)은 리던던시 셀 어레이(130)와 연계하여 불량 셀들을 구제하고, 제n 번째 리프레쉬 레이트를 기준으로 한 불량 셀들이 많이 분포하는 제2 블락(110B)은 ECC 셀 어레이(120)와 연계하여 불량 셀들을 구제할 수 있다. 제n 리프레쉬 레이트까지 발생된 불량 셀들이 구제됨으로써, 메모리 셀 어레이(110)의 메모리 셀들은 제n 리프레쉬 레이트로 리프레쉬될 수 있다(S350). 메모리 셀 어레이(110)의 메모리 셀들은 제n 리프레쉬 레이트 (P2 주기)로 리프레쉬되더라도 데이터를 보유할 수 있다. 이에 따라, 메모리 셀 어레이(110)의 메모리 셀들은 표준에서 정의된 리프레쉬 주기(tREF) 보다 긴 주기 (P2 주기)로 리프레쉬됨으로써, 리프레쉬 전류 및 리프레쉬 전력을 줄일 수 있다.
한편, 메모리 셀 어레이(110)의 제1 블락(110A)은 리던던시 셀 어레이(130)를 이용하여 불량 셀들이 구제되도록 함으로써, ECC 셀 어레이를 필요로 하지 않기 때문에, 반도체 메모리 장치(100)의 칩 사이즈 증가 없이 불량 셀들을 구제할 수 있다. 예컨대, 제1 블락(110A)의 64 데이터 비트들에 대해서도 ECC 기능을 수행한다면, 제1 블락(110A) 사이즈의 10%에 해당하는 칩 사이즈 오버헤드(overhead)가 유발될 수 있다.
도 4는 도 1의 ECC 제어부를 설명하는 제1 예의 도면이다.
도 1과 연계하여 도 4를 참조하면, ECC 제어부(400a)는 ECC 기능을 수행하도록 설정된 블락의 정보를 저장하는 블락 정보 저장부(410)와, 블락 정보 저장부(410)에 저장된 블락 정보와 억세스 어드레스(ADDR)를 비교하는 비교부(420)를 포함한다.
블락 정보 저장부(410)는 ECC 기능을 수행하도록 설정된 제2 블락(110B)을 어드레싱하는 블락 어드레스(EBA[M:M-1]를 저장할 수 있다. 메모리 셀 어레이(110)는 메모리 셀들의 데이터 리텐션 특성에 따른 불량 분포에 따라 제1 블락(110A)과 제2 블락(110B)으로, 즉 2개 블락들로 분할되어 있다. 억세스 어드레스(ADDR[M:0])가 M+1 비트들로 구성되는 경우, 최상위 억세스 어드레스 비트(ADDR[M])에 의해 메모리 셀 어레이(110)는 2개 블락들(110A, 110B)로 분할될 수 있다. 블락 정보 저장부(410)는 최상위 억세스 어드레스 비트(ADDR[M])에 상응하는 블락 어드레스(EBA[M])를 저장할 수 있다.
실시예에 따라, 억세스 어드레스(ADDR[M:0])의 상위 2 비트(ADDR[M:M-1])에 의해 메모리 셀 어레이(110)는 4개의 블락들로 분할될 수 있다. 블락 정보 저장부(410)는 억세스 어드레스(ADDR[M:0])의 상위 2 비트(ADDR[M:M-1])에 상응하는 블락 어드레스(EBA[M:M-1])를 저장할 수 있다.
실시예에 따라, 블락 정보 저장부(410)는 레이저-프로그래머블 퓨즈 메모리, 안티-퓨즈 메모리, 전기적 프로그래머블 퓨즈 메모리 등과 같은 원-타임 프로그래머블 메모리로 구현되거나, MRAM (Magnetic Ramdom Access Memory), RRAM (Resistance Random Access memory), PRAM (Phase Change Ramdom Access Memory), 플래쉬 메모리(Flash memory)와 같은 비휘발성 메모리 소자로 구현될 수 있다.
비교부(420)는 억세스 어드레스(ADDR)를 수신하고, 블락 정보 저장부(410)로부터 ECC 기능을 수행하도록 설정된 블락 어드레스(EBA[M:M-1])를 수신할 수 있다. 비교부(420)는 억세스 어드레스(ADDR[M:0])의 상위 1 비트 또는2 비트가 블락 어드레스(EBA[M:M-1])와 일치하는 경우 ECC 제어 신호(ECC_CON)를 출력할 수 있다. ECC 제어 신호(ECC_CON)는 ECC 기능을 수행하도록 설정된 제2 블락(110B) 내 모든 메모리 셀들에 대하여 ECC 기능을 수행하도록 ECC 엔진(600)으로 제공될 수 있다.
도 5는 도 1의 ECC 제어부를 설명하는 제2 예의 도면이다.
도 5를 참조하면, ECC 제어부(400b)는 블락 정보 저장부(510), 어드레스 저장부(512), 그리고 비교부(520)를 포함한다. 블락 정보 저장부(510)는 ECC 기능을 수행하도록 설정된 블락의 정보(EBA[M:M-1])를 저장하고, 어드레스 저장부(512)는 ECC 기능을 수행하도록 설정된 블락 내 불량 셀들의 어드레스(FA[M:0])를 저장할 수 있다. 블락 정보 저장부(510)와 어드레스 저장부(512)는 레이저-프로그래머블 퓨즈 메모리, 안티-퓨즈 메모리, 전기적 프로그래머블 퓨즈 메모리 등과 같은 원-타임 프로그래머블 메모리로 구현되거나, MRAM, RRAM, PRAM, 플래쉬 메모리와 같은 비휘발성 메모리소자로 구현될 수 있다.
비교부(520)는 블락 정보 저장부(510)에 저장된 블락 정보(EBA[M:M-1])와 어드레스 저장부(512)에 저장된 불량 셀 어드레스(FA[M:0])를 억세스 어드레스(ADDR[M:0])와 비교하여 ECC 제어 신호(ECC_CON)를 생성할 수 있다. ECC 제어 신호(ECC_CON)는 메모리 셀 어레이(110)의 제2 블락(110B) 내 불량 셀들에 대하여 ECC 기능을 수행하도록 ECC 엔진(600)으로 제공될 수 있다.
도 6은 도 1의 ECC 엔진을 설명하는 블락 다이어그램이다.
도 6을 참조하면, ECC 엔진(600)은 ECC 인코딩 회로(610)와 ECC 디코딩 회로(620)를 포함한다. ECC 인코딩 회로(610)는 ECC 제어 신호(ECC_CON)에 응답하여 메모리 셀 어레이의 제2 블락(110B)의 메모리 셀들에 기입될 기입 데이터(WData[0:63])에 대하여 패리티 비트들(ECCP[0:7])을 생성할 수 있다. 패리티 비트들(ECCP[0:7])은 ECC 셀 어레이(120)에 저장될 수 있다. 실시예에 따라, ECC 인코딩 회로(610)는 ECC 제어 신호(ECC_CON)에 응답하여 제2 블락(110B)의 불량 셀을 포함하는 메모리 셀들에 기입될 기입 데이터(WData[0:63])에 대하여 패리티 비트들(ECCP[0:7])을 생성할 수 있다.
ECC 디코딩 회로(620)는 ECC 제어 신호(ECC_CON)에 응답하여 메모리 셀 어레이의 제2 블락(110B)의 메모리 셀들로부터 독출되는 독출 데이터(RData[0:63])와 ECC 셀 어레이(120)에서 독출되는 패리티 비트들(ECCP[0:7])을 이용하여 에러 비트 데이터를 정정하고, 에러 정정된 데이터(Data[0:63])를 출력할 수 있다. 실시예에 따라, ECC 디코딩 회로(620)는 ECC 제어 신호(ECC_CON)에 응답하여 제2 블락(110B)의 불량 셀을 포함하는 메모리 셀들로부터 독출되는 독출 데이터(RData[0:63])와 ECC 셀 어레이(120)에서 독출되는 패리티 비트들(ECCP[0:7])을 이용하여 에러 비트 데이터를 정정하고, 에러 정정된 데이터(Data[0:63])를 출력할 수 있다.
도 7은 도 6의 ECC 인코딩 회로를 설명하는 도면이다.
도 7을 참조하면, ECC 인코딩 회로(610)는 ECC 제어 신호(ECC_CON)에 응답하여 64 비트 기입 데이터(WData[0:63])와 베이시스 비트(Basis Bit, B[0:7])를 수신하고, XOR 어레이 연산을 이용하여 패리티 비트들(ECCP[0:7])을 발생하는 패리티 발생부(712)를 포함할 수 있다. 베이시스 비트(B[0:7])는 64 비트 기입 데이터(WData[0:63])에 대한 패리티 비트들(ECCP[0:7])을 발생시키기 위한 비트들로서, 예컨대, b`0000000 비트들로 구성될 수 있다. 베이시스 비트(B[0:7])는 b`0000000 비트들 대신에 다른 특정 비트들을 이용할 수 있다.
도 8은 도 6의 ECC 디코딩 회로를 설명하는 도면이다.
도 8을 참조하면, ECC 디코딩 회로(620)는 신드롬 발생부(802), 계수 계산부(804), 1 비트 에러 위치 검출부(806), 그리고 에러 정정부(808)를 포함한다. 신드롬 발생부(802)는 ECC 제어 신호(ECC_CON)에 응답하여 64 비트 독출 데이터와 8 비트의 패리티 비트(ECCP[0:7])를 수신하고 XOR 어레이 연산을 이용하여 신드롬 데이터(S[0:7])를 발생할 수 있다. 계수 계산부(804)는 신드롬 데이터(S[0:7])를 이용하여 오류 위치 방정식의 계수를 산출할 수 있다. 오류 위치 방정식은 에러 비트의 역수를 근으로 하는 방정식이다. 1 비트 에러 위치 검출부(806)는 산출된 오류 위치 방정식을 이용하여 1 비트 에러의 위치를 계산할 수 있다. 에러 정정부(808)는 1 비트 에러 위치 검출부(806)의 검출 결과에 기초하여 1 비트 에러 위치를 결정할 수 있다. 에러 정정부(808)는 결정된 1 비트 에러 위치 정보에 따라 64 비트 독출 데이터(RData[0:63]) 중 에러가 발생한 비트의 로직 값을 반전시켜 에러를 정정하고, 에러 정정된 64 비트 데이터(Data[0:63])를 출력할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 선택적 ECC 기능을 수행하는 반도체 메모리 장치를 설명하는 도면이다.
도 9를 참조하면, 반도체 메모리 장치(900)는 제어 로직(910), 리프레쉬 어드레스 발생부(915), 어드레스 버퍼(920), 뱅크 제어 로직(930), 로우 어드레스 멀티플렉서(940), 칼럼 어드레스 래치(950), 로우 디코더, 메모리 셀 어레이, 센스 앰프부, 입출력 게이팅 회로(990), 데이터 입출력 버퍼(995), ECC 제어부(400), 그리고 ECC 엔진(600)을 포함할 수 있다.
메모리 셀 어레이는 제1 내지 제4 뱅크 어레이들(980a, 980b, 980c, 980d)을 포함할 수 있다. 로우 디코더는 제1 내지 제4 뱅크 어레이들(980a, 980b, 980c, 980d)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(960a, 960b, 960c, 960d)을 포함할 수 있다. 칼럼 디코더는 제1 내지 제4 뱅크 어레이들(980a, 980b, 980c, 980d)에 각각 연결된 제1 내지 제4 뱅크 칼럼 디코더들(970a, 970b, 970c, 970d)을 포함할 수 있다. 센스 앰프부는 제1 내지 제4 뱅크 어레이들(980a, 980b, 980c, 980d)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(985a, 985b, 985c, 985d)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(980a, 980b, 980c, 980d), 제1 내지 제4 뱅크 로우 디코더들(960a, 960b, 960c, 960d), 제1 내지 제4 뱅크 칼럼 디코더들(970a, 970b, 970c, 970d) 및 제1 내지 제4 뱅크 센스 앰프들(985a, 985b, 985c, 985d)은 제1 내지 제4 뱅크들을 각각 구성할 수 있다. 도 9에는 4개의 뱅크들을 포함하는 반도체 메모리 장치(900)의 예가 도시되어 있으나, 실시예에 따라, 메모리 칩(900)은 임의의 수의 뱅크들을 포함할 수 있다.
또한, 실시예에 따라, 반도체 메모리 장치(900)는 DDR SDRAM (Double Data Rate Synchronous Dynamic Ramdom Access Memory), LPDDR (Low Power Double Data Rate) SDRAM, GDDR (Graphics Double Data Rate) SDRAM, RDRAM (Rambus Dynamic Ramdom Access Memory) 등과 같은 동적 랜덤 억세스 메모리 (Dynamic Ramdom Access Memory: DRAM) 이거나, 리프레쉬 동작이 필요한 임의의 휘발성 메모리 장치일 수 있다.
제어 로직(910)은 반도체 메모리 장치(900)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(910)은 반도체 메모리 장치(900)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(910)은 메모리 콘트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(911) 및 반도체 메모리 장치(900)의 동작 모드를 설정하기 위한 모드 레지스터(912)를 포함할 수 있다. 예를 들어, 커맨드 디코더(911)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS)등을 디코딩하여 커맨드(CMD)에 상응하는 제어 신호들을 생성할 수 있다.
제어 로직(910)은 동기 방식으로 반도체 메모리 장치(900)를 구동하기 위한 클럭(CLK) 및 클럭 인에이블 신호(CKE)를 더 수신할 수 있다. 제어 로직(910)은 리프레쉬 커맨드에 응답하여 리프레쉬 어드레스 발생부(915)가 오토 리프레쉬 동작을 수행하도록 제어하거나, 셀프 리프레쉬 진입 커맨드에 응답하여 리프레쉬 어드레스 발생부(915)가 셀프 리프레쉬 동작을 수행하도록 제어할 수 있다.
리프레쉬 어드레스 발생부(915)는 리프레쉬 동작이 수행될 메모리 셀 로우에 해당하는 리프레쉬 어드레스(REF_ADDR)를 생성할 수 있다. 리프레쉬 어드레스 발생부(915)는 반도체 메모리 장치(900)의 표준에서 정의된 리프레쉬 주기보다 긴 주기의 리프레쉬 레이트로 리프레쉬 어드레스(REF_ADDR)를 생성할 수 있다. 이에 따라, 반도체 메모리 장치(900)의 리프레쉬 전류 및 리프레쉬 전력을 줄일 수 있다.
어드레스 버퍼(920)는 메모리 콘트롤러로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 칼럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 또한, 어드레스 버퍼(920)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(930)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(940)로 제공하고, 수신된 칼럼 어드레스(COL_ADDR)를 칼럼 어드레스 래치(950)에 제공할 수 있다.
뱅크 제어 로직(930)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(960a, 960b, 960c, 960d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 칼럼 디코더들(970a, 970b, 970c, 970d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 칼럼 디코더가 활성화될 수 있다.
뱅크 제어 로직(930)은 뱅크 그룹을 결정하는 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 그룹 제어 신호들을 생성할 수 있다. 뱅크 그룹 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(960a, 960b, 960c, 960d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 그룹의 로우 디코더들이 활성화되고, 제1 내지 제4 뱅크 칼럼 디코더들(970a, 970b, 970c, 970d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 그룹의 칼럼 디코더들이 활성화될 수 있다.
로우 어드레스 멀티플렉서(940)는 어드레스 버퍼(920)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 어드레스 발생부(915)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉스(940)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(940)에서 출력되는 로우 어드레스는 제1 내지 제4 뱅크 로우 디코더들(960a, 960b, 960c, 960d)에 각각 인가될 수 있다.
제1 내지 제4 뱅크 로우 디코더들(960a, 960b, 960c, 960d) 중 뱅크 제어 로직(930)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(940)에서 출력된 로우 어드레스를 디코딩하여, 로우 어드레스에 상응하는 워드라인을 활성화할 수 있다. 예를 들어, 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다.
칼럼 어드레스 래치(950)는 어드레스 버퍼(920)로부터 칼럼 어드레스(COL_ADDR)를 수신하고, 수신된 칼럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 칼럼 어드레스 래치(950)는 버스트 모드에서 수신된 칼럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 칼럼 어드레스 래치(950)는 일시적으로 저장된 또는 점진적으로 증가된 칼럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 칼럼 디코더들(970a, 970b, 970c, 970d)에 각각 인가할 수 있다.
제1 내지 제4 뱅크 칼럼 디코더들(970a, 970b, 970c, 970d) 중 뱅크 제어 로직(930)에 의해 활성화된 뱅크 칼럼 디코더는 입출력 게이팅 회로(990)를 통하여 뱅크 어드레스(BANK_ADDR) 및 칼럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(990)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(980a, 980b, 980c, 980d)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 그리고 제1 내지 제4 뱅크 어레이들(980a, 980b, 980c, 980d)에 데이터를 기입하기 위한 기입 드라이버를 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(980a, 980b, 980c, 980d) 중 하나의 뱅크 어레이에서 독출될 데이터는 센스 앰프에 의해 감지 증폭되고, 독출 데이터 래치들에 저장될 수 있다. 독출 데이터 래치에 저장된 데이터(DQ)는 데이터 입출력 버퍼(995)를 통하여 메모리 콘트롤러에 제공될 수 있다. 제1 내지 제4 뱅크 어레이들(980a, 980b, 980c, 980d) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 메모리 콘트롤러로부터 데이터 입출력 버퍼(995)로 제공될 수 있다. 데이터 입출력 버퍼(995)에 제공된 데이터(DQ)는 기입 드라이버를 통하여 하나의 뱅크 어레이에 기입될 수 있다.
제1 내지 제4 뱅크 어레이(980a, 980b, 980c, 980d) 각각에는 행들 및 열들로 배열되는 복수개의 메모리 셀들을 포함하는 노멀 셀 어레이, 리던던시 셀 어레이, 그리고 ECC 셀 어레이를 포함할 수 있다. 제1 내지 제4 뱅크 어레이(980a, 980b, 980c, 980d)의 노멀 셀 어레이는 메모리 셀들의 데이터 리텐션 특성에 따른 불량 분포에 기초하여 다수개의 블락들로 분할될 수 있다. 분할된 블락들 중 표준에서 정의된 리프레쉬 주기(tREF) 보다 긴 주기의 리프레쉬 레이트에 따른 불량 셀들이 많이 분포하는 블락은 ECC 기능을 수행하도록 선택될 수 있다. ECC 선택 블락은 ECC 셀 어레이를 이용하여 불량 셀들을 구제할 수 있다. 비선택된 블락은 리던던시 셀 어레이를 이용하여 불량 셀들을 구제할 수 있다.
ECC 제어부(400)는 어드레스 버퍼(920)로부터 출력되는 어드레스(ADDR)가 ECC 선택 블락을 어드레싱하는지 여부를 판단할 수 있다. ECC 제어부(400)는 ECC 선택 블락에 대한 정보 및/또는 ECC 선택 블락 내 불량 셀들의 어드레스를 저장하고, 저장된 블락 정보 및/또는 불량 셀들의 어드레스와 어드레스(ADDR)를 비교하여 ECC 제어 신호(ECC_CON)를 생성할 수 있다. 실시예에 따라, ECC 선택 블락에 대한 정보가 로우 어드레스(ROW_ADDR)와 관련되는 경우, ECC 제어부(400)는 제1 내지 제4 뱅크 로우 디코더들(960a, 960b, 960c, 960d)에 배치될 수 있다. 다른 실시예에 따라, ECC 선택 블락에 대한 정보가 칼럼 어드레스(COL_ADDR)와 관련되는 경우, ECC 제어부(400)는 제1 내지 제4 뱅크 칼럼 디코더들(970a, 970b, 970c, 970d)에 배치될 수 있다.
ECC 엔진(600)은 ECC 제어 신호(ECC_CON)에 응답하여 ECC 선택 블락에 대한 ECC 기능을 수행할 수 있다. 실시예에 따라, ECC 엔진(600)은 ECC 제어 신호(ECC_CON)에 응답하여 ECC 선택 블락의 불량 셀들에 대한 ECC 기능을 수행할 수 있다.
도 10은 본 발명의 실시예들에 따른 리던던시 메모리 셀의 리프레쉬 동작을 제어하는 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 10을 참조하면, 모바일 시스템(1000)은 버스(1002)를 통하여 서로 연결되는 어플리케이션 프로세서(1010), 통신(Connectivity)부(1020), 제1 메모리 장치(1030), 제2 메모리 장치(1040), 사용자 인터페이스(1050) 및 파워 서플라이(1060)를 포함할 수 있다. 제1 메모리 장치(1030)는 휘발성 메모리 장치로 설정되고, 제2 메모리 장치(1040)는 비휘발성 메모리 장치로 설정될 수 있다. 실시예에 따라, 모바일 시스템(1000)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation)시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(1010)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(1010)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(1010)는 듀얼 코어(Dual-Core), 퀴드 코어(Quid-Core), 헥사 코어(Hexa-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(1010)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(1020)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(1020)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(1020)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GRPS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
휘발성 메모리 장치인 제1 메모리 장치(1030)는 어플리케이션 프로세서(1010)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 제1 메모리 장치(1030)는 메모리 셀 어레이를 메모리 셀들의 데이터 리텐션 특성에 따라 소정의 블락들로 분할하고, 분할된 블락들 중 표준에서 정의된 리프레쉬 주기보다 긴 주기의 리프레쉬 레이트에서 발생되는 불량 셀들이 많이 분포하는 블락을 선택하고, 선택된 블락은 ECC 기능을 수행하여 불량 셀들을 구제하고, 비선택된 블락은 리던던시 셀들을 이용하여 불량 셀들을 구제하여 메모리 셀 어레이의 메모리 셀들을 리프레쉬 주기보다 긴 주기의 리프레쉬 레이트로 리프레쉬를 수행함으로써 리프레쉬 전류 및 리프레쉬 전력을 줄일 수 있다.
비휘발성 메모리 장치인 제2 메모리 장치(1040)는 모바일 시스템(1000)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(1040)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플레시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(1050)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1060)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(1000)은 카메라 이미지 프로세서(Camera Image Processor; CIP)를더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
도 11은 본 발명의 실시예들에 따른 리던던시 메모리 셀의 리프레쉬 동작을 제어하는 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 11을 참조하면, 컴퓨터 시스템(1100)은 프로세서(1110), 입출력 허브(1120), 입출력 컨트롤러 허브(1130), 적어도 하나의 메모리 모듈(1140) 및 그래픽 카드(1150)를 포함한다. 실시예에 따라, 컴퓨터 시스템(1100)은 개인용 컴퓨터(Personal Computer: PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal digital assistant: PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player: PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(1110)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1110)는 마이크로 프로세서 또는 중앙 처리 장치(Central Processing Uint: CPU) 일 수 있다. 실시예에 따라, 프로세서(1110)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1110)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코드(Hexa-Core) 등을 포함할 수 있다. 또한, 도 11에는 하나의 프로세서(1110)를 포함하는 컴퓨팅 시스템(1100)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1100)은 복수의 프로세서들을 포함할 수 있다. 또한 실시예에 따라, 프로세서(1110)는 내부 또는 외부네 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(1110)는 메모리 모듈(1140)의 동작을 제어하는 메모리 콘트롤러(1111)를 포함할 수 있다. 프로세서(1110)에 포함된 메모리 콘트롤러(1111)는 집적 메모리 콘트롤러(Intergrated Memory Controller: IMC) 라 불릴 수 있다. 메모리 콘트롤러(1111)와 메모리 모듈(1140) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1140)이 연결될 수 있다. 실시예에 따라, 메모리 콘트롤러(1111)는 입출력 허브(1120) 내에 위치할 수 있다. 메모리 콘트롤러(1111)를 포함하는 입출력 허브(1120)는 메모리 콘트롤러 허브(memory Controller Hub: MCH)라 불릴 수 있다.
메모리 모듈(1140)은 메모리 콘트롤러(1111)로부터 제공된 데이터를 저장하는 복수의 메모리 칩들을 포함할 수 있다. 메모리 칩들은 예컨대, DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 램덤 엑세스 메모리일 수 있다.
메모리 칩은 메모리 셀 어레이를 메모리 셀들의 데이터 리텐션 특성에 따라 소정의 블락들로 분할하고, 분할된 블락들 중 표준에서 정의된 리프레쉬 주기보다 긴 주기의 리프레쉬 레이트에서 발생되는 불량 셀들이 많이 분포하는 블락을 선택하고, 선택된 블락은 ECC 기능을 수행하여 불량 셀들을 구제하고, 비선택된 블락은 리던던시 셀들을 이용하여 불량 셀들을 구제하여 메모리 셀 어레이의 메모리 셀들을 리프레쉬 주기보다 긴 주기의 리프레쉬 레이트로 리프레쉬를 수행함으로써 리프레쉬 전류 및 리프레쉬 전력을 줄일 수 있다.
입출력 허브(1120)는 그래픽 카드(1150)와 같은 장치들과 프로세서(1110) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1120)는 다양한 방식의 인터페이스를 통하여 프로세서(1110)에 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 프로세서(1110)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lighting Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; CSI 등의 다양한 표준의 인터페이스로 연결할 수 있다. 도 11에는 하나의 입출력 허브(1120)를 포함하는 컴퓨팅 시스템(1100)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1100)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1120)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1120)는 가속 그래픽 포트(Accelerated Graphics Port;AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1150)는 AGP 또는 PCIe를 통하여 입출력 허브(1120)와 연결될 수 있다. 그래픽 카드(1150)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽카드(1150)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1120)는, 입출력 허브(1120)의 외부에 위치한 그래픽 카드(1150)와 함께, 또는 그래픽 카드(1150) 대신에 입출력 허브(1120)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1120)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1120)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1130)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1130)는 내부 버스를 통하여 입출력 허브(1120)와 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 입출력 컨트롤러 허브(1130)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1130)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1130)는 범용 직렬 버스(Universal Serial Bus; USB)포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(1110), 입출력 허브(1120) 또는 입출력 컨트롤러 허브(1130) 중 2 이상의 구성 요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. DRAM(Dynamic Random Access Memory)을 포함하는 반도체 메모리 장치에 있어서,
    복수개의 메모리 셀들을 포함하고, 상기 메모리 셀들의 데이터 리텐션 특성에 따라 소정의 블락들로 분할되는 메모리 셀 어레이;
    패리티 비트들을 저장하는 ECC (Error Correction Code) 셀 어레이;
    상기 메모리 셀 어레이의 분할된 블락들 중 ECC 기능을 수행하도록 설정된 ECC 선택 블락에 대한 정보를 저장하고 ECC 제어 신호를 제공하는 ECC 제어부; 및
    상기 ECC 제어 신호에 응답하여 상기 ECC 선택 블락에 대하여 상기 패리티 비트들을 생성하는 ECC 엔진을 구비하고,
    상기 ECC 선택 블락은 상기 반도체 메모리 장치의 표준에서 정의된 리프레쉬 주기보다 긴 주기의 리프레쉬 레이트에 따른 불량 셀들의 분포에 의해 설정되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 리프레쉬 레이트로 상기 메모리 셀들을 리프레쉬하도록 리프레쉬 어드레스를 생성하는 리프레쉬 어드레스 발생부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 메모리 셀 어레이의 분할된 블락들 중 상기 ECC 선택 블락 이외의 나머지 블락은 상기 메모리 셀 어레이의 리던던시 셀 어레이를 이용하여 불량 셀들을 구제하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 ECC 제어부는
    상기 ECC 선택 블락에 대한 정보를 저장하는 블락 저장부; 및
    상기 블락 저장부에 저장된 블락 정보와 외부로부터 수신되는 억세스 어드레스를 비교하여 상기 ECC 제어 신호를 출력하는 비교부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 ECC 제어부는
    상기 ECC 선택 블락에 대한 정보를 저장하는 블락 저장부;
    상기 ECC 선택 블락 내 불량 셀들의 어드레스를 저장하는 어드레스 저장부; 및
    상기 블락 저장부에 저장된 블락 정보와 상기 어드레스 저장부에 저장된 상기 불량 셀들의 어드레스를 외부로부터 수신되는 억세스 어드레스와 비교하여 상기 ECC 제어 신호를 출력하는 비교부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 ECC 엔진은
    상기 ECC 제어 신호에 응답하여 상기 ECC 선택 블락의 상기 메모리 셀들에 기입될 기입 데이터에 대하여 상기 패리티 비트들을 생성하는 ECC 인코딩 회로; 및
    상기 ECC 제어 신호에 응답하여 상기 ECC 선택 블락의 상기 메모리 셀들로부터 독출되는 독출 데이터와 상기 ECC 셀 어레이에서 독출되는 상기 패리티 비트들을 이용하여 에러 비트 데이터를 정정하고, 에러 정정된 데이터를 출력하는 ECC 디코딩 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 메모리 셀 어레이의 메모리 셀들의 데이터 리텐션 특성을 테스트하기 위하여 n(n은 2 이상의 자연수)개의 리프레쉬 레이트를 설정하는 단계;
    상기 n개의 리프레쉬 레이트에 따라서 상기 메모리 셀들을 테스트하는 단계;
    상기 테스트의 결과로서 제n-1 번째 리프레쉬 레이트에서 발생되는 제1 불량 셀들의 수와 제n 번째 리프레쉬 레이트에서 발생되는 제2 불량 셀들의 수를 비교하여 상기 메모리 셀 어레이를 소정의 블락들로 분할하는 단계;
    상기 비교의 결과로서 상기 제1 불량 셀들의 수가 상기 제2 불량 셀들의 수보다 많은 제1 블락은 리던던시 셀을 이용하여 상기 제1 불량 셀들을 구제하는 단계; 및
    상기 비교의 결과로서 상기 제2 불량 셀들의 수가 상기 제1 불량 셀들의 수보다 많은 제2 블락은 ECC 기능을 수행하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  9. 제8항에 있어서, 상기 반도체 메모리 장치의 동작 방법은
    상기 메모리 셀 어레이의 상기 메모리 셀들을 상기 제n 번째 리프레쉬 레이트로 리프레쉬하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  10. 제8항에 있어서,
    상기 제n 번째 리프레쉬 레이트는 상기 제n-1 번째 리프레쉬 레이트보다 긴 리프레쉬 주기를 갖고, 상기 제n-1 번째 리프레쉬 레이트는 상기 반도체 메모리 장치의 표준에서 정의된 리프레쉬 주기보다 긴 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
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