CN116844606A - 一种信号采样电路以及半导体存储器 - Google Patents

Abstract

本公开实施例提供了一种信号采样电路以及半导体存储器，该信号采样电路包括：信号输入电路，用于确定待处理指令信号和待处理片选信号；模式选择电路，用于根据模式选择信号确定目标模式时钟信号和目标模式片选信号；第一时钟处理电路，用于根据目标模式时钟信号对待处理片选信号和目标模式片选信号进行采样及逻辑运算处理，得到第一片选时钟信号；第二时钟处理电路，用于根据目标模式时钟信号对待处理片选信号和目标模式片选信号进行采样及逻辑运算处理，得到第二片选时钟信号；指令译码电路，用于确定目标指令信号。这样，信号采样电路能够在不同周期模式下正确区分不同指令，并进行准确译码，节省电路面积且降低功耗。

Description

一种信号采样电路以及半导体存储器

技术领域

本公开涉及集成电路技术领域，尤其涉及一种信号采样电路以及半导体存储器。

背景技术

随着半导体技术的不断发展，人们在制造和使用计算机等设备时，对数据的传输速度提出了越来越高的要求。为了获得更快的数据传输速度，应运而生了一系列可以双倍速率(Double Data Rate，DDR)传输的存储器等器件。

在动态随机存取存储器(Dynamic Random Access Memory，DRAM)芯片中，命令地址(Command/Address，CMD/ADD或简称为CA)信号既可以作为地址进行采样又可以作为指令进行采样译码。目前，DRAM中存在单周期模式(1N MODE)和双周期模式(2N MODE)，不同周期模式中2T CMD信号和NT ODT CMD信号所使用片选信号的脉冲形状不同，而且两者对应的操作功能也是不同的。但是现有的指令译码方案中，需要针对不同模式下的指令信号单独设置译码电路，电路面积过大，而且不同指令的信号译码过程还容易发生混淆而导致译码错误问题。

发明内容

本公开提供了一种信号采样电路以及半导体存储器，能够区分不同周期模式下2TCMD和NT ODT CMD这两种指令，并进行准确译码，同时还能够节省电路面积且降低功耗。

第一方面，本公开实施例提供了一种信号采样电路，信号采样电路包括信号输入电路、模式选择电路、第一时钟处理电路、第二时钟处理电路和指令译码电路；其中，

信号输入电路，用于根据第一时钟信号、第一片选信号和第一命令地址信号，确定待处理指令信号和待处理片选信号；其中，第一时钟信号的时钟周期为预设时钟周期的两倍；

模式选择电路，用于在模式选择信号指示目标模式的情况下，根据模式选择信号对第一时钟信号和待处理片选信号进行选择处理，得到目标模式时钟信号和目标模式片选信号；

第一时钟处理电路，用于当第一片选信号包括一个脉冲且脉冲宽度为预设时钟周期时，根据目标模式时钟信号对待处理片选信号和目标模式片选信号进行采样及逻辑运算处理，得到第一片选时钟信号；

第二时钟处理电路，用于当第一片选信号包括一个脉冲且脉冲宽度为预设时钟周期的两倍、或者第一片选信号包括2个脉冲且脉冲宽度为预设时钟周期时，根据目标模式时钟信号对待处理片选信号和目标模式片选信号进行采样及逻辑运算处理，得到第二片选时钟信号；

指令译码电路，用于根据待处理片选信号和第一片选时钟信号对待处理指令信号进行译码和采样处理，得到目标指令信号；或者，根据待处理片选信号和第二片选时钟信号对待处理指令信号进行译码和采样处理，得到目标指令信号。

第二方面，本公开实施例提供了一种半导体存储器，包括如第一方面的信号采样电路。

在一些实施例中，半导体存储器为动态随机存取存储器DRAM芯片，且符合DDR5内存规格。

本公开实施例提供了一种信号采样电路以及半导体存储器，基于该信号采样电路，根据所处的周期模式确定目标模式时钟信号和目标模式片选信号，以便针对不同脉冲形状的第一片选信号，获得相应的第一片选时钟信号和第二片选时钟信号，从而在不同周期模式下正确区分2T CMD和NT ODT CMD这两种指令并进行准确译码，能够避免出现指令译码错误而执行错误操作的问题，同时节省电路面积，降低功耗。

附图说明

图1为单周期模式中不同指令信号的译码时序示意图；

图2为双周期模式中不同指令信号的译码时序示意图；

图3为本公开实施例提供的一种信号采样电路的组成结构示意图；

图4为本公开实施例提供的另一种信号采样电路的组成结构示意图；

图5为本公开实施例提供的又一种信号采样电路的组成结构示意图；

图6A为本公开实施例提供的一种第一译码采样电路的组成结构示意图；

图6B为本公开实施例提供的一种第二译码采样电路的组成结构示意图；

图7为本公开实施例提供的一种信号采样电路的信号时序示意图；

图8为本公开实施例提供的另一种信号采样电路的信号时序示意图；

图9为本公开实施例提供的又一种信号采样电路的信号时序示意图；

图10为本公开实施例提供的再一种信号采样电路的信号时序示意图；

图11为本公开实施例提供的一种半导体存储器的组成结构示意图。

具体实施方式

下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关公开，而非对该公开的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关公开相关的部分。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。

在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。

需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。

以下为本公开实施例中涉及到的专业名词解释以及部分名词的对应关系：

动态随机存取存储器(Dynamic Random Access Memory，DRAM)

同步动态随机存取存储器(Synchronous Dynamic Random Access Memory，SDRAM)

双倍速率(Double Data Rate，DDR)

第四代DDR(4th DDR，DDR4)

第五代DDR(5th DDR，DDR5)

命令地址输入(Command/Address，CMD/ADD或简称为CA)

时钟输入(Clock Input，CLK)

片选输入(Chip Select Input，CS)

缓冲器(Buffer/Repeater，RPT)

终结电阻(On-Die Termination，ODT)

指令译码器(Command Decoder，CMD DEC)

D型触发器(Data Flip-Flop或Delay Flip-Flop，DFF)

工艺电压温度(Process Voltage Temperature，PVT)

两倍时钟周期的指令(2Tck Command，2T CMD)

非目标芯片终结电阻的指令(Non-Target On-Die Termination Command，NT ODTCMD)

可以理解，以DDR5 DRAM设计为例，CA输入既可以作为地址进行采样又可以作为指令进行采样译码。其中，这里的CA是DRAM各种命令地址信号的统称，可以包括行地址选通脉冲(Row Address Strobe，RAS)、列地址选通脉冲(Column Address Strobe，CAS)、写命令(Write，WE)、读命令(Read，RD)等命令信号，以及还可以包括有A13～A0的地址信号等。另外，在实际应用中，该命令地址信号包括几位地址信号，具体可以是根据DRAM的规格确定，本公开实施例不作任何限定。

本公开实施例是针对CA作为指令进行采样和处理的相关电路，因此，以下对CA作为指令进行采样和处理的过程进行简要说明。

DDR5 DRAM中存在单周期模式(用1N MODE表示)和双周期模式(用2N MODE表示)，且DDR5 DRAM中存在两种指令信号：2T CMD信号和NT ODT CMD信号；其中中，2T CMD信号也可称为2-cycle Command信号。下面结合图1和图2分别对不同周期模式中2T CMD信号和NTODT CMD信号的译码时序进行说明。

参见图1和图2，CK_t、CK_c为一对输入的互补时钟信号，且CK_t、CK_c的时钟周期为预设时钟周期，相位差为180度；CA[13:0]就是CA信号输入，这里的CA[13:0]表示一组信号，CA[0]、CA[1]、…、CA[13]的合并统称；对于2T CMD信号，其对应的片选信号用CS0_n表示；对于NT ODT CMD信号，其对应的片选信号用CS1_n表示；CMD信号为CA信号作为指令译码后得到的信号。在这里，片选信号是表征目标芯片被选中的信号。

如图1所示，在单周期模式中，对于2T CMD信号，CS0_n信号为低电平有效的脉冲信号，CS0_n信号包括一个脉冲，且脉冲宽度为预设时钟周期；CA[13:0]信号包括两个连续预设时钟周期的有效信号。第1个时钟周期的CA[4:0]信号需要作为指令进行采样和译码，得到持续两个预设时钟周期的2T CMD信号，这里的CA[13:0]表示一组信号，是CA[0]、CA[1]、…、CA[13]的合并统称，CA[4:0]是指CA[13:0]中的CA[0]、CA[1]、CA[2]、CA[3]和CA[4]这5个信号。对于NT ODT CMD信号，CS1_n信号为低电平有效的脉冲信号，CS1_n信号包括一个脉冲，且脉冲宽度为预设时钟周期的两倍，CA[13:0]信号包括两个连续预设时钟周期的有效信号，第1个时钟周期的CA[4:0]信号需要作为指令信号进行采样和译码，得到持续两个预设时钟周期的NT ODT CMD信号。

如图2所示，在双周期模式中，对于2T CMD信号，CS0_n信号为低电平有效的脉冲信号，CS0_n信号包括一个脉冲，且脉冲宽度为预设时钟周期，CA[13:0]信号包括非连续的两个预设时钟周期的有效信号，第1个时钟周期的CA[4:0]信号还需要作为指令信号进行采样和译码，得到2T CMD信号。对于NT ODT CMD信号，CS1_n为低电平有效的脉冲信号，CS1_n包括两个脉冲，且脉冲宽度为预设时钟周期，CA[13:0]信号包括非连续的两个预设时钟周期的有效信号，第1个时钟周期的CA[4:0]需要作为指令信号进行采样和译码，得到NT ODTCMD信号。

也就是说，在单周期模式下，如果CS_n信号存在一个脉冲且脉冲宽度为预设时钟周期时，那么需要对CA输入进行译码得到2T CMD信号；如果CS_n信号存在一个脉冲且脉冲宽度为预设时钟周期的两倍，那么需要对CA输入进行译码得到NT ODT CMD信号。在双周期模式下，如果CS_n信号存在一个脉冲且脉冲宽度为预设时钟周期，那么需要对CA输入进行译码得到2T CMD信号；如果CS_n信号存在两个脉冲且脉冲宽度为预设时钟周期，那么需要对CA输入进行译码得到NT ODT CMD信号。

虽然2T CMD信号和NT ODT CMD信号对于读命令、写命令等指令译码是相同的，但是由于CS_n信号的状态不一样，而且这两个信号的操作功能不同，比如对于读命令而言，2TCMD信号需要进行读操作，但是NT ODT CMD信号只需要进行和读操作匹配的ODT操作即可，不需要进行读操作。因此，在实际应用中需要对2T CMD信号和NT ODT CMD信号的译码进行区分。但是，不同的周期模式造成不同指令信号对应的CS_n信号具有复杂的变化，所以CA的译码电路也变得更为复杂。

基于此，本公开实施例提供了一种信号采样电路，该信号采样电路包括信号输入电路、模式选择电路、第一时钟处理电路、第二时钟处理电路和指令译码电路；其中，信号输入电路，用于根据第一时钟信号、第一片选信号和第一命令地址信号，确定待处理指令信号和待处理片选信号；其中，第一时钟信号的时钟周期为预设时钟周期的两倍；模式选择电路，用于在模式选择信号指示目标模式的情况下，根据模式选择信号对第一时钟信号和待处理片选信号进行选择处理，得到目标模式时钟信号和目标模式片选信号；第一时钟处理电路，用于当第一片选信号包括一个脉冲且脉冲宽度为预设时钟周期时，根据目标模式时钟信号对待处理片选信号和目标模式片选信号进行采样及逻辑运算处理，得到第一片选时钟信号；第二时钟处理电路，用于当第一片选信号包括一个脉冲且脉冲宽度为预设时钟周期的两倍、或者第一片选信号包括2个脉冲且脉冲宽度为预设时钟周期时，根据目标模式时钟信号对待处理片选信号和目标模式片选信号进行采样及逻辑运算处理，得到第二片选时钟信号；指令译码电路，用于根据待处理片选信号和第一片选时钟信号对待处理指令信号进行译码和采样处理，得到目标指令信号；或者，根据待处理片选信号和第二片选时钟信号对待处理指令信号进行译码和采样处理，得到目标指令信号。这样，基于该信号采样电路，根据所处的周期模式确定目标模式时钟信号和目标模式片选信号，以便针对不同脉冲形状的第一片选信号，获得相应的第一片选时钟信号和第二片选时钟信号，从而在不同周期模式下正确区分2T CMD和NT ODT CMD，并进行正确译码，能够避免出现指令译码错误而执行错误操作的问题，同时达到节省电路面积，降低功耗的目的。

下面将结合附图对本公开各实施例进行详细说明。

在本公开的一实施例中，参见图3，其示出了本公开实施例提供的一种信号采样电路的组成结构示意图。如图3所示，该信号采样电路30可以包括信号输入电路31、模式选择电路32、第一时钟处理电路33、第二时钟处理电路34和指令译码电路35；其中，

信号输入电路31，用于根据第一时钟信号、第一片选信号和第一命令地址信号，确定待处理指令信号和待处理片选信号；其中，第一时钟信号的时钟周期为预设时钟周期的两倍；

模式选择电路32，用于在模式选择信号指示目标模式的情况下，根据模式选择信号对第一时钟信号和待处理片选信号进行选择处理，得到目标模式时钟信号和目标模式片选信号；

第一时钟处理电路33，用于当第一片选信号包括一个脉冲且脉冲宽度为预设时钟周期时，根据目标模式时钟信号对待处理片选信号和目标模式片选信号进行采样及逻辑运算处理，得到第一片选时钟信号；

第二时钟处理电路34，用于当第一片选信号包括一个脉冲且脉冲宽度为预设时钟周期的两倍、或者第一片选信号包括2个脉冲且脉冲宽度为预设时钟周期时，根据目标模式时钟信号对待处理片选信号和目标模式片选信号进行采样及逻辑运算处理，得到第二片选时钟信号；

指令译码电路35，用于根据待处理片选信号和第一片选时钟信号对待处理指令信号进行译码和采样处理，得到目标指令信号；或者，根据待处理片选信号和第二片选时钟信号对待处理指令信号进行译码和采样处理，得到目标指令信号。

需要说明的是，在本公开实施例中，信号采样电路30应用于地址和指令信号的采样和译码过程，具体可以应用在多种电路场景中。本公开实施例后续以DRAM芯片中的CA信号进行地址和指令的采样及译码进行解释和说明，但这并不构成相关限定。

还需要说明的是，在本公开实施例中，该信号采样电路30应用于两周期命令的场景。具体来说，在该场景下，这里的第一命令地址信号包括两个预设时钟周期的有效信号，这两个预设时钟周期可能是连续，也可能是不连续的。如图1和图2所示，CA[13:0]信号可能在连续的两个预设时钟周期中均是有效(Valid)的，也可能在不连续的两个预设时钟周期中均是有效(Valid)，这里的预设时钟周期是指CK_t/CK_c信号的时钟周期。

在本公开实施例中，目标指令信号可以为DDR5 DRAM芯片中的Command信号，由于该信号的有效脉冲持续两个时钟周期，这里可简称为2T CMD信号；其中，2T CMD信号可以包括读命令信号、写命令信号、刷新命令信号、预充电命令信号和激活命令信号等；或者，目标指令信号也可以为DDR5 DRAM芯片中的Non-Target ODT Command信号，这里可简称为NTODT CMD信号。

在指令的采样译码中，为了区分单周期模式和双周期模式，本公开实施例增加模式选择电路32，通过模式选择电路32确定与目标模式对应的目标模式时钟信号和目标模式片选信号；另外，为了区分2T CMD信号和NT ODT CMD信号的采样译码过程，本公开实施例增加第一时钟处理电路33和第二时钟处理电路34，通过第一时钟处理电路33和第二时钟处理电路34各自根据目标模式时钟信号和目标片选信号对待处理片选信号进行采样及逻辑运算处理，得到不同的第一片选时钟信号和第二片选时钟信号。在这里，第一片选时钟信号和第二片选时钟信号之中至多只有一个为有效信号，而且能够指示不同的指令(2T CMD信号或者NT ODT CMD信号)，后续根据第一片选时钟信号和第二片选时钟信号进行译码采样过程，得到目标指令信号。这样，通过信号采样电路30，能够在不同周期模式中正确区分2TCMD和NT ODT CMD这两种指令信号的译码，同时单周期模式和双周期模式共用一套译码电路，不仅节省了电路面积而且降低了功耗。

需要说明的是，对于本公开实施例所述的脉冲宽度，“脉冲宽度为预设时钟周期的两倍”具体是指该脉冲宽度和预设时钟周期的两倍之间的偏差在预设精度范围内，本公开中涉及到其他信号的脉冲宽度和预设时钟周期之间倍数关系的说明也可参照理解。

在一种实现方式中，对于目标模式为单周期模式的情况，第一时钟处理电路33，用于当第一片选信号包括一个脉冲且脉冲宽度为预设时钟周期时，根据单周期模式对应的目标模式时钟信号对待处理片选信号和单周期模式对应的目标模式片选信号进行采样及逻辑运算处理，得到第一片选时钟信号；第二时钟处理电路34，用于当第一片选信号包括一个脉冲且脉冲宽度为预设时钟周期的两倍时，根据单周期模式对应的目标模式时钟信号对待处理片选信号和单周期模式对应的目标模式片选信号进行采样及逻辑运算处理，得到第二片选时钟信号。

在另一种实现方式中，对于目标模式为双周期模式的情况，第一时钟处理电路33，用于当第一片选信号包括一个脉冲且脉冲宽度为预设时钟周期时，根据双周期模式对应的目标模式时钟信号对待处理片选信号和双周期模式对应的目标模式片选信号进行采样及逻辑运算处理，得到第一片选时钟信号；第二时钟处理电路34，用于当第一片选信号包括2个脉冲且脉冲宽度为预设时钟周期时，根据双周期模式对应的目标模式时钟信号对待处理片选信号和双周期模式对应的目标模式片选信号进行采样及逻辑运算处理，得到第二片选时钟信号。

需要说明的是，在本公开实施例中，当第一片选信号包括一个脉冲且脉冲宽度为预设时钟周期时，这时候根据第一时钟处理电路33得到的第一片选时钟信号为有效信号，而根据第二时钟处理电路34得到的第二片选时钟信号为无效信号。另外，在这种情况下，目标指令信号为2T CMD信号。

还需要说明的是，在本公开实施例中，当第一片选信号包括一个脉冲且脉冲宽度为2个预设时钟周期，或者第一片选信号包括2个脉冲且脉冲宽度为预设时钟周期时，这时候根据第一时钟处理电路33得到的第一片选时钟信号为无效信号，而根据第二时钟处理电路34得到的第二片选时钟信号为有效信号。另外，在这种情况下，目标指令信号为NT ODTCMD信号。

也就是说，无论是单周期模式还是双周期模式，2T CMD信号均是根据第一片选时钟信号译码得到的，NT ODT CMD信号均是根据第二片选时钟信号译码得到的，从而能够区分不同指令。

在一些实施例中，在图3所示信号采样电路30的基础上，如图4所示，信号输入电路31可以包括第一接收电路311、第二接收电路312、第三接收电路313和输入采样电路314；其中，

第一接收电路311，用于接收初始命令地址信号，输出第一命令地址信号；

第二接收电路312，用于接收初始片选信号，输出第一片选信号；

第三接收电路313，用于接收初始时钟信号，并对初始时钟信号进行分频处理，输出第一时钟奇信号和第一时钟偶信号；

输入采样电路314，用于根据第一时钟信号对第一片选信号和第一命令地址信号进行采样处理，得到待处理片选信号和待处理指令信号。

其中，初始时钟信号的时钟周期为预设时钟周期，第一时钟信号是由第一时钟奇信号和第一时钟偶信号组成，第一时钟奇信号和第一时钟偶信号各自的时钟周期均是预设时钟周期的两倍，且第一时钟奇信号和第一时钟偶信号之间的相位差为180度。也就是说，初始时钟信号在分频处理后分别得到第一时钟奇信号和第二时钟偶信号。

需要说明的是，无论是第一接收电路311，还是第二接收电路312或第三接收电路313，均可以是接收器(用Recevier表示)，或者也可以是缓冲器(用Buffer表示)。

还需要说明的是，在图4中，这里的初始命令地址信号可以用CA[13:0]表示，第一命令地址信号用CA表示；初始片选信号可以用CS_n表示，第一片选信号用PCS表示；初始时钟信号可以用CK_t和CK_c表示，第一时钟偶信号用PCLK_E表示，第一时钟奇信号用PCLK_O表示。另外，图4中的VREFCA表示参考信号。

还需要说明的是，在本公开实施例中，无论是初始命令地址信号还是第一命令地址信号，其并非是一个信号，而是代表一组命令地址信号，即CA[0]～CA[13]；因此，对于第一接收电路311而言，这里可以包括有14个接收电路，用于接收CA[0]、CA[1]、…、CA[13]等14个信号的，图中仅示出一个接收电路作为示意。

对于输入采样电路314而言，本公开实施例需要利用第一时钟信号分别对第一命令地址信号和第一片选信号进行采样处理。因此，在一些实施例中，在图3所示信号采样电路30的基础上，如图4所示，输入采样电路314包括第一采样电路401、第二采样电路402、第三采样电路403和第四采样电路404；其中，

第一采样电路401，用于根据第一时钟偶信号对第一命令地址信号进行采样处理，得到待处理指令偶信号；

第二采样电路402，用于根据第一时钟奇信号对第一命令地址信号进行采样处理，得到待处理指令奇信号；

第三采样电路403，用于根据第一时钟偶信号对第一片选信号进行采样及反相处理，得到待处理片选偶信号；

第四采样电路404，用于根据第一时钟奇信号对第一片选信号进行采样及反相处理，得到待处理片选奇信号。

在这里，待处理指令信号可以是由待处理指令偶信号和待处理指令奇信号组成，待处理片选信号可以是由待处理片选偶信号和待处理片选奇信号组成。

在图4中，待处理指令偶信号用CA[4:0]_1T_E表示，待处理指令奇信号用CA[4:0]_1T_O表示，待处理片选偶信号用PCS_E，待处理片选奇信号用PCS_O表示。

需要说明的是，在一种具体的实施例中，在图4所示信号采样电路30的基础上，如图5所示，第一采样电路401可以包括第一触发器504，且第一触发器504的输入端与第一命令地址信号连接，第一触发器504的时钟端与第一时钟偶信号连接，第一触发器504的输出端用于输出待处理指令偶信号；

第二采样电路402可以包括第二触发器506，且第二触发器506的输入端与第一命令地址信号连接，第二触发器506的时钟端与第一时钟奇信号连接，第二触发器506的输出端用于输出待处理指令奇信号；

第三采样电路403包括第三触发器508和第一反相器509，且第三触发器508的输入端与第一片选信号连接，第三触发器508的时钟端与第一时钟偶信号连接，第三触发器508的输出端与第一反相器509的输入端连接，第一反相器509的输出端用于输出待处理片选偶信号；

第四采样电路404包括第四触发器510和第二反相器511，且第四触发器510的输入端与第一片选信号连接，第四触发器510的时钟端与第一时钟奇信号连接，第四触发器510的输出端与第二反相器511的输入端连接，第二反相器511的输出端用于输出待处理片选奇信号。

在图4中，待处理命令地址偶信号用CA[13:0]_1T_E表示，待处理命令地址奇信号用CA[13:0]_1T_O表示。这里，CA[13:0]_1T_E并非是一个信号，而是代表一组命令地址信号，即CA[0]_1T_E～CA[13]_1T_E，而CA[4:0]_1T_E表示的这一组信号中的CA[0]_1T_E～CA[4]_1T_E这五个信号；CA[13:0]_1T_O也并非是一个信号，而是代表一组命令地址信号，即CA[0]_1T_O～CA[13]_1T_O，而CA[4:0]_1T_O表示的这一组信号中的CA[0]_1T_O～CA[4]_1T_O这五个信号。

可以理解地，对于第一采样电路401或者第二采样电路402来说，由于CA并非是一个信号，而是一组信号的统称；那么这里可以包括多个第一采样电路401，分别用于接收这一组CA信号中的每一个CA信号；同理，也可以包括多个第二采样电路402，分别用于接收这一组CA信号中的每一个CA信号，而图中仅示出一个第一采样电路401和一个第二采样电路402作为示意。

特别地，如图5所示，第一采样电路401还可以包括第一缓冲器505，此时第一缓冲器505的输入端与第一触发器504的输出端连接，且第一缓冲器505的输出端用于输出CA[4:0]_1T_E信号，第二采样电路402还可以包括第二缓冲器507，此时第二缓冲器507的输入端与第二触发器506的输出端连接，且第二缓冲器507的输出端用于输出CA[4:0]_1T_O信号。这样，通过第一缓冲器505和第二缓冲器507，在信号传输过程中实现延时处理和驱动增强处理。

在本公开实施例中，无论是第一缓冲器还是第二缓冲器，缓冲器个数并不局限于一个，也可以是多个。在这里，具体数量可以根据实际需求进行设置，并不作具体限定。

还需要说明的是，第三采样电路403是利用第一时钟偶信号对第一片选信号进行采样及反相处理，可以得到PCS_O信号；第四采样电路404是利用第一时钟奇信号对第一片选信号进行采样及反相处理，可以得到PCS_E信号。

在这里，因为第一片选信号为低电平有效的脉冲信号，所以增加第一反相器509或者第二反相器511之后，PCS_O信号或者PCS_E信号就可以变成高电平有效的脉冲信号，以便后续的逻辑运算。另外，对于不同的电路应用场景，第三采样电路403和第四采样电路404也可以不需要设置第一反相器509和第二反相器511，那么后续的逻辑运算则需进行相应调整，从而也可以达到相同效果。

在一些实施例中，在图3所示信号采样电路30的基础上，如图4所示，模式选择电路32可以包括第一选择电路321、第二选择电路322、第三选择电路323和第四选择电路324；其中，

第一选择电路321，用于根据模式选择信号对第一时钟奇信号和第一时钟偶信号进行选择处理，得到目标模式时钟信号中的第一模式时钟信号；

第二选择电路322，用于根据模式选择信号对第一时钟奇信号和第一时钟偶信号进行选择处理，得到目标模式时钟信号中的第二模式时钟信号；

第三选择电路323，用于根据模式选择信号对待处理片选奇信号和待处理片选偶信号进行选择处理，得到目标模式片选信号中的第一模式片选信号；

第四选择电路324，用于根据模式选择信号对待处理片选奇信号和待处理片选偶信号进行选择处理，得到目标模式片选信号中的第二模式片选信号。

在这里，第一模式时钟信号和第二模式时钟信号组成目标模式时钟信号，第一模式片选信号和第二模式片选信号组成目标模式片选信号。另外，在图4和图5中，模式选择信号可以用EN_1N表示，第一模式时钟信号可以用PCLK_2NE_1NO表示，第二模式时钟信号PCLK_2NO_1NE，第一模式片选信号可以用PCS_2NE_1NO表示，第二模式片选信号可以用PCS_2NO_1NE表示。

这样，针对不同的周期模式，目标模式时钟信号和目标模式片选信号存在相应调整，以便后续确定译码指令为2T CMD信号或者NT ODT CMD信号。

在一种可能的实现方式中，对于模式选择信号指示单周期模式的情况，模式选择电路32，具体用于选择第一时钟奇信号生成第一模式时钟信号，选择第一时钟偶信号生成第二模式时钟信号，选择待处理片选奇信号生成第一模式片选信号，选择待处理片选偶信号生成第二模式片选信号。

在另一种可能的实现方式中，对于模式选择信号指示双周期模式的情况，模式选择电路32，具体用于选择第一时钟偶信号生成第一模式时钟信号，选择第一时钟奇信号生成第二模式时钟信号，选择待处理片选偶信号生成第一模式片选信号，选择待处理片选奇信号生成第二模式片选信号。

这样，通过控制第一模式时钟信号/第二模式时钟信号、第一模式片选信号/第二模式片选信号的来源，可以区分单周期模式和双周期模式，可以在共用后续处理及译码电路的基础上，在不同周期模式下区分出译码对象为2T CMD信号或者NT ODT CMD信号。

在一些实施例中，若目标模式为单周期模式，则确定模式选择信号处于第一电平状态；或者，若目标模式为双周期模式，则确定模式选择信号处于第二电平状态。

在这里，第一电平状态和第二电平状态不同。示例性地，第一电平状态为高电平，第二电平状态为低电平；或者，第一电平状态为低电平，第二电平状态为高电平，其具体取值可以根据实际应用场景进行确定，本公开实施例不作任何限定。

在一种具体的实施例中，在图4所示信号采样电路30的基础上，如图5所示，第一选择电路321包括第一多路选择器513，第二选择电路322包括第二多路选择器515，第三选择电路323包括第三多路选择器516，第四选择电路324包括第四多路选择器517；其中，

第一多路选择器513的第一输入端与第一时钟偶信号连接，第一多路选择器513的第二输入端与第一时钟奇信号连接，第一多路选择器513的输出端用于输出第一模式时钟信号；

第二多路选择器515的第一输入端与第一时钟奇信号连接，第二多路选择器515的第二输入端与第一时钟偶信号连接，第二多路选择器515的输出端用于输出第二模式时钟信号；

第三多路选择器516的第一输入端与待处理片选偶信号连接，第三多路选择器516的第二输入端与待处理片选奇信号连接，第三多路选择器516的输出端用于输出第一模式片选信号；

第四多路选择器517的第一输入端与待处理片选奇信号连接，第四多路选择器517的第二输入端与待处理片选偶信号连接，第四多路选择器517的输出端用于输出第二模式片选信号；

第一多路选择器513、第二多路选择器515、第三多路选择器516和第四多路选择器517各自的控制端均与模式选择信号连接。

另外，如图5所示，第一选择电路321还可以包括第三缓冲器512，第三缓冲器512的接收端用于接收第一时钟偶信号，第三缓冲器512的输出端与第一多路选择器513的第一输入端和第二多路选择器515的第二输入端连接。第二选择电路322还可以包括第四缓冲器514，第四缓冲器513的接收端用于接收第一时钟奇信号，第三缓冲器513的输出端与第一多路选择器513的第二输入端和第二多路选择器515的第一输入端连接。这样，通过第三缓冲器512和第四缓冲器514，在信号传输过程中实现延时处理和驱动增强处理。在本公开实施例中，无论是第三缓冲器还是第四缓冲器，缓冲器个数并不局限于一个，也可以是多个。在这里，具体数量可以根据实际需求进行设置，并不作具体限定。

在一些实施例中，在图3所示信号采样电路30的基础上，如图4所示，第一时钟处理电路33可以包括第一逻辑电路331和第二逻辑电路332，第二时钟处理电路34可以包括第三逻辑电路341和第四逻辑电路342；其中，

第一逻辑电路331，用于接收第一模式时钟信号和第一模式片选信号，并利用第一模式时钟信号对待处理片选偶信号和第一模式片选信号进行采样及逻辑运算处理，得到第一片选时钟奇信号；

第二逻辑电路332，用于接收第二模式时钟信号和第二模式片选信号，并利用第二模式时钟信号对待处理片选奇信号和第二模式片选信号进行采样及逻辑运算处理，得到第一片选时钟偶信号；

第三逻辑电路341，用于接收第一模式时钟信号和第一模式片选信号，并利用第一模式时钟信号对待处理片选偶信号和第一模式片选信号进行采样及逻辑运算处理，得到第二片选时钟奇信号；

第四逻辑电路342，用于接收第二模式时钟信号和第二模式片选信号处理，并利用第二模式时钟信号对待处理片选奇信号和第二模式片选信号进行采样及逻辑运算，得到第二片选时钟偶信号。

在这里，第一片选时钟信号是由第一片选时钟偶信号和第一片选时钟奇信号组成，第二片选时钟信号是由第二片选时钟奇信号和第二片选时钟偶信号组成。在图4和图5中，这里的第一片选时钟偶信号可以用2T_CLK_E表示，第一片选时钟奇信号可以用2T_CLK_O表示，第二片选时钟偶信号可以用NT_CLK_E表示，第二片选时钟奇信号可以用NT_CLK_O表示。

在一种具体的实施例中，在图3所示信号采样电路30的基础上，如图4所示，第一逻辑电路331包括第五采样电路405、第一或非门520、第一非门521、第六采样电路406、第一或门523和第一与门524；其中，

第五采样电路405，用于利用第一模式时钟信号对待处理片选偶信号进行采样及反相处理，得到第一中间采样奇信号；

第一或非门520，用于对第一中间采样奇信号和第一模式片选信号进行或非运算，得到第二中间采样奇信号；

第一非门521，用于对第一模式时钟信号进行非运算，得到第一反相时钟奇信号；

第六采样电路406，用于利用第一反相时钟奇信号对第二中间采样奇信号进行采样处理，得到第三中间采样奇信号；

第一或门523，用于对第二中间采样奇信号和第三中间采样奇信号进行或运算，得到第四中间采样奇信号；

第一与门524，用于对第四中间采样奇信号和第一模式时钟信号进行与运算，得到第一片选时钟奇信号。

需要说明的是，如图5所示，在第一逻辑电路331中，第五采样电路405可以是由第五触发器518和第三反相器519组成，第六采样电路406可以是由第六触发器522组成；其中，第五触发器518和第六触发器522均可以为D型触发器。另外，还需要注意的是，对于第五采样电路405而言，也可以不设置第三反相器519，那么后续的逻辑运算则需进行相应调整，例如将第一或非门520调整为或门，从而也能够达到相同效果。

第一逻辑电路331的各器件连接关系可以参照图4和图5来进行理解。在图4和图5中，待处理片选偶信号用PCS_E表示；经过第五采样电路405输出的第一中间采样奇信号可以用PCSB_O表示，经过第一或非门520输出的第二中间采样奇信号可以用PCS_OEN1表示，经过第六采样电路406输出的第三中间采样奇信号可以用PCS_OEN2表示，经过第一或门523输出的第四中间采样奇信号可以用PCS_OEN表示，经过第一与门524输出的第一片选时钟奇信号可以用2T_CLK_O表示。

需要说明的是，在第一逻辑电路331中，第一或非门520用于对第一片选信号进行筛选，根据第一类脉冲形状的第一片选信号输出存在脉冲的PCS_OEN1信号，并将其他脉冲形状的第一片选信号屏蔽为始终低电平的PCS_OEN1信号，以便于后续得到存在脉冲的2T_CLK_O信号。第五采样电路405用于实现一级上升沿采样，而第一非门528和第六采样电路406用于实现一级下降沿采样。第一类脉冲形状是指第一片选信号在偶数时钟周期变化为低电平且在相邻奇数时钟周期变化为高电平，此时的周期模式可以是单周期模式或者双周期模式。在这里，偶数时钟周期是指第一时钟偶信号PCLK_E的上升沿所在的时钟周期，奇数时钟周期是指第一时钟奇信号PCLK_O的上升沿所在的时钟周期。

这样，针对第一类脉冲形状的第一片选信号，通过对PCS_E信号进行一级上升沿采样、或非运算和一级下降沿采样，得到PCS_OEN1信号和PCS_OEN2信号，且PCS_OEN1信号和PCS_OEN2信号各自均为高电平有效的脉冲信号，但是PCS_OEN2信号的上升沿相比于PCS_OEN1信号的上升沿延迟一个预设时钟周期。在此基础上，通过第一或门523，PCS_OEN1信号和PCS_OEN2信号进行或运算能够拓宽脉冲宽度，所得到的PCS_OEN信号的脉冲宽度是预设时钟周期的3倍；通过第一与门524，PCS_OEN信号和PCLK_2NE_1NO(单周期模式中为PCLK_O信号，双周期模式中为PCLK_E信号)信号进行与运算，使所得到的2T_CLK_O信号具有两个脉冲，且脉冲宽度是预设时钟周期。这样，借助于具有两个脉冲的2T_CLK_O信号，利用第一个脉冲的上升沿产生2T CMD信号的上升沿，利用第二个脉冲的上升沿产生2T CMD信号的下降沿，能够保证2T CMD信号的脉冲宽度在预设精度范围内为2个预设时钟周期，避免2T CMD信号的脉冲宽度受到制备工艺或者环境的影响，防止信号失效。

在一种具体的实施例中，如图4所示，第二逻辑电路332可以包括第七采样电路407、第二或非门527、第二非门528、第八采样电路408、第二或门530和第二与门531；其中，

第七采样电路407，用于利用第二模式时钟信号对待处理片选奇信号进行采样及反相处理，得到第一中间采样偶信号；

第二或非门527，用于对第一中间采样偶信号和第二模式片选信号进行或非运算，得到第二中间采样偶信号；

第二非门528，用于对第二模式时钟信号进行非运算，得到第一反相时钟偶信号；

第八采样电路408，用于利用第一反相时钟偶信号对第二中间采样偶信号进行采样处理，得到第三中间采样偶信号；

第二或门530，用于对第二中间采样偶信号和第三中间采样偶信号进行或运算，得到第四中间采样偶信号；

第二与门531，用于对第四中间采样偶信号和第二模式时钟信号进行与运算，得到第一片选时钟偶信号。

需要说明的是，如图5所示，在第二逻辑电路332中，第七采样电路407可以是由第七触发器525和第四反相器526组成，第八采样电路408可以是由第八触发器529组成；其中，第七触发器525和第八触发器529均可以为D型触发器。另外，还需要注意的是，对于第七采样电路407而言，也可以不设置第四反相器526，那么后续的逻辑运算则需进行相应调整，例如将第二或非门527调整为或门，从而也能够达到相同效果。

第二逻辑电路332的各器件连接关系可以参照图4和图5来进行理解。在图4和图5中，待处理片选奇信号用PCS_O表示；经过第七采样电路407输出的第一中间采样偶信号可以用PCSB_E表示，经过第二或非门527输出的第二中间采样偶信号可以用PCS_EEN1表示，经过第八采样电路408输出的第三中间采样偶信号可以用PCS_EEN2表示，经过第二或门530输出的第四中间采样偶信号可以用PCS_EEN表示，经过第二与门531输出的第一片选时钟偶信号可以用2T_CLK_E表示。

需要说明的是，在第二逻辑电路332中，第二或非门527用于根据对第一片选信号进行筛选，根据第二类脉冲形状的第一片选信号输出存在脉冲的PCS_EEN1信号，并将其他脉冲形状的第一片选信号屏蔽为始终低电平的PCS_EEN1信号，以便于后续得到存在脉冲的2T_CLK_E信号。第七采样电路407用于实现一级上升沿采样，而第二非门528和第八采样电路408用于实现一级下降沿采样。第二类脉冲形状是指第一片选信号在奇数时钟周期变化为低电平且在相邻偶数时钟周期变化为高电平，此时的周期模式可以是单周期模式或者双周期模式。

这样，针对第二类脉冲形状的第一片选信号，通过对PCS_O信号进行一级上升沿采样、或非运算和一级下降沿采样，得到PCS_EEN 1信号和PCS_EEN 2信号，此时PCS_EEN 1信号和PCS_EEN 2信号各自均为高电平有效的脉冲信号，且PCS_EEN 2信号的上升沿相比于PCS_EEN 1信号的上升沿延迟一个预设时钟周期。在此基础上，通过第二或门530，PCS_EEN1信号和PCS_EEN 2信号进行或运算能够拓宽脉冲宽度，所得到的PCS_EEN信号的脉冲宽度是预设时钟周期的3倍；通过第二与门531，PCS_EEN信号和PCLK_2NO_1NE信号(单周期模式中为PCLK_E，双周期模式中为PCLK_O)进行与运算，所得到的2T_CLK_E信号具有两个脉冲，且脉冲宽度是预设时钟周期。这样，借助于具有两个脉冲的2T_CLK_E信号，利用第一个脉冲的上升沿产生2T CMD信号的上升沿，利用第二个脉冲的上升沿产生2T CMD信号的下降沿，能够保证2T CMD信号的脉冲宽度时钟在预设精度范围内为2个预设时钟周期，能够避免2TCMD信号的脉冲宽度受到制备工艺或者环境的影响，防止信号失效。

也就是说，在单周期模式或者双周期模式中，针对2T CMD信号，根据第一片选信号的脉冲形状以及开始发生电平状态变化时对应的时钟周期奇偶性不同，2T_CLK_O信号和2T_CLK_E信号至多仅存在一个有效信号，该有效信号存在两个脉冲，且每个脉冲的脉冲宽度为1个预设时钟周期。这样，后续利用2T_CLK_O信号和2T_CLK_E信号之中的有效信号作为译码过程的时钟，能够区分译码得到目标指令信号为2T CMD信号，同时在预设精度范围内保证目标指令信号的脉冲宽度为预设时钟周期的两倍。

在另一种具体的实施例中，如图4所示，第三逻辑电路341可以包括第九采样电路409、第三非门534、第三或非门535、第四非门536、第十采样电路410、第三或门538和第三与门539；其中，

第九采样电路409，用于利用第一模式时钟信号对待处理片选偶信号进行采样及反相处理，得到第五中间采样奇信；

第三非门534，用于对第一模式片选信号进行非运算，得到第一模式片选反相信号；

第三或非门535，用于对第五中间采样奇信号和第一模式片选反相信号进行或非运算，得到第六中间采样奇信号；

第四非门536，用于对第一模式时钟信号进行非运算，得到第一模式时钟反相信号；

第十采样电路410，用于利用第一模式时钟反相信号对第六中间采样奇信号进行采样处理，得到第七中间采样奇信号；

第三或门538，用于对第六中间采样奇信号和第七中间采样奇信号进行或运算，得到第八中间采样奇信号；

第三与门539，用于对第八中间采样奇信号和第一模式时钟信号进行与运算，得到第二片选时钟奇信号。

需要说明的是，如图5所示，在第三逻辑电路341中，第九采样电路409可以是由第九触发器421和第五反相器532组成，第十采样电路410可以是由第十触发器537组成；其中，第九触发器421和第十触发器537均可以为D型触发器。另外，还需要注意的是，对于第九采样电路409而言，也可以不设置第五反相器532，那么后续的逻辑运算则需进行相应调整，例如去掉第三非门534，并将第三或非门535调整为或门，从而也能够达到相同效果。

第三逻辑电路341的各器件连接关系可以参照图4和图5来进行理解。在图4和图5中，待处理片选偶信号用PCS_E表示；经过第九采样电路409输出的第五中间采样奇信号可以用PCSB_O表示，经过第三或非门535输出的第六中间采样奇信号可以用NT_PCS_OEN1表示，经过第十采样电路410输出的第七中间采样奇信号可以用NT_PCS_OEN2表示，经过第三或门538输出的第八中间采样奇信号可以用NT_PCS_OEN表示，经过第三与门539输出的第二片选时钟奇信号可以用NT_CLK_O表示。

需要说明的是，在第三逻辑电路341中，第三非门534和第三或非门535，用于根据对第一片选信号进行筛选，根据第三类脉冲形状的第一片选信号输出存在脉冲的NT_PCS_OEN1信号，并将其他脉冲形状的第一片选信号屏蔽为始终低电平的NT_PCS_OEN1信号，以便于后续得到存在脉冲的NT_CLK_O信号。第九采样电路409用于实现一级上升沿采样，而第四非门536和第十采样电路410用于实现一级下降沿采样。第三类脉冲形状是指单周期模式中第一片选信号在偶数时钟周期变化为低电平且在相邻奇数时钟周期仍为低电平，或者双周期模式中第一片选信号在相邻两个偶数时钟周期变化为低电平且在中间奇数时钟周期为高电平。

这样，针对第三类脉冲形状的第一片选信号，通过采用一级上升沿采样、非运算、或非运算和一级下降沿采样对PCS_E信号进行处理，得到NT_PCS_OEN1信号和NT_PCS_OEN2信号，此时NT_PCS_OEN1信号和NT_PCS_OEN2信号各自均为高电平有效的脉冲信号，且NT_PCS_OEN2信号的上升沿相比于NT_PCS_OEN1信号的上升沿延迟一个预设时钟周期。在此基础上，NT_PCS_OEN1信号和NT_PCS_OEN2信号进行或运算能够拓宽脉冲宽度，所得到的NT_PCS_OEN信号的脉冲宽度是预设时钟周期的3倍，然后NT_PCS_OEN信号和PCLK_2NE_1NO信号(单周期模式中为PCLK_O信号，双周期模式中为PCLK_E信号)进行与运算，所得到的NT_CLK_O信号具有两个脉冲，且脉冲宽度是预设时钟周期。这样，借助于具有两个脉冲的NT_CLK_O信号，利用第一个脉冲的上升沿产生NT ODT CMD信号的上升沿，利用第二个脉冲的上升沿产生NT ODT CMD信号的下降沿，能够保证NT ODT CMD信号的脉冲宽度时钟在预设精度范围内为2个预设时钟周期，能够避免NT ODT CMD信号的脉冲宽度受到制备工艺或者环境的影响，防止信号失效。

在另一种具体的实施例中，如图4所示，第四逻辑电路632可以包括第十一采样电路411、第五非门542、第四或非门543、第六非门544、第十二采样电路412、第四或门546和第四与门547；其中，

第十一采样电路411，用于利用第二模式时钟信号对待处理片选奇信号进行采样及反相处理，得到第五中间采样偶信号；

第五非门542，用于对第二模式片选信号进行非运算，得到第二模式片选反相信号；

第四或非门543，用于对第五中间采样偶信号和第二模式片选反相信号进行或非运算，得到第六中间采样偶信号；

第六非门544，用于对第二模式时钟信号进行非运算，得到第二模式时钟反相信号；

第十二采样电路412，用于利用第二模式时钟反相信号对第六中间采样偶信号进行采样处理，得到第七中间采样偶信号；

第四或门546，用于对第六中间采样偶信号和第七中间采样偶信号进行或运算，得到第八中间采样偶信号；

第四与门547，用于对第八中间采样偶信号和第二模式时钟信号进行与运算，得到第二片选时钟偶信号。

需要说明的是，如图5所示，在第四逻辑电路632中，第十一采样电路411可以是由第十一触发器540和第六反相器541组成，第十二采样电路412可以是由第十二触发器545组成；其中，第十一触发器540和第十二触发器545均可以为D型触发器。另外，还需要注意的是，对于第十一采样电路411而言，也可以不设置第六反相器541，那么后续的逻辑运算则需进行相应调整，例如去掉第五非门542，并将第四或非门543调整为或门，从而也能够达到相同效果。

第四逻辑电路342的各器件连接关系可以参照图4和图5来进行理解。在图4和图5中，待处理片选奇信号用PCS_O表示；经过第十一采样电路411输出的第五中间采样偶信号可以用PCSB_E表示，经过第四或非门543输出的第六中间采样偶信号可以用NT_PCS_EEN1表示，经过第十二采样电路412输出的第七中间采样偶信号可以用NT_PCS_EEN2表示，经过第四或门546输出的第八中间采样偶信号可以用NT_PCS_EEN表示，经过第四与门547输出的第二片选时钟偶信号可以用NT_CLK_E表示。

需要说明的是，在第四逻辑电路342中，第五非门542和第四或非门543用于根据对第一片选信号进行筛选，根据第四类脉冲形状的第一片选信号输出存在脉冲的NT_PCS_EEN1信号，并将其他脉冲形状的第一片选信号屏蔽为始终低电平的NT_PCS_EEN1信号，以便于后续得到存在脉冲的NT_CLK_E信号。第十一采样电路411用于实现一级上升沿采样电路，第四非门542和第十二采样电路412用于实现一级下降沿采样电路。第四类脉冲形状是指单周期模式中第一片选信号在奇数时钟周期变化为低电平且在相邻偶数时钟周期仍为低电平，或者双周期模式中第一片选信号在相邻两个奇数时钟周期变化为低电平且在中间偶数时钟周期为高电平。

这样，针对第四类脉冲形状的第一片选信号，通过采用一级上升沿采样电路、非运算电路、或非运算电路和一级下降沿采样电路对PCS_O信号进行处理，得到NT_PCS_EEN 1信号和NT_PCS_EEN 2信号，此时NT_PCS_EEN 1信号和NT_PCS_EEN 2信号各自均为高电平有效的脉冲信号，且NT_PCS_EEN 2信号的上升沿相比于NT_PCS_EEN 1信号的上升沿延迟一个预设时钟周期。在此基础上，通过第四或门546，NT_PCS_EEN 1信号和NT_PCS_EEN 2信号进行或运算能够拓宽脉冲宽度，所得到的NT_PCS_EEN信号的脉冲宽度是预设时钟周期的3倍；通过第四与门547，NT_PCS_EEN信号和PCLK_2NO_1NE(单周期模式中为PCLK_E，双周期模式中为PCLK_O)信号进行与运算，所得到的NT_CLK_O信号具有两个脉冲，且脉冲宽度是预设时钟周期。这样，借助于具有两个脉冲的NT_CLK_E信号，利用第一个脉冲的上升沿产生NT ODTCMD信号的上升沿，利用第二个脉冲的上升沿产生NT ODT CMD信号的下降沿，能够保证NTODT CMD信号的脉冲宽度在预设精度范围内为2个预设时钟周期，能够避免NT ODT CMD信号的脉冲宽度受到制备工艺或者环境的影响，防止信号失效。

也就是说，在单周期模式或者双周期模式中，针对NT ODT CMD信号，根据第一片选信号的脉冲形状以及开始发生电平状态变化时对应的时钟周期奇偶性不同，NT_CLK_O信号和NT_CLK_E信号之中至多仅存在一个有效信号，该有效信号存在两个脉冲，且每个脉冲的脉冲宽度为1个预设时钟周期。这样，后续利用NT_CLK_O信号和NT_CLK_E信号之中的有效信号作为译码过程的时钟，能够区分译码得到目标指令信号为NT ODT CMD信号，同时保证目标指令信号的脉冲宽度为2个预设时钟周期。这样，通过上述电路，能够区分不同周期模式下译码得到的目标指令信号为NT ODT CMD信号或者为2T CMD信号，同时保证目标指令信号的脉冲宽度在预设精度范围内为2个预设时钟周期。

在一些实施例中，在图3所示信号采样电路30的基础上，如图4所示，指令译码电路35可以包括第一指令译码电路351和第二指令译码电路352；其中，

第一指令译码电路351，用于接收第一片选时钟信号，根据第一片选时钟信号和待处理片选信号对待处理指令信号进行译码和采样处理，得到第一目标指令信号；

第二指令译码电路352，用于接收第二片选时钟信号，根据第二片选时钟信号和待处理片选信号对待处理指令信号进行译码和采样处理，得到第二目标指令信号。

可以理解地，在一些实施例中，初始片选信号是表征目标芯片被选中的信号，且初始片选信号为低电平有效的脉冲信号；其中，

若初始片选信号包括一个脉冲且脉冲宽度为预设时钟周期，则确定第一片选时钟信号为有效信号，将经由第一指令译码电路输出的第一目标指令信号确定为目标指令信号；

若初始片选信号包括一个脉冲且脉冲宽度为预设时钟周期的两倍、或者初始片选信号包括2个脉冲且脉冲宽度为预设时钟周期，则确定第二片选时钟信号为有效信号，将经由第二指令译码电路输出的第二目标指令信号确定为目标指令信号。

需要说明的是，第一目标指令信号可以用2T CMD信号表示，第二目标指令信号可以用NT ODT CMD信号表示。这样，无论在单周期模式还是双周期模式中，2T CMD信号均是通过第一指令译码电路进行输出的，NT ODT CMD信号均是通过第二指令译码电路进行输出的，能够避免混淆，区别不同种类的指令信号。

在一种具体的实施例中，对于第一指令译码电路351而言，在图3所示信号采样电路30的基础上，如图4或者图5所示，第一指令译码电路351可以包括第一译码采样电路421和第五或门548；其中，

第一译码采样电路421，用于根据第一片选时钟奇信号和待处理片选偶信号对待处理指令偶信号进行译码和采样处理，得到第一指令偶信号；以及根据第一片选时钟偶信号和待处理片选奇信号对待处理指令奇信号进行译码和采样处理，得到第一指令奇信号；

第五或门548，用于对第一指令偶信号和第一指令奇信号进行或运算，得到第一目标指令信号；

第二指令译码电路352包括第二译码采样电路422和第六或门549；其中，

第二译码采样电路422，用于根据第二片选时钟奇信号和待处理片选偶信号对待处理指令偶信号进行译码和采样处理，得到第二指令偶信号；以及根据第二片选时钟偶信号和待处理片选奇信号对待处理指令奇信号进行译码和采样处理，得到第二指令奇信号；

第六或门549，用于对第二指令偶信号和第二指令奇信号进行或运算，得到第二目标指令信号。

需要说明的是，如图4或者图5所示，在本公开实施例中，这里的第一译码采样电路421又可称为第一指令译码触发器，用CMD DEC DFF1表示。第一译码采样电路421的输出包括第一指令偶信号和第一指令奇信号；其中，第一指令偶信号用2T_CMD_E表示，第一指令奇信号用2T_CMD_O表示；然后再对2T_CMD_E信号和2T_CMD_O信号进行或运算之后得到第一目标指令信号用2T CMD表示。

第二译码采样电路422也可称为第二指令译码触发器，用CMD DEC DFF2表示。第二译码采样电路的输出包括第二指令偶信号和第二指令奇信号；其中，第二指令偶信号用NT_CMD_E表示，第二指令奇信号用NT_CMD_O表示；然后再对NT_CMD_E信号和NT_CMD_O信号进行或运算之后得到第二目标指令信号用NT ODT CMD表示。

进一步地，在图4和图5所示信号采样电路30的基础上，如图6A所示，第一译码采样电路421包括第一译码电路550、第十三采样电路551、第二译码电路552和第十四采样电路553；其中，

第一译码电路550，用于对待处理片选偶信号和待处理指令偶信号进行译码处理，得到第一译码偶信号；

第十三采样电路551，用于利用第一片选时钟奇信号对第一译码偶信号进行采样处理，得到第一指令偶信号；

第二译码电路552，用于对待处理片选奇信号和待处理指令奇信号进行译码处理，得到第一译码奇信号；

第十四采样电路553，用于利用第一片选时钟偶信号对第一译码奇信号进行采样处理，得到第一指令奇信号。

需要说明的是，在图6A中，待处理指令偶信号可以包括CA[0]_1T_E、CA[1]_1T_E、CA[2]_1T_E、CA[3]_1T_E、CA[4]_1T_E等5个信号，而且第一译码电路550可以是由三输入与非门、三输入与非门和二输入或非门组成。其中，PCS_E、CA[0]_1T_E和CA[1]_1T_E输入到第一个三输入与非门，CA[2]_1T_E、CA[3]_1T_E和CA[4]_1T_E输入到第二个三输入与非门，然后第一个三输入与非门的输出端和二输入或非门的一个输入端连接，第二个三输入与非门的输出端和二输入或非门的另一个输入端连接，而二输入或非门的输出端用于输出第一译码偶信号，从而实现对待处理片选偶信号和待处理指令偶信号的译码；在得到第一译码偶信号后，利用第十三采样电路551进行采样输出。具体地，第十三采样电路551可以为一个D型触发器，该D型触发器的时钟端与2T_CLK_O信号连接，D型触发器的输入端与二输入或非门的输出端连接，D型触发器的输出端用于输出2T_CMD_E信号。

还需要说明的是，在图6A中，待处理指令奇信号可以包括CA[0]_1T_O、CA[1]_1T_O、CA[2]_1T_O、CA[3]_1T_O、CA[4]_1T_O等5个信号，而且第二译码电路552可以是由三输入与非门、三输入与非门和二输入或非门组成。其中，PCS_O、CA[0]_1T_O和CA[1]_1T_O输入到第一个三输入与非门，CA[2]_1T_O、CA[3]_1T_O和CA[4]_1T_O输入到第二个三输入与非门，然后第一个三输入与非门的输出端和二输入或非门的一个输入端连接，第二个三输入与非门的输出端和二输入或非门的另一个输入端连接，而二输入或非门的输出端用于输出第一译码奇信号，从而实现对待处理片选偶信号和待处理指令偶信号的译码；在得到第一译码奇信号后，利用第十四采样电路553进行采样输出。具体地，第十四采样电路553也可以为一个D型触发器，该D型触发器的时钟端与2T_CLK_E信号连接，D型触发器的输入端与二输入或非门的输出端连接，D型触发器的输出端用于输出2T_CMD_O信号。

还需要说明的是，在本公开实施例中，如图6B所示，第二译码采样电路422包括第三译码电路554、第十五采样电路555、第四译码电路556和第十六采样电路557；其中，

第三译码电路554，用于对待处理片选偶信号和待处理指令偶信号进行译码处理，得到第二译码偶信号；

第十五采样电路555，用于利用第二片选时钟奇信号对第二译码偶信号进行采样处理，得到第二指令偶信号；

第四译码电路556，用于对待处理片选奇信号和待处理指令奇信号进行译码处理，得到第二译码奇信号；

第十六采样电路557，用于利用第二片选时钟偶信号对第二译码奇信号进行采样处理，得到第二指令奇信号。

需要说明的是，在图6B中，第二译码采样电路422与第一译码采样电路421的电路结构相同，部分信号端接收的信号不同，可对比第一译码采样电路421进行参照理解。

另外，需要注意的是，无论是第一译码电路550、第二译码电路552，还是第三译码电路554、第四译码电路556，这些译码电路的设计具体是根据指令译码规则实现的。对于不同的产品，不同的应用场景，不同的指令，译码规则可能不同，那么译码电路的逻辑也可进行相应调整，本公开实施例不作具体限定。

这样，通过增加模式选择电路32、第一时钟处理电路33和第二时钟处理电路34，根据采用的周期模式以及第一片选信号的脉冲形状，可以输出不同的第一片选时钟信号(用2T_CLK_E/2T_CLK_O表示)和第二片选时钟信号(用NT_CLK_E/NT_CLK_O表示)；如此，当初始片选信号包括一个脉冲且脉冲宽度为预设时钟周期(对应单周期模式中的2TCMD信号或者双周期模式中的2T CMD信号)时，利用2T_CLK_E/2T_CLK_O信号，通过第一指令译码电路351得到的第一目标指令信号为有效信号(即高电平有效的脉冲信号)，通过第二指令译码电路352得到的第二目标指令信号为无效信号(即低电平信号)；反之，当初始片选信号包括一个脉冲且脉冲宽度为预设时钟周期的两倍(对应单周期模式中的NT ODT CMD信号)或者初始片选信号包括两个脉冲且脉冲宽度为预设时钟周期(对应双周期模式中的NT ODT CMD信号)时，利用NT_CLK_E/NT_CLK_O信号，通过第一指令译码电路351得到的第一目标指令信号为无效信号(即低电平信号)，通过第二指令译码电路352得到的第二目标指令信号为有效信号(即高电平有效的脉冲信号)；从而能够正确区分2TCMD和NT ODT CMD这两种信号并进行准确译码。

换句话说，根据周期模式和初始片选信号的脉冲形状，信号采样电路的信号处理过程可以分为三种情况。

情况一：当目标模式为单周期模式或者双周期模式，且初始片选信号包括一个脉冲且脉冲宽度为预设时钟周期时，确定第一片选时钟信号包括两个脉冲，且每一个脉冲的脉冲宽度为预设时钟周期，第一片选时钟信号中第一个脉冲的上升沿用于产生第一目标指令信号的上升沿，第一片选时钟信号中第二个脉冲的上升沿用于产生第一目标指令信号的下降沿；以及，确定第二片选时钟信号维持电平状态不变，第二目标指令信号维持电平状态不变。

情况二：当目标模式为单周期模式，且初始片选信号包括一个脉冲且脉冲宽度为预设时钟周期的两倍时，确定第一片选时钟信号维持电平状态不变，第一目标指令信号维持电平状态不变；以及，确定第二片选时钟信号包括两个脉冲，且每一个脉冲的脉冲宽度为预设时钟周期，第二片选时钟信号中第一个脉冲的上升沿用于产生第二目标指令信号的上升沿，第二片选时钟信号中第二个脉冲的上升沿用于产生第二目标指令信号的下降沿；

情况三：当目标模式为双周期模式，且初始片选信号包括2个脉冲且脉冲宽度为预设时钟周期时，确定第一目标指令信号维持电平状态不变；以及，确定第二片选时钟信号包括两个脉冲，且每一个脉冲的脉冲宽度为预设时钟周期，第二片选时钟信号中第一个脉冲的上升沿用于产生第二目标指令信号的上升沿，第二片选时钟信号中第二个脉冲的上升沿用于产生第二目标指令信号的下降沿。

在一种具体的实施例中，情况一可以进一步分为两种具体情况进行说明。也就是说，在目标模式为单周期模式或者双周期模式，且初始片选信号包括一个脉冲且脉冲宽度为预设时钟周期的情况下，

若第一片选信号在偶数时钟周期的上升沿采样为低电平且在下一相邻奇数时钟周期的上升沿采样为高电平，则确定第一片选时钟奇信号为有效信号，且第一片选时钟奇信号具有两个脉冲；其中，第一片选时钟奇信号中第一个脉冲的上升沿用于产生第一目标指令信号的上升沿，第一片选时钟奇信号中第二个脉冲的上升沿用于产生第一目标指令信号的下降沿；

若第一片选信号在奇数时钟周期的上升沿采样为低电平且在下一相邻偶数时钟周期的上升沿采样为高电平，则确定第一片选时钟偶信号为有效信号，且第一片选时钟偶信号具有两个脉冲；其中，第一片选时钟偶信号中第一个脉冲的上升沿用于产生第一目标指令信号的上升沿，第一片选时钟偶信号中第二个脉冲的上升沿用于产生第一目标指令信号的下降沿。

在一种具体的实施例中，情况二可以进一步分为两种具体情况进行说明。也就是说，在目标模式为单周期模式，且初始片选信号包括一个脉冲且脉冲宽度为预设时钟周期的两倍的情况下，

若第一片选信号在偶数时钟周期的上升沿采样为低电平且在下一相邻奇数时钟周期的上升沿采样仍为低电平，则确定第二片选时钟奇信号为有效信号，且第二片选时钟奇信号具有两个脉冲；其中，第二片选时钟奇信号中第一个脉冲的上升沿用于产生第二目标指令信号的上升沿，第二片选时钟奇信号中第二个脉冲的上升沿用于产生第二目标指令信号的下降沿；

若第一片选信号在奇数时钟周期的上升沿采样为低电平且在下一相邻偶数时钟周期的上升沿采样仍为低电平，则确定第二片选时钟偶信号为有效信号，且第二片选时钟偶信号具有两个脉冲；其中，第二片选时钟偶信号中第一个脉冲的上升沿用于产生第二目标指令信号的上升沿，第二片选时钟偶信号中第二个脉冲的上升沿用于产生第二目标指令信号的下降沿。

在一种具体的实施例中，情况三进一步分为两种具体情况进行说明。也就是说，在目标模式为双周期模式，且初始片选信号包括2个脉冲且脉冲宽度为预设时钟周期的情况下，

若第一片选信号在连续两个偶数时钟周期的上升沿采样为低电平且在连续两个偶数时钟周期之间的奇数时钟周期的上升沿采样为高电平，则确定第二片选时钟奇信号为有效信号，且第二片选时钟奇信号具有两个脉冲，第二片选时钟奇信号中第一个脉冲的上升沿用于产生第二目标指令信号的上升沿，第二片选时钟奇信号中第二个脉冲的上升沿用于产生第二目标指令信号的下降沿；

若第一片选信号在连续两个奇数时钟周期的上升沿采样为低电平且在连续两个奇数时钟周期之间的偶数时钟周期的上升沿采样为高电平，则确定第二片选时钟偶信号为有效信号，且第二片选时钟偶信号具有两个脉冲；其中，第二片选时钟偶信号中第一个脉冲的上升沿用于产生第二目标指令信号的上升沿，第二片选时钟偶信号中第二个脉冲的上升沿用于产生第二目标指令信号的下降沿。

本公开实施例提供了一种信号采样电路，一方面，无论是单周期模式和双周期模式，2TCMD信号和NT ODT CMD信号都可经由前述的信号采样电路进行采样译码处理，而且能够明确区分2T CMD信号和NT ODT CMD信号，无需为双周期模式单独设置译码电路，不仅节省电路面积而且降低了功耗；另一方面，根据第一片选时钟信号和第二片选时钟信号之中的有效信号，通过对应的指令译码电路输出目标指令信号，能够区分2T CMD和NT ODT CMD这两种指令并进行准确译码，两者互不影响；又一方面，由于第一片选时钟信号和第二片选时钟信号之中的有效信号均包括两个脉冲，且每个脉冲的脉冲宽度是一个预设时钟周期，且第一个脉冲的上升沿用于产生目标指令信号的上升沿，第二个脉冲的上升沿用于产生目标指令信号的下降沿，从而使得最终输出的目标指令信号的脉冲宽度可以满足在预设精度范围内为预设时钟周期的两倍，能够避免目标指令信号的脉冲宽度不确定的问题。

在本公开的另一实施例中，继续参见图5，信号采样电路30可以包括第一接收器501、第二接收器502、第三接收器503、第一触发器504、第一缓冲器505、第二触发器506、第二缓冲器507、第三触发器508、第一反相器509、第四触发器510、第二反相器511、第三缓冲器512、第一多路选择器513、第四缓冲器514、第二多路选择器515、第三多路选择器516、第四多路选择器517、第五触发器518、第三反相器519、第一或非门520、第一非门521、第六触发器522、第一或门523、第一与门524、第七触发器525、第四反相器526、第二或非门527、第二非门528、第八触发器529、第二或门530、第二与门531、第九触发器532、第五反相器533、第三非门534、第三或非门535、第四非门536、第十触发器537、第三或门538、第三与门539、第十一触发器540、第六反相器541、第五非门542、第四或非门543、第六非门544、第十二触发器545、第四或门546、第四与门547、第一指令译码触发器421、第五或门548、第二指令译码触发器422和第六或门549。其中，第一触发器504、第二触发器506、第三触发器508、第一反相器509、第四触发器510、第五触发器518、第六触发器522、第七触发器525、第八触发器529、第九触发器532、第十触发器537、第十一触发器540、第十二触发器545均可以为D型触发器。另外，第一指令译码触发器421的具体结构详见图6A所示，第二指令译码触发器422的具体结构详见图6B所示。

需要说明的是，图5的电路原理可参见前述，这里不再详述。基于图5所示的信号采样电路30，其对应的信号时序图如图7～10所示。第一命令地址信号用CA表示，且CA可以包括Cy、Cz、C0、C1、C2和C3；初始片选信号用CS_n表示，而且是用于表征目标芯片被选中的信号；第一片选信号用PCS表示，PCS信号为低电平有效的脉冲信号，PCS用于表征目标芯片被选中的信号；初始时钟信号用CK_t表示，第一时钟偶信号用PCLK_E表示，第一时钟奇信号用PCLK_O表示，且CK_t信号的时钟周期为预设时钟周期，PCLK_E信号和PCLK_O信号的时钟周期均为预设时钟周期的两倍。以下分为四个场景，对信号采样电路30的信号时序进行具体说明。

场景一：如图7所示，假设在单周期模式(1N MODE)且第一片选信号在偶数时钟周期的上升沿采样为低电平且在下一相邻奇数时钟周期的上升沿采样为高电平。

此时，如图7所示，经PCLK_E信号对CA信号采样得到CA[4:0]_1T_E信号，其包括C0和C2；经PCLK_E信号对PCS信号采样及反相处理得到PCS_E信号，其为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍。经PCLK_O信号对PCS信号采样及反相处理得到PCS_O(图7未示出，但其波形可以参考PCS_2NE_1NO)，其始终为低电平信号。

在2T CLK电路中，经PCLK_2NE_1NO信号(本质为PCLK_O信号)对PCS_E信号采样及反相处理得到PCSB_O信号，其为低电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍，但是相比PCS_E信号延迟一个预设时钟周期。将PCSB_O信号和PCS_2NE_1NO信号(本质为PCS_O信号)进行或非运算，得到PCS_OEN1信号，其为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍。经PCLK_2NE_1NO信号(本质为PCLK_O信号)的下降沿对PCS_OEN1信号采样得到PCS_OEN2信号，其也为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍，但是相比PCS_OEN1信号延迟一个预设时钟周期。这样，PCS_OEN1信号和PCS_OEN2信号进行或运算得到PCS_OEN信号，其脉冲宽度为预设时钟周期的三倍，即第一或门523起到拓宽脉冲宽度的作用。PCS_OEN信号再与PCLK_2NE_1NO信号(本质为PCLK_O信号)进行与逻辑，得到2T_CLK_O信号，其包括2个脉冲，且脉冲宽度为预设时钟周期。同时，在本场景中，2T_CLK_E信号(图7中未示出)始终为低电平的无效信号。所以，通过第一指令译码触发器421，利用2T_CLK_O信号对CA[4:0]_1T_E信号进行译码采样，得到2T CMD信号，而且2T CMD信号为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍；其中，2T_CLK_O信号中的第一个脉冲的上升沿用于产生2T CMD信号的上升沿，2T_CLK_O信号中的第二个脉冲的上升沿用于产生2T CMD信号的下降沿。特别地，PCLK_2NE_1NO信号的本质为PCLK_O信号的含义是：PCLK_2NE_1NO信号来源于PCLK_O信号，PCLK_2NE_1NO信号和PCLK_O信号的波形一致，但是PCLK_2NE_1NO信号相比于PCLK_O信号可能存在(由于通过逻辑门而产生的)略微延时(该延时图中未示出)。本公开实施例中的“本质”一词均可参照该解释进行对应理解。

在NT ODT CLK电路中，经PCLK_2NE_1NO信号(本质为PCLK_O信号)对PCS_E信号采样及反相处理得到PCSB_O信号，其为低电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍。由于PCS_2NE_1NO(本质为PCS_O信号)的反相信号始终为高电平信号，所以通过将PCSB_O信号和PCS_2NE_1NO(本质为PCS_O信号)的反相信号进行或非运算，能够得到始终为低电平信号的NT_PCS_OEN1信号，进而NT_PCS_OEN2也始终为低电平信号，所以NT_CLK_O信号始终为低电平的无效信号。同时，本情况下的NT_CLK_E信号同样为低电平的无效信号。因此NT_CLK_O信号和NT_CLK_E信号均不会导致有效的译码采样，无法得到NT ODT CMD信号。

简单来说，在单周期模式下，如图7所示，对于2T CMD信号，CS_n信号只有一个预设时钟周期的低电平，被PCLK_E信号采样后变为PCS_E信号，然后在PCLK_2NE_1NO(在单周期模式中为PCLK_O)采样后变为PCSB_O信号。其中，PCSB_O信号和PCS_2NE_1NO(在单周期模式中为PCS_O)进行或非逻辑之后采样产生PCS_OEN1/2来覆盖产生2T_CLK_O信号。最后这个2T_CLK_O信号采样CA[4:0]_1T_E信号和PCS_E信号输出2TCMD信号。而另外一条分支电路是PCSB_O/E信号和PCS_2NE_1NO/PCS_2NO_1NE信号的反相信号进行或非逻辑，导致NT_PCS_OEN1/2信号和NT_PCS_EEN1/2信号均为低电平，而没有覆盖时钟采样，也就不会输出NT ODTCMD信号。

类似地，如果第一片选信号在奇数时钟周期的上升沿采样为低电平且在下一相邻偶数时钟周期的上升沿采样为高电平，此时，2T_CLK_E信号包括两个脉冲，且脉冲宽度为预设时钟周期，但是2T_CLK_O信号始终为低电平的无效信号。这样，通过第一指令译码触发器421，根据2T_CLK_E信号对CA[4:0]_1T_O信号进行译码采样，得到2T CMD信号。其中，2T_CLK_E信号中的第一个脉冲的上升沿用于产生2T CMD信号的上升沿，2T_CLK_E信号中的第二个脉冲的上升沿用于产生2T CMD信号的下降沿。另外，NT_CLK_O信号和NT_CLK_E信号均为低电平的无效信号，所以NT_CLK_O信号和NT_CLK_E信号均不会引发有效的译码采样，无法得到NT ODT CMD信号。

场景二：如图8所示，假设在单周期模式(1N MODE)且第一片选信号在偶数时钟周期的上升沿采样为低电平且在下一相邻奇数时钟周期的上升沿采样仍为低电平。

此时，如图8所示，经PCLK_E信号对CA信号采样得到CA[4:0]_1T_E信号，其包括C0和C2；经PCLK_E信号对PCS信号采样及反相处理得到PCS_E信号，其为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍。经PCLK_O信号对PCS信号采样及反相处理得到PCS_O信号(图7中未示出，但其波形可参考PCS_2NE_1NO)，其为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍。但是PCS_O信号的上升沿相比于PCS_E信号的上升沿延迟一个预设时钟周期。

在2T CLK电路中，经PCLK_2NE_1NO信号(本质为PCLK_O信号)对PCS_E信号采样及反相处理得到PCSB_O信号，其为低电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍，但是相比于PCS_B延迟一个预设时钟周期。将PCSB_O信号和PCS_2NE_1NO(本质为PCS_O信号)进行或非运算，两者抵消，得到始终为低电平的PCS_OEN1信号，进而2T_CLK_O信号始终为低电平的无效信号。同时，本情况下的2T_CLK_E信号始终为低电平的无效信号。因此2T_CLK_O信号和2T_CLK_E信号均不会导致有效的译码采样，无法得到2T CMD信号。

在NT ODT CLK电路中，经PCLK_2NE_1NO信号(本质为PCLK_O信号)对PCS_E信号采样及反相处理得到PCSB_O信号，其为低电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍。将PCSB_O信号和PCS_2NE_1NO(本质为PCS_O信号)的反相信号进行或非运算，得到NT_PCS_OEN1信号，其为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍。经PCLK_2NE_1NO信号的下降沿对NT_PCS_OEN1信号采样得到NT_PCS_OEN2信号，其也为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍，但是相比NT_PCS_OEN1信号延迟一个预设时钟周期。这样，NT_PCS_OEN1信号和NT_PCS_OEN2信号进行或运算得到NT_PCS_OEN信号，其脉冲宽度为预设时钟周期的三倍，即第三或门538起到拓宽脉冲宽度的作用。NT_PCS_OEN信号再与PCLK_2NE_1NO信号进行与逻辑，得到NT_CLK_O，其包括2个脉冲，且脉冲宽度为预设时钟周期。同时，本情况下的NT_CLK_E信号始终为低电平的无效信号。所以，通过第二指令译码触发器422，利用NT_CLK_O信号对CA[4:0]_1T_E信号进行译码采样，得到NT ODTCMD信号，而且NT ODT CMD信号为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍；其中，NT_CLK_O信号中的第一个脉冲的上升沿用于产生NT ODT CMD信号的上升沿，NT_CLK_O信号中的第二个脉冲的上升沿用于产生NT ODT CMD信号的下降沿。

简单来说，如图8所示，CS_n信号具有维持2个预设时钟周期的低电平，分别被PCLK_E/O信号采样之后为PCS_E/O信号，然后PCS_E/O信号在PCLK_2NE_1NO/PCLK_2NO_1NE信号采样之后为PCSB_O/E信号，PCSB_O/E信号和PCS_2NE_1NO/PCS_2NO_1NE信号进行或非逻辑，得到的PCS_OEN1/2信号和PCS_EEN1/2信号均为低电平，没有覆盖时钟采样，也就不会输出2T CMD信号。而另外一条分支电路是PCSB_O信号和PCS_2NE_1NO信号的反相信号进行或非逻辑，从而产生NT_PCS_OEN1/2来覆盖产生具有两个脉冲的NT_CLK_O信号，最后这个NT_CLK_O信号采样CA[4:0]_1T_E信号和PCS_E信号输出NT ODT CMD信号。

类似地，如果第一片选信号在奇数时钟周期的上升沿采样为低电平且在下一相邻偶数时钟周期的上升沿采样仍为低电平，那么NT_CLK_E信号包括两个脉冲，且脉冲宽度为预设时钟周期，但是NT_CLK_O信号始终为低电平的无效信号。这样，通过第二指令译码触发器422，根据NT_CLK_E信号对CA[4:0]_1T_O信号进行译码采样，得到NT ODT CMD信号，而且NT ODT CMD信号为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍。其中，NT_CLK_E信号中的第一个脉冲的上升沿用于产生NT ODT CMD信号的上升沿，NT_CLK_E信号中的第二个脉冲的上升沿用于产生NT ODT CMD信号的下降沿。另外，2T_CLK_O信号和2T_CLK_E信号均始终为低电平的无效信号，所以2T_CLK_O信号和2T_CLK_E信号均不会引发有效的译码采样，无法得到2T CMD信号。

场景三：如图9所示，假设在双周期模式(2N MODE)且第一片选信号在偶数时钟周期的上升沿采样为低电平且在下一相邻奇数时钟周期的上升沿采样为高电平。

此时，如图9所示，经PCLK_E信号对CA信号采样得到CA[4:0]_1T_E信号，其包括C0和C2；经PCLK_E信号对PCS信号采样及反相处理得到PCS_E信号，其为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍。经PCLK_O信号对PCS信号采样及反相处理得到PCS_O(图9中未示出)，其始终为低电平信号。

在2T CLK电路中，经PCLK_2NE_1NO信号(本质为PCLK_E信号)对PCS_E信号采样及反相处理得到PCSB_O信号，其为低电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍。将PCSB_O信号和PCS_2NE_1NO(本质为PCS_E信号)进行或非运算，得到PCS_OEN1信号，其为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍。经PCLK_2NE_1NO信号的下降沿对PCS_OEN1信号采样得到PCS_OEN2信号，其也为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍，但是相比PCS_OEN1信号延迟一个预设时钟周期。这样，PCS_OEN1信号和PCS_OEN2信号经过或逻辑后再与PCLK_2NE_1NO信号进行与逻辑，得到2T_CLK_O信号，其包括2个脉冲，且脉冲宽度为预设时钟周期。同时，本情况下的2T_CLK_E信号始终为低电平的无效信号。所以，通过第一指令译码触发器421，利用2T_CLK_O信号对CA[4:0]_1T_E信号进行译码采样，得到2T CMD信号，而且2T CMD信号为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍；其中，2T_CLK_O信号中的第一个脉冲的上升沿用于产生2T CMD信号的上升沿，2T_CLK_O信号中的第二个脉冲的上升沿用于产生2T CMD信号的下降沿。

在NT ODT CLK电路中，经PCLK_2NE_1NO信号对PCS_E信号采样及反相处理得到PCSB_O信号，其为低电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍。将PCSB_O信号和PCS_2NE_1NO(本质为PCS_E信号)的反相信号进行或非运算，刚好抵消，得到始终为低电平信号的NT_PCS_OEN1信号，进而NT_PCS_OEN2也始终为低电平信号，所以NT_CLK_O信号始终为低电平的无效信号。同时，本情况下的NT_CLK_E信号始终为低电平的无效信号。因此NT_CLK_O信号和NT_CLK_E信号均不会引发有效的译码采样，无法得到NT ODT CMD信号。

简单来说，在双周期模式下，对于2T CMD信号，如图9所示，CS_n信号只有一个预设时钟周期的低电平，被PCLK_E信号采样后变为PCS_E信号，然后在PCLK_2NE_1NO采样后变为PCSB_O信号。其中，PCSB_O信号和PCS_2NE_1NO信号进行或非逻辑之后采样产生PCS_OEN1/2信号来覆盖产生2T_CLK_O信号。最后这个2T_CLK_O信号采样CA[4:0]_1T_E信号和PCS_E信号输出2T CMD信号。而另外一条分支电路是PCSB_O/E信号和PCS_2NE_1NO/PCS_2NO_1NE信号的反相信号进行或非逻辑，导致NT_PCS_OEN1/2信号和NT_PCS_EEN1/2信号均为低电平，而没有覆盖时钟采样，也就不会输出NT ODT CMD信号。

类似地，如果第一片选信号在奇数时钟周期的上升沿采样为低电平且在下一相邻偶数时钟周期的上升沿采样为高电平，此时，2T_CLK_E信号包括两个脉冲，每个脉冲的宽度为预设时钟周期，但是2T_CLK_O信号时钟为低电平的无效信号。这样，通过第一指令译码触发器421，根据2T_CLK_E信号对CA[4:0]_1T_O信号进行译码采样，得到2T CMD信号。其中，2T_CLK_E信号中的第一个脉冲的上升沿用于产生2T CMD信号的上升沿，2T_CLK_E信号中的第二个脉冲的上升沿用于产生2T CMD信号的下降沿。另外，NT_CLK_O信号和NT_CLK_E信号均始终为低电平的无效信号，所以NT_CLK_O信号和NT_CLK_E信号均不会引发有效的译码采样，无法得到NT ODT CMD信号。

场景四：如图10所示，假设在双周期模式(2N MODE)且第一片选信号在连续两个偶数时钟周期的上升沿采样为低电平且在连续两个偶数时钟周期之间的奇数时钟周期的上升沿采样为高电平。

此时，如图10所示，经PCLK_E信号对CA信号采样得到CA[4:0]_1T_E信号，其包括C0和C2；经PCLK_E信号对PCS信号采样及反相处理得到PCS_E信号，其为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的4倍。经PCLK_O信号对PCS信号采样及反相处理得到PCS_O信号(图10未示出)，其始终为低电平。

在2T CLK电路中，经PCLK_2NE_1NO信号(本质为PCLK_E信号)对PCS_E信号采样及反相处理得到PCSB_O信号，其为低电平有效的脉冲信号，且脉冲宽度为预设时钟周期的4倍。将PCSB_O信号和PCS_2NE_1NO(本质为PCS_E信号)进行或非运算，得到PCS_OEN1信号，且其为高电平有效的脉冲信号，但是PCS_OEN1信号的上升沿迟于CA[4:0]_1T_E信号的有效内容C0，经PCLK_2NE_1NO信号的下降沿对PCS_OEN1信号采样得到PCS_OEN2信号，其也为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍，但是相比PCS_OEN1信号延迟一个预设时钟周期。这样，PCS_OEN1信号和PCS_OEN2信号经过或逻辑后再与PCLK_2NE_1NO信号进行与逻辑，得到2T_CLK_O信号，其包括2个脉冲，且脉冲宽度为预设时钟周期，但是2T_CLK_O信号的第一个脉冲的上升沿迟于CA[4:0]_1T_E信号的有效内容C0，所以2T_CLK_O信号并不会导致有效的译码采样，无法得到2T CMD信号。同时，本情况下的2T_CLK_E信号始终为低电平的无效信号。因此2T_CLK_E信号也不会导致有效的译码采样，无法得到2T CMD信号。

在NT ODT CLK电路中，经PCLK_2NE_1NO信号(本质为PCLK_E信号)对PCS_E信号采样及反相处理得到PCSB_O信号，其为低电平有效的脉冲信号，且脉冲宽度为预设时钟周期的4倍。将PCSB_O信号和PCS_2NE_1NO(本质为PCS_E信号)的反相信号进行或非运算，得到NT_PCS_OEN1信号，其为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍。经PCLK_2NE_1NO信号的下降沿对PCS_OEN1信号采样得到NT_PCS_OEN2信号，其也为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍，但是相比NT_PCS_OEN1信号延迟一个预设时钟周期。这样，NT_PCS_OEN1信号和NT_PCS_OEN2信号经过或逻辑后再与PCLK_2NE_1NO信号进行与逻辑，得到NT_CLK_O，其包括2个脉冲，且脉冲宽度为预设时钟周期。同时，本情况下的NT_CLK_E信号始终为低电平的无效信号。所以，通过第二指令译码触发器422，利用NT_CLK_O信号对CA[4:0]_1T_E信号进行译码采样，得到NT ODT CMD信号，而且NT ODT CMD信号为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍；其中，NT_CLK_O信号中的第一个脉冲的上升沿用于产生NT ODT CMD信号的上升沿，NT_CLK_O信号中的第二个脉冲的上升沿用于产生NT ODT CMD信号的下降沿。

简单来说，对于NT ODT CMD信号，如图10所示，CS_n信号具有2个间隔周期的低电平，分别被PCLK_E/O信号采样之后为PCS_E/O信号，然后PCS_E信号在PCLK_2NE_1NO信号采样后为PCSB_O信号，PCSB_O信号和PCS_2NE_1NO信号进行或非逻辑后，得到PCS_OEN1/2信号，且PCS_OEN1/2信号为高电平有效的脉冲信号，但是PCS_OEN1/2信号的上升沿迟于CA[4:0]_1T_E信号的有效内容C0，所以2T_CLK_O信号并不会导致有效的译码采样，无法得到2TCMD信号；同时，PCS_O信号在PCLK_2NO_1NE信号采样后为PCSB_E信号，PCSB_E信号和PCS_2NO_1NE信号进行或非逻辑后，得到的PCS_EEN1/2信号始终为低电平，没有覆盖时钟采样，也就不会输出2T CMD信号。而另外一条分支电路是PCSB_O信号和PCS_2NE_1NO信号的反相信号进行或非逻辑，从而产生NT_PCS_OEN1/2来覆盖产生具有两个脉冲的NT_CLK_O信号，最后这个NT_CLK_O信号采样CA[4:0]_1T_E信号和PCS_E信号输出NT ODT CMD信号。

类似地，如果第一片选信号在连续两个奇数时钟周期的上升沿采样为低电平且在连续两个奇数时钟周期之间的偶数时钟周期的上升沿采样为高电平，那么NT_CLK_E信号包括两个脉冲，每个脉冲的宽度为预设时钟周期，但是NT_CLK_O信号时钟为低电平的无效信号。这样，通过第二指令译码触发器422，根据NT_CLK_E信号对CA[4:0]_1T_O信号进行译码采样，得到NT ODT CMD信号。其中，NT_CLK_E信号中的第一个脉冲的上升沿用于产生NT ODTCMD信号的上升沿，NT_CLK_E信号中的第二个脉冲的上升沿用于产生NT ODT CMD信号的下降沿。另外，2T_CLK_O信号终为低电平的无效信号，2T_CLK_E信号虽然存在2个脉冲，但其上升沿迟于CA[4:0]_1T_O信号的有效内容，所以2T_CLK_O信号同样为无效信号，2T_CLK_O信号和2T_CLK_E信号均不会导致有效的译码采样，无法得到2TCMD信号。

本公开实施例提供了一种信号采样电路，通过本实施例对前述实施例的具体实现进行详细阐述，从中可以看出，基于本公开实施例的技术方案，通过本公开实施例的信号采样电路30，能够在不同周期模式下对2T CMD信号和NT ODT CMD信号进行分别译码且相互不影响，无需为每种周期模式设置独立的译码电路，节省电路面积且降低功耗。

在本公开的又一实施例中，参见图11，其示出了本公开实施例提供的一种半导体存储器110的组成结构示意图。如图11所示，半导体存储器110可以包括前述实施例任一项的信号采样电路30。

在本公开实施例中，半导体存储器110可以为DRAM芯片。

进一步地，在一些实施例中，DRAM芯片符合DDR5内存规格。

需要说明的是，本公开实施例主要涉及集成电路设计中输入信号采样及指令译码的相关电路，特别涉及DRAM芯片中，不同周期模式下CA信号输入分别作为指令和地址采样和译码之后的控制调节电路。具体来说，本公开实施例的技术方案解决了DDR5中在不同周期模式中区分2T CMD和NT ODT CMD采样译码的难题，对于CS_n信号的脉冲形状不同的指令可以分别译码为2T CMD信号和NT ODT CMD信号，而且互相不影响。

另外，还需要说明的是，本公开实施例的技术方案可以应用于DRAM芯片中CA信号采样和译码的控制电路，但不局限于此范围，其他输入信号采样及指令译码的相关电路均可采用此设计。

这样，在本公开实施例中，对于半导体存储器120而言，其包括有信号采样电路30，因此，基于该信号采样电路，根据所处的周期模式确定目标模式时钟信号和目标模式片选信号，以便针对不同脉冲形状的第一片选信号，获得相应的第一片选时钟信号和第二片选时钟信号，从而在不同周期模式下正确区分2T CMD和NT ODT CMD，并进行正确译码，能够避免出现指令译码错误而执行错误操作的问题，同时节省电路面积，降低功耗。

以上，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (22)

1.一种信号采样电路，其特征在于，所述信号采样电路包括信号输入电路、模式选择电路、第一时钟处理电路、第二时钟处理电路和指令译码电路；其中，

所述信号输入电路，用于根据第一时钟信号、第一片选信号和第一命令地址信号，确定待处理指令信号和待处理片选信号；其中，所述第一时钟信号的时钟周期为预设时钟周期的两倍；

所述模式选择电路，用于在模式选择信号指示目标模式的情况下，根据所述模式选择信号对所述第一时钟信号和所述待处理片选信号进行选择处理，得到目标模式时钟信号和目标模式片选信号；

所述第一时钟处理电路，用于当所述第一片选信号包括一个脉冲且脉冲宽度为所述预设时钟周期时，根据所述目标模式时钟信号对所述待处理片选信号和所述目标模式片选信号进行采样及逻辑运算处理，得到第一片选时钟信号；

所述第二时钟处理电路，用于当所述第一片选信号包括一个脉冲且脉冲宽度为所述预设时钟周期的两倍、或者所述第一片选信号包括2个脉冲且脉冲宽度为所述预设时钟周期时，根据所述目标模式时钟信号对所述待处理片选信号和所述目标模式片选信号进行采样及逻辑运算处理，得到第二片选时钟信号；

所述指令译码电路，用于根据所述待处理片选信号和所述第一片选时钟信号对所述待处理指令信号进行译码和采样处理，得到目标指令信号；或者，根据所述待处理片选信号和所述第二片选时钟信号对所述待处理指令信号进行译码和采样处理，得到目标指令信号。

2.根据权利要求1所述的信号采样电路，其特征在于，在所述目标模式为单周期模式的情况下，

所述第一时钟处理电路，用于当所述第一片选信号包括一个脉冲且脉冲宽度为所述预设时钟周期时，根据所述单周期模式对应的目标模式时钟信号对所述待处理片选信号和所述单周期模式对应的目标模式片选信号进行采样及逻辑运算处理，得到所述第一片选时钟信号；

所述第二时钟处理电路，用于当所述第一片选信号包括一个脉冲且脉冲宽度为所述预设时钟周期的两倍时，根据所述单周期模式对应的目标模式时钟信号对所述待处理片选信号和所述单周期模式对应的目标模式片选信号进行采样及逻辑运算处理，得到所述第二片选时钟信号；

或者，在所述目标模式为双周期模式的情况下，

所述第一时钟处理电路，用于当所述第一片选信号包括一个脉冲且脉冲宽度为所述预设时钟周期时，根据所述双周期模式对应的目标模式时钟信号对所述待处理片选信号和所述双周期模式对应的目标模式片选信号进行采样及逻辑运算处理，得到所述第一片选时钟信号；

所述第二时钟处理电路，用于当第一片选信号包括2个脉冲且脉冲宽度为所述预设时钟周期时，根据所述双周期模式对应的目标模式时钟信号对所述待处理片选信号和所述双周期模式对应的目标模式片选信号进行采样及逻辑运算处理，得到所述第二片选时钟信号。

3.根据权利要求1所述的信号采样电路，其特征在于，所述信号输入电路包括第一接收电路、第二接收电路、第三接收电路和输入采样电路；其中，

所述第一接收电路，用于接收初始命令地址信号，输出所述第一命令地址信号；

所述第二接收电路，用于接收初始片选信号，输出所述第一片选信号；

所述第三接收电路，用于接收初始时钟信号，并对所述初始时钟信号进行分频处理，输出第一时钟奇信号和第一时钟偶信号；

所述输入采样电路，用于根据所述第一时钟信号对所述第一片选信号和所述第一命令地址信号进行采样处理，得到所述待处理片选信号和所述待处理指令信号；

其中，所述初始时钟信号的时钟周期为所述预设时钟周期，所述第一时钟信号是由所述第一时钟奇信号和所述第一时钟偶信号组成，所述第一时钟奇信号和所述第一时钟偶信号各自的时钟周期均是所述预设时钟周期的两倍，且所述第一时钟奇信号和所述第一时钟偶信号之间的相位差为180度。

4.根据权利要求3所述的信号采样电路，其特征在于，所述输入采样电路包括第一采样电路、第二采样电路、第三采样电路和第四采样电路；其中，

所述第一采样电路，用于根据所述第一时钟偶信号对所述第一命令地址信号进行采样处理，得到待处理指令偶信号；

所述第二采样电路，用于根据所述第一时钟奇信号对所述第一命令地址信号进行采样处理，得到待处理指令奇信号；

所述第三采样电路，用于根据所述第一时钟偶信号对所述第一片选信号进行采样及反相处理，得到待处理片选偶信号；

所述第四采样电路，用于根据所述第一时钟奇信号对所述第一片选信号进行采样及反相处理，得到待处理片选奇信号；

其中，所述待处理指令信号是由所述待处理指令偶信号和所述待处理指令奇信号组成，所述待处理片选信号是由所述待处理片选偶信号和所述待处理片选奇信号组成。

5.根据权利要求4所述的信号采样电路，其特征在于，

所述第一采样电路包括第一触发器，且所述第一触发器的输入端与所述第一命令地址信号连接，所述第一触发器的时钟端与所述第一时钟偶信号连接，所述第一触发器的输出端用于输出所述待处理指令偶信号；

所述第二采样电路包括第二触发器，且所述第二触发器的输入端与所述第一命令地址信号连接，所述第二触发器的时钟端与所述第一时钟奇信号连接，所述第二触发器的输出端用于输出所述待处理指令奇信号；

所述第三采样电路包括第三触发器和第一反相器，且所述第三触发器的输入端与所述第一片选信号连接，所述第三触发器的时钟端与所述第一时钟偶信号连接，所述第三触发器的输出端与所述第一反相器的输入端连接，所述第一反相器的输出端用于输出所述待处理片选偶信号；

所述第四采样电路包括第四触发器和第二反相器，且所述第四触发器的输入端与所述第一片选信号连接，所述第四触发器的时钟端与所述第一时钟奇信号连接，所述第四触发器的输出端与所述第二反相器的输入端连接，所述第二反相器的输出端用于输出所述待处理片选奇信号。

6.根据权利要求5所述的信号采样电路，其特征在于，所述模式选择电路包括第一选择电路、第二选择电路、第三选择电路和第四选择电路；其中，

所述第一选择电路，用于根据所述模式选择信号对所述第一时钟奇信号和所述第一时钟偶信号进行选择处理，得到所述目标模式时钟信号中的第一模式时钟信号；

所述第二选择电路，用于根据所述模式选择信号对所述第一时钟奇信号和所述第一时钟偶信号进行选择处理，得到所述目标模式时钟信号中的第二模式时钟信号；

所述第三选择电路，用于根据所述模式选择信号对所述待处理片选奇信号和所述待处理片选偶信号进行选择处理，得到所述目标模式片选信号中的第一模式片选信号；

所述第四选择电路，用于根据所述模式选择信号对所述待处理片选奇信号和所述待处理片选偶信号进行选择处理，得到所述目标模式片选信号中的第二模式片选信号。

7.根据权利要求6所述的信号采样电路，其特征在于，

所述模式选择电路，具体用于在所述模式选择信号指示单周期模式的情况下，选择所述第一时钟奇信号生成所述第一模式时钟信号，选择所述第一时钟偶信号生成所述第二模式时钟信号，选择所述待处理片选奇信号生成所述第一模式片选信号，选择所述待处理片选偶信号生成所述第二模式片选信号；或者，

所述模式选择电路，具体用于在所述模式选择信号指示双周期模式的情况下，选择所述第一时钟偶信号生成所述第一模式时钟信号，选择所述第一时钟奇信号生成所述第二模式时钟信号，选择所述待处理片选偶信号生成所述第一模式片选信号，选择所述待处理片选奇信号生成所述第二模式片选信号。

8.根据权利要求7所述的信号采样电路，其特征在于，

若所述目标模式为单周期模式，则确定所述模式选择信号处于第一电平状态；或者，

若所述目标模式为双周期模式，则确定所述模式选择信号处于第二电平状态。

9.根据权利要求6所述的信号采样电路，其特征在于，所述第一选择电路包括第一多路选择器，所述第二选择电路包括第二多路选择器，所述第三选择电路包括第三多路选择器，所述第四选择电路包括第四多路选择器；其中，

所述第一多路选择器的第一输入端与所述第一时钟偶信号连接，所述第一多路选择器的第二输入端与所述第一时钟奇信号连接，所述第一多路选择器的输出端用于输出所述第一模式时钟信号；

所述第二多路选择器的第一输入端与所述第一时钟奇信号连接，所述第二多路选择器的第二输入端与所述第一时钟偶信号连接，所述第二多路选择器的输出端用于输出所述第二模式时钟信号；

所述第三多路选择器的第一输入端与所述待处理片选偶信号连接，所述第三多路选择器的第二输入端与所述待处理片选奇信号连接，所述第三多路选择器的输出端用于输出所述第一模式片选信号；

所述第四多路选择器的第一输入端与所述待处理片选奇信号连接，所述第四多路选择器的第二输入端与所述待处理片选偶信号连接，所述第四多路选择器的输出端用于输出所述第二模式片选信号；

所述第一多路选择器、所述第二多路选择器、所述第三多路选择器和第四多路选择器各自的控制端均与所述模式选择信号连接。

10.根据权利要求6所述的信号采样电路，其特征在于，所述第一时钟处理电路包括第一逻辑电路和第二逻辑电路，所述第二时钟处理电路包括第三逻辑电路和第四逻辑电路；其中，

所述第一逻辑电路，用于接收所述第一模式时钟信号和所述第一模式片选信号，并利用所述第一模式时钟信号对所述待处理片选偶信号和所述第一模式片选信号进行采样及逻辑运算处理，得到第一片选时钟奇信号；

所述第二逻辑电路，用于接收所述第二模式时钟信号和所述第二模式片选信号，并利用所述第二模式时钟信号对所述待处理片选奇信号和所述第二模式片选信号进行采样及逻辑运算处理，得到第一片选时钟偶信号；

所述第三逻辑电路，用于接收所述第一模式时钟信号和所述第一模式片选信号，并利用所述第一模式时钟信号对所述待处理片选偶信号和所述第一模式片选信号进行采样及逻辑运算处理，得到第二片选时钟奇信号；

所述第四逻辑电路，用于接收所述第二模式时钟信号和所述第二模式片选信号，并利用所述第二模式时钟信号对所述待处理片选奇信号和所述第二模式片选信号进行采样及逻辑运算处理，得到第二片选时钟偶信号；

其中，所述第一片选时钟信号是由所述第一片选时钟偶信号和所述第一片选时钟奇信号组成，所述第二片选时钟信号是由所述第二片选时钟奇信号和所述第二片选时钟偶信号组成。

11.根据权利要求10所述的信号采样电路，其特征在于，

所述第一逻辑电路包括第五采样电路、第一或非门、第一非门、第六采样电路、第一或门和第一与门；其中，

所述第五采样电路，用于利用所述第一模式时钟信号对所述待处理片选偶信号进行采样及反相处理，得到第一中间采样奇信号；

所述第一或非门，用于对所述第一中间采样奇信号和所述第一模式片选信号进行或非运算，得到第二中间采样奇信号；

所述第一非门，用于对所述第一模式时钟信号进行非运算，得到第一反相时钟奇信号；

所述第六采样电路，用于利用所述第一反相时钟奇信号对所述第二中间采样奇信号进行采样处理，得到第三中间采样奇信号；

所述第一或门，用于对所述第二中间采样奇信号和所述第三中间采样奇信号进行或运算，得到第四中间采样奇信号；

所述第一与门，用于对所述第四中间采样奇信号和所述第一模式时钟信号进行与运算，得到所述第一片选时钟奇信号；

所述第二逻辑电路包括第七采样电路、第二或非门、第二非门、第八采样电路、第二或门和第二与门；其中，

所述第七采样电路，用于利用所述第二模式时钟信号对所述待处理片选奇信号进行采样及反相处理，得到第一中间采样偶信号；

所述第二或非门，用于对所述第一中间采样偶信号和所述第二模式片选信号进行或非运算，得到第二中间采样偶信号；

所述第二非门，用于对所述第二模式时钟信号进行非运算，得到第一反相时钟偶信号；

所述第八采样电路，用于利用所述第一反相时钟偶信号对所述第二中间采样偶信号进行采样处理，得到第三中间采样偶信号；

所述第二或门，用于对所述第二中间采样偶信号和所述第三中间采样偶信号进行或运算，得到第四中间采样偶信号；

所述第二与门，用于对所述第四中间采样偶信号和所述第二模式时钟信号进行与运算，得到所述第一片选时钟偶信号。

12.根据权利要求10所述的信号采样电路，其特征在于，

所述第三逻辑电路包括第九采样电路、第三非门、第三或非门、第四非门、第十采样电路、第三或门和第三与门；其中，

所述第九采样电路，用于利用所述第一模式时钟信号对所述待处理片选偶信号进行采样及反相处理，得到第五中间采样奇信号；

所述第三非门，用于对所述第一模式片选信号进行非运算，得到第一模式片选反相信号；

所述第三或非门，用于对所述第五中间采样奇信号和所述第一模式片选反相信号进行或非运算，得到第六中间采样奇信号；

所述第四非门，用于对所述第一模式时钟信号进行非运算，得到第一模式时钟反相信号；

所述第十采样电路，用于利用所述第一模式时钟反相信号对所述第六中间采样奇信号进行采样处理，得到第七中间采样奇信号；

所述第三或门，用于对所述第六中间采样奇信号和所述第七中间采样奇信号进行或运算，得到第八中间采样奇信号；

所述第三与门，用于对所述第八中间采样奇信号和所述第一模式时钟信号进行与运算，得到所述第二片选时钟奇信号；

所述第四逻辑电路包括第十一采样电路、第五非门、第四或非门、第六非门、第十二采样电路、第四或门和第四与门；其中，

所述第十一采样电路，用于利用所述第二模式时钟信号对所述待处理片选奇信号进行采样及反相处理，得到第五中间采样偶信号；

所述第五非门，用于对所述第二模式片选信号进行非运算，得到第二模式片选反相信号；

所述第四或非门，用于对所述第五中间采样偶信号和所述第二模式片选反相信号进行或非运算，得到第六中间采样偶信号；

所述第六非门，用于对所述第二模式时钟信号进行非运算，得到第二模式时钟反相信号；

所述第十二采样电路，用于利用所述第二模式时钟反相信号对所述第六中间采样偶信号进行采样处理，得到第七中间采样偶信号；

所述第四或门，用于对所述第六中间采样偶信号和所述第七中间采样偶信号进行或运算，得到第八中间采样偶信号；

所述第四与门，用于对所述第八中间采样偶信号和所述第二模式时钟信号进行与运算，得到所述第二片选时钟偶信号。

13.根据权利要求10所述的信号采样电路，其特征在于，所述指令译码电路包括第一指令译码电路和第二指令译码电路；其中，

所述第一指令译码电路，用于接收所述第一片选时钟信号，根据所述第一片选时钟信号和所述待处理片选信号对所述待处理指令信号进行译码和采样处理，得到第一目标指令信号；

所述第二指令译码电路，用于接收所述第二片选时钟信号，根据所述第二片选时钟信号和所述待处理片选信号对所述待处理指令信号进行译码和采样处理，得到第二目标指令信号。

14.根据权利要求13所述的信号采样电路，其特征在于，所述第一指令译码电路包括第一译码采样电路和第五或门；其中，

所述第一译码采样电路，用于根据所述第一片选时钟奇信号和所述待处理片选偶信号对所述待处理指令偶信号进行译码和采样处理，得到第一指令偶信号；以及根据所述第一片选时钟偶信号和所述待处理片选奇信号对所述待处理指令奇信号进行译码和采样处理，得到第一指令奇信号；

所述第五或门，用于对所述第一指令偶信号和所述第一指令奇信号进行或运算，得到所述第一目标指令信号；

所述第二指令译码电路包括第二译码采样电路和第六或门；其中，

所述第二译码采样电路，用于根据所述第二片选时钟奇信号和所述待处理片选偶信号对所述待处理指令偶信号进行译码和采样处理，得到第二指令偶信号；以及根据所述第二片选时钟偶信号和所述待处理片选奇信号对所述待处理指令奇信号进行译码和采样处理，得到第二指令奇信号；

所述第六或门，用于对所述第二指令偶信号和所述第二指令奇信号进行或运算，得到所述第二目标指令信号。

15.根据权利要求14所述的信号采样电路，其特征在于，

所述第一译码采样电路包括第一译码电路、第十三采样电路、第二译码电路和第十四采样电路；其中，

所述第一译码电路，用于对所述待处理片选偶信号和所述待处理指令偶信号进行译码处理，得到第一译码偶信号；

所述第十三采样电路，用于利用所述第一片选时钟奇信号对所述第一译码偶信号进行采样处理，得到所述第一指令偶信号；

所述第二译码电路，用于对所述待处理片选奇信号和所述待处理指令奇信号进行译码处理，得到第一译码奇信号；

所述第十四采样电路，用于利用所述第一片选时钟偶信号对所述第一译码奇信号进行采样处理，得到所述第一指令奇信号；

所述第二译码采样电路包括第三译码电路、第十五采样电路、第四译码电路和第十六采样电路；其中，

所述第三译码电路，用于对所述待处理片选偶信号和所述待处理指令偶信号进行译码处理，得到第二译码偶信号；

所述第十五采样电路，用于利用所述第二片选时钟奇信号对所述第二译码偶信号进行采样处理，得到所述第二指令偶信号；

所述第四译码电路，用于对所述待处理片选奇信号和所述待处理指令奇信号进行译码处理，得到第二译码奇信号；

所述第十六采样电路，用于利用所述第二片选时钟偶信号对所述第二译码奇信号进行采样处理，得到所述第二指令奇信号。

16.根据权利要求13所述的信号采样电路，其特征在于，所述初始片选信号是表征目标芯片被选中的信号，且所述初始片选信号为低电平有效的脉冲信号；其中，

若所述初始片选信号包括一个脉冲且脉冲宽度为所述预设时钟周期，则确定所述第一片选时钟信号为有效信号，将经由所述第一指令译码电路输出的所述第一目标指令信号确定为所述目标指令信号；

若所述初始片选信号包括一个脉冲且脉冲宽度为所述预设时钟周期的两倍、或者所述初始片选信号包括2个脉冲且脉冲宽度为所述预设时钟周期，则确定所述第二片选时钟信号为有效信号，将经由所述第二指令译码电路输出的所述第二目标指令信号确定为所述目标指令信号。

17.根据权利要求16所述的信号采样电路，其特征在于，

所述第一目标指令信号为DDR5 DRAM芯片中的Command信号；所述Command信号包括读命令信号，写命令信号，刷新命令信号，预充电命令信号，激活命令信号；

所述第二目标指令信号为DDR5 DRAM芯片中的Non-Target ODT Command信号。

18.根据权利要求17所述的信号采样电路，其特征在于，

当所述目标模式为单周期模式或者双周期模式，且所述初始片选信号包括一个脉冲且脉冲宽度为所述预设时钟周期时，确定所述第一片选时钟信号包括两个脉冲，且每一个脉冲的脉冲宽度为所述预设时钟周期，所述第一片选时钟信号中第一个脉冲的上升沿用于产生所述第一目标指令信号的上升沿，所述第一片选时钟信号中第二个脉冲的上升沿用于产生所述第一目标指令信号的下降沿；以及，确定所述第二片选时钟信号维持电平状态不变，所述第二目标指令信号维持电平状态不变；

当所述目标模式为单周期模式，且所述初始片选信号包括一个脉冲且脉冲宽度为所述预设时钟周期的两倍时，确定所述第一片选时钟信号维持电平状态不变，所述第一目标指令信号维持电平状态不变；以及，确定所述第二片选时钟信号包括两个脉冲，且每一个脉冲的脉冲宽度为所述预设时钟周期，所述第二片选时钟信号中第一个脉冲的上升沿用于产生所述第二目标指令信号的上升沿，所述第二片选时钟信号中第二个脉冲的上升沿用于产生所述第二目标指令信号的下降沿；

当所述目标模式为双周期模式，且所述初始片选信号包括2个脉冲且脉冲宽度为所述预设时钟周期时，确定所述第一目标指令信号维持电平状态不变；以及，确定所述第二片选时钟信号包括两个脉冲，且每一个脉冲的脉冲宽度为所述预设时钟周期，所述第二片选时钟信号中第一个脉冲的上升沿用于产生所述第二目标指令信号的上升沿，所述第二片选时钟信号中第二个脉冲的上升沿用于产生所述第二目标指令信号的下降沿。

19.根据权利要求18所述的信号采样电路，其特征在于，在所述目标模式为单周期模式或者双周期模式，且所述初始片选信号包括一个脉冲且脉冲宽度为所述预设时钟周期的情况下，

若所述第一片选信号在偶数时钟周期的上升沿采样为低电平且在下一相邻奇数时钟周期的上升沿采样为高电平，则确定所述第一片选时钟奇信号为有效信号，且所述第一片选时钟奇信号具有两个脉冲；其中，所述第一片选时钟奇信号中第一个脉冲的上升沿用于产生所述第一目标指令信号的上升沿，所述第一片选时钟奇信号中第二个脉冲的上升沿用于产生所述第一目标指令信号的下降沿；

若所述第一片选信号在奇数时钟周期的上升沿采样为低电平且在下一相邻偶数时钟周期的上升沿采样为高电平，则确定所述第一片选时钟偶信号为有效信号，且所述第一片选时钟偶信号具有两个脉冲；其中，所述第一片选时钟偶信号中第一个脉冲的上升沿用于产生所述第一目标指令信号的上升沿，所述第一片选时钟偶信号中第二个脉冲的上升沿用于产生所述第一目标指令信号的下降沿。

20.根据权利要求19所述的信号采样电路，其特征在于，在所述目标模式为单周期模式，且初始片选信号包括一个脉冲且脉冲宽度为所述预设时钟周期的两倍的情况下，

若所述第一片选信号在偶数时钟周期的上升沿采样为低电平且在下一相邻奇数时钟周期的上升沿采样仍为低电平，则确定所述第二片选时钟奇信号为有效信号，且所述第二片选时钟奇信号具有两个脉冲；其中，所述第二片选时钟奇信号中第一个脉冲的上升沿用于产生所述第二目标指令信号的上升沿，所述第二片选时钟奇信号中第二个脉冲的上升沿用于产生所述第二目标指令信号的下降沿；

若所述第一片选信号在奇数时钟周期的上升沿采样为低电平且在下一相邻偶数时钟周期的上升沿采样仍为低电平，则确定所述第二片选时钟偶信号为有效信号，且所述第二片选时钟偶信号具有两个脉冲；其中，所述第二片选时钟偶信号中第一个脉冲的上升沿用于产生所述第二目标指令信号的上升沿，所述第二片选时钟偶信号中第二个脉冲的上升沿用于产生所述第二目标指令信号的下降沿；

在所述目标模式为双周期模式，且所述初始片选信号包括2个脉冲且脉冲宽度为所述预设时钟周期的情况下，

若所述第一片选信号在连续两个偶数时钟周期的上升沿采样为低电平且在所述连续两个偶数时钟周期之间的奇数时钟周期的上升沿采样为高电平，则确定所述第二片选时钟奇信号为有效信号，且所述第二片选时钟奇信号具有两个脉冲，所述第二片选时钟奇信号中第一个脉冲的上升沿用于产生所述第二目标指令信号的上升沿，所述第二片选时钟奇信号中第二个脉冲的上升沿用于产生所述第二目标指令信号的下降沿；

若所述第一片选信号在连续两个奇数时钟周期的上升沿采样为低电平且在所述连续两个奇数时钟周期之间的偶数时钟周期的上升沿采样为高电平，则确定所述第二片选时钟偶信号为有效信号，且所述第二片选时钟偶信号具有两个脉冲；其中，所述第二片选时钟偶信号中第一个脉冲的上升沿用于产生所述第二目标指令信号的上升沿，所述第二片选时钟偶信号中第二个脉冲的上升沿用于产生所述第二目标指令信号的下降沿。

21.一种半导体存储器，其特征在于，包括如权利要求1至20任一项所述的信号采样电路。

22.根据权利要求21所述的半导体存储器，其特征在于，所述半导体存储器为动态随机存取存储器DRAM芯片，且符合DDR5内存规格。