CN109903793A - 半导体存储装置和存储系统 - Google Patents

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Abstract

提供了一种半导体存储装置和一种存储系统。所述半导体存储装置对时钟信号进行分频以生成第一时钟信号和第二时钟信号，响应于所述第一时钟信号而输出片选信号作为第一片选信号，响应于所述第二时钟信号而输出缓冲的片选信号作为第二片选信号，响应于所述第二时钟信号而输出所述第一片选信号作为第三片选信号，响应于所述第一时钟信号而输出缓冲的命令和地址作为第一命令和地址，响应于所述第二时钟信号而输出所述缓冲的命令和地址作为第二命令和地址，响应于所述第一时钟信号而输出所述第一片选信号作为第一选择信号，并且响应于所述第二时钟信号而输出所述第三片选信号作为第二选择信号。

Description

半导体存储装置和存储系统
相关申请的交叉引用
本申请要求于2017年12月8日提交的第10-2017-0168144号韩国专利申请的优先权，其公开内容通过引用整体地并入在本文中。
技术领域
本发明构思的示例性实施例涉及半导体存储装置和存储系统。
背景技术
按双倍数据速率(DDR)操作的计算机总线在时钟信号的上升沿和下降沿两者上传送数据。DDR SDRAM(也称为DDR1SDRAM)是计算机中使用的存储器集成电路的双倍速率同步动态随机存取存储器类。DDR1SDRAM已被DDR2SDRAM、DDR3SDRAM和DDR4SDRAM取代。
用于DDR4的规范具有依靠施加有片内终结(on-die termination)控制信号的片内终结端子的特征。然而，由于片内端子，采用DDR4存储器的系统使用大量的外部端子(引脚或焊球)。此外，采用DDR4存储器的系统不能响应于频率超过某个阈值频率的时钟信号而操作。
发明内容
本发明构思的示例性实施例提供一种半导体存储装置以及一种包括该半导体存储装置的存储系统，所述半导体存储装置接收根据用于支持双倍数据速率(DDR)5半导体存储装置的新命令真值表而施加的命令信号。
根据本发明构思的示例性实施例，一种半导体存储装置包括：第一缓冲器，所述第一缓冲器被配置为缓冲时钟信号以生成缓冲的时钟信号；第二缓冲器，所述第二缓冲器被配置为对被施加的反相片选信号进行反相和缓冲以生成缓冲的片选信号；第三缓冲器，所述第三缓冲器被配置为缓冲命令和地址以生成缓冲的命令和地址；分频器，所述分频器被配置为对所述缓冲的时钟信号的频率进行分频以生成具有彼此反相的相位的第一时钟信号和第二时钟信号；第一采样器，所述第一采样器被配置为响应于所述第一时钟信号而输出所述缓冲的片选信号作为第一片选信号，响应于所述第二时钟信号而输出所述缓冲的片选信号作为第二片选信号，并且响应于所述第二时钟信号而输出所述第一片选信号作为第三片选信号；第二采样器，所述第二采样器被配置为响应于所述第一时钟信号而输出所述缓冲的命令和地址作为第一命令和地址，并且响应于所述第二时钟信号而输出所述缓冲的命令和地址作为第二命令和地址；信号检测器，所述信号检测器被配置为响应于所述第一时钟信号而输出所述第一片选信号作为第一选择信号，并且响应于所述第二时钟信号而输出所述第三片选信号作为第二选择信号；控制电路，所述控制电路被配置为响应于所述第一选择信号而输出所述第一命令和地址作为第一内部命令和地址，并且响应于所述第二选择信号而输出所述第二命令和地址作为第二内部命令和地址；标志信号生成器，所述标志信号生成器被配置为使用所述第一片选信号和所述第二片选信号来生成标志信号；以及命令译码器和地址生成器，所述命令译码器和地址生成器被配置为响应于所述标志信号而对包括在所述第一内部命令和地址及所述第二内部命令和地址中的命令信号进行译码以生成目标命令或非目标命令。
根据本发明构思的示例性实施例，一种半导体存储装置包括：分频器，所述分频器被配置为对时钟信号的频率进行分频以生成具有彼此反相的相位的第一时钟信号和第二时钟信号；第一采样器，所述第一采样器被配置为响应于所述第一时钟信号和所述第二时钟信号而对片选信号进行采样，生成第一片选信号和第二片选信号，并且响应于所述第二时钟信号而输出所述第一片选信号作为第三片选信号；第二采样器，所述第二采样器被配置为响应于所述第一时钟信号和所述第二时钟信号而对命令和地址进行采样以生成第一命令和地址及第二命令和地址；信号检测器，所述信号检测器被配置为响应于所述第一时钟信号而输出所述第一片选信号作为第一选择信号，并且响应于所述第二时钟信号而输出所述第三片选信号作为第二选择信号；控制电路，所述控制电路被配置为响应于所述第一选择信号而输出所述第一命令和地址作为第一内部命令和地址并响应于所述第二选择信号而输出所述第二命令和地址作为第二内部命令和地址；以及标志信号生成器，所述标志信号生成器被配置为使用所述第一片选信号和所述第二片选信号来生成标志信号。
根据本本发明构思的示例性实施例，一种存储系统包括：控制器；第一存储体，所述第一存储体包括多个第一半导体存储装置；第二存储体，所述第二存储体包括多个第二半导体存储装置；第一反相片选信号线，所述第一反相片选信号线连接在所述控制器与所述第一存储体之间，并且被配置为传输第一反相片选信号；第二反相片选信号线，所述二反相片选信号线连接在所述控制器与所述第二存储体之间，并且被配置为传输第二反相片选信号；时钟信号线，所述时钟信号线由所述控制器、所述第一存储体和所述第二存储体共享，并且被配置为传输时钟信号；命令和地址线，所述命令和地址线由所述控制器、所述第一存储体和所述第二存储体共享，并且被配置为传输命令和地址；以及数据线，所述数据线由所述控制器、所述第一存储体和所述第二存储体共享，并且被配置为收发数据，其中，所述控制器在所述时钟信号的第一上升沿处与具有去激活状态的所述第一反相片选信号和所述第二反相片选信号一起施加所述命令和地址，并且根据模式信号在所述时钟信号的第二上升沿或第三上升沿处与具有激活状态的所述第一反相片选信号和具有去激活状态的所述第二反相片选信号一起施加所述命令和地址，并且每个所述半导体存储装置均包括命令和地址生成器，所述命令和地址生成器通过根据所述模式信号对所述时钟信号的频率进行分频来生成分频的第一时钟信号和第二时钟信号，当所述第一时钟信号具有比所述第二时钟信号更早的相位时，响应于所述第一时钟信号而输出所述第一反相片选信号作为第一片选信号，响应于所述第二时钟信号而输出所述第二反相片选信号作为第二片选信号，响应于所述第二时钟信号而输出所述第一片选信号作为第三片选信号，响应于所述第一时钟信号而输出所述命令和地址作为第一命令和地址，响应于所述第二时钟信号而输出所述命令和地址作为第二命令和地址，响应于所述第一时钟信号而输出所述第一片选信号作为第一选择信号，响应于所述第二时钟信号而输出所述第三片选信号作为第二选择信号，响应于所述第一选择信号而输出所述第一命令和地址作为第一内部命令和地址，响应于所述第二选择信号而输出所述第二命令和地址作为第二内部命令和地址，使用所述第一片选信号和所述第二片选信号来生成标志信号，响应于所述标志信号而对包括在所述第一内部命令和地址及所述第二内部命令和地址中的命令信号进行译码以生成目标命令或非目标命令，并且每个所述半导体存储装置响应于所述目标命令和所述非目标命令而控制片内终结电阻器。
根据本发明构思的示例性实施例，一种半导体存储装置包括分频器、第一采样器和第二采样器、信号检测器、控制电路、信号生成器以及命令译码器和地址生成器。所述分频器被配置为对时钟信号的频率进行分频以生成具有彼此反相的相位的第一时钟信号和第二时钟信号。所述第一采样器被配置为响应于所述第一时钟信号和所述第二时钟信号而对片选信号进行采样，生成第一片选信号和第二片选信号，并且响应于所述第二时钟信号而输出所述第一片选信号作为第三片选信号。所述第二采样器被配置为响应于所述第一时钟信号和所述第二时钟信号而对命令和地址进行采样以生成第一命令和地址及第二命令和地址。所述信号检测器被配置为响应于所述第一时钟信号而输出所述第一片选信号作为第一选择信号，并且响应于所述第二时钟信号而输出所述第三片选信号作为第二选择信号。所述控制电路被配置为响应于所述第一选择信号和所述第二选择信号而输出所述第一命令和地址及所述第二命令和地址作为第一内部命令和地址及第二内部命令和地址。所述信号生成器被配置为使用所述第一片选信号和所述第二片选信号来生成标志信号。所述命令译码器和地址生成器被配置为响应于所述标志信号而对包括在所述第一内部命令和地址及所述第二内部命令和地址中的命令信号进行译码以生成目标命令或非目标命令。
附图说明
通过参考附图详细地描述本发明构思的示例性实施例，本发明构思将变得更显而易见，在附图中：
图1是示出了根据本发明构思的示例性实施例的存储系统的图；
图2是根据本发明构思的示例性实施例的从存储系统的控制器向半导体存储装置施加的命令和地址的命令真值表；
图3A和图3B是根据本发明构思的示例性实施例的用于描述存储系统的操作的时序图；
图4是示出了根据本发明构思的示例性实施例的半导体存储装置的配置的框图；
图5是示出了根据本发明构思的示例性实施例的命令和地址生成器的配置的框图；
图6A至图6F分别是示出了图5中所示的分频器、命令和地址信号采样器、片选信号采样器、第一片选信号检测器、命令和地址排序单元以及非目标标志信号生成器的配置的图；
图7A、图7B、图8A和图8B是根据本发明构思的示例性实施例的用于描述命令和地址生成器在第一模式1下的操作的时序图；
图9和图10是根据本发明构思的示例性实施例的用于描述命令和地址生成器在第二模式2下的操作的时序图；以及
图11是示出了根据本发明构思的示例性实施例的数据终结单元和数据选通信号终结单元的配置的图。
具体实施方式
在下文中，将参考附图描述根据本发明构思的示例性实施例的半导体存储装置和存储系统。
图1是示出了根据本发明构思的示例性实施例的存储系统的图。
参考图1，在示例性实施例中，存储系统100包括：控制器10(例如，控制电路)；包括第一存储体R1的第一存储模块12-1(例如，第一存储卡)，第一存储体R1包括n个第一半导体存储装置M11至M1n；包括第二存储体R2的第二存储模块12-2(例如，第二存储卡)，第二存储体R2包括n个第二半导体存储装置M21至M2n；时钟信号线CKL，所述时钟信号线CKL由控制器10、第一存储体R1和第二存储体R2共享并且传输时钟信号CK；第一反相片选信号线CSBL1，所述第一反相片选信号线CSBL1连接在控制器10与第一存储体R1之间并且传输第一反相片选信号CSB1；第二反相片选信号线CSBL2，所述第二反相片选信号线CSBL2连接在控制器10与第二存储体R2之间并且传输第二反相片选信号CSB2；命令和地址线CAL，所述命令和地址线CAL由控制器10、第一存储体R1和第二存储体R2共享并且传输命令和地址CA；数据线DL，所述数据线DL由控制器10、第一存储体R1和第二存储体R2共享并且收发数据DATA；以及数据选通信号线DQSL，所述数据选通信号线DQSL由控制器10、第一存储体R1和第二存储体R2共享并且收发数据选通信号DQS。
在图1中，示出了第一存储体R1和第二存储体R2安装在不同的存储模块12-1和12-2中的示例，但是第一存储体R1和第二存储体R2可以安装在相同的存储模块中。时钟信号CK可以与反相时钟信号(未示出)一起发送，数据选通信号DQS可以与反相数据选通信号(未示出)一起发送。时钟信号CK和反相时钟信号(未示出)可以构成差分信号对，数据选通信号DQS和反相数据选通信号(未示出)可以构成差分信号对。当第一半导体存储装置M11至M1n中的每一个和第二半导体存储装置M21至M2n中的每一个输入和输出8位数据时，数据线DL的总数可以被配置为8n条。
图2是根据本发明构思的示例性实施例的从存储系统的控制器向半导体存储装置施加的命令和地址的命令真值表，并且示出了通过r条命令和地址线CAL来发送命令和地址CA的示例。
参考图1和图2，控制器10在时钟信号CK的第一上升沿处与具有“低”电平的反相片选信号CSB一起施加“低”电平作为命令和地址CA的信号CA1和CA2，以便施加激活命令ACTIVATE。控制器10在时钟信号CK的第一上升沿处与具有“低”电平的反相片选信号CSB一起施加“高”电平、“低”电平、“高”电平、“高”电平和“低”电平作为命令和地址CA的信号CA1至CA5，以便施加写入命令WRITE和非目标写入命令NT_WRITE，在时钟信号CK的第二上升沿处施加具有“高”电平的反相片选信号CSB以便施加写入命令WRITE，并且在时钟信号CK的第二上升沿处施加具有“低”电平的反相片选信号CSB以便施加非目标写入命令NT_WRITE。在一个实施例中，写入命令WRITE被施加到作为用于写入数据的写入操作的目标的第一存储装置，而非目标写入命令NT_WRITE被施加到第二存储装置，其中使用写入命令WRITE将数据写入到第一存储装置而使用非目标写入命令NT_WRITE不将数据写入到第二存储装置。控制器10在时钟信号CK的第一上升沿处与具有“低”电平的反相片选信号CSB一起施加“高”电平、“低”电平、“高”电平、“高”电平和“高”电平作为命令和地址CA的信号CA1至CA5以便施加读取命令READ和非目标读取命令NT_READ，在时钟信号CK的第二上升沿处施加具有“高”电平的反相片选信号CSB以便施加读取命令READ，并且在时钟信号CK的第二上升沿处施加具有“低”电平的反相片选信号CSB以施加非目标读取命令NT_READ。在一个实施例中，读取命令READ被施加到作为用于读取数据的读取操作的目标的第一存储装置，而非目标读取命令NT_READ被施加到第二存储装置，其中使用读取命令READ从第一存储装置读取数据而使用非目标读取命令NT_READ不从第二存储装置读取数据。控制器10在时钟信号CK的第一上升沿处与具有“低”电平的反相片选信号CSB一起施加“高”电平、“低”电平、“高”电平、“低”电平和“低”电平作为命令和地址CA的信号CA1至CA5以便施加模式设置命令MODE REGISTERSET，并且在时钟信号CK的第二上升沿处施加具有“高”电平的反相片选信号CSB以便施加模式设置命令MODE REGISTER SET。
控制器10在施加激活命令ACTIVATE时施加行地址作为由“Ⅰ”表示的部分的信号。控制器10在施加写入命令WRITE或读取命令READ时施加列地址作为由“Ⅱ”表示的部分的信号。控制器10在施加模式设置命令MODE REGISTER SET时施加模式设置代码作为由“Ⅲ”表示的部分的信号。在图2中，由“X”表示的部分的信号可以具有“不关心”状态。然而，因为控制器10施加写入命令WRITE和非目标写入命令NT_WRITE两者并且施加读取命令READ和非目标读取命令NT_READ两者，所以与非目标写入命令NT_WRITE和非目标读取命令NT_READ一起施加的由“X”表示的部分的信号可以和与写入命令WRITE和读取命令READ一起施加的由“Ⅱ”表示的部分的信号相同。
控制器10可以在第一模式1M1下根据上述的命令真值表来施加反相片选信号CSB及命令和地址CA。控制器10可以在第二模式2M2下在时钟信号CK的第三上升沿而不是第二上升沿处施加命令和地址CA。
图3A和图3B是根据本发明构思的示例性实施例的用于描述存储系统的操作的时序图。这些时序图可以用于示出图1中所示的存储系统100的第一存储体R1何时是执行读取操作或写入操作的目标存储体。这些时序图可以用于示出第二存储体R2何时是不执行读取操作或者不执行写入操作的非目标存储体。这些时序图示出了被示出在图1中的时钟信号CK、反相片选信号CSB1和CSB2、命令和地址CA、数据DATA以及数据选通信号DQS。这些时序图示出了包括在第一存储体R1中的多个第一半导体存储装置M11至M1n中的每一个第一半导体存储装置的片内(on-die)终结电阻器R1RTT的值以及包括在第二存储体R2中的多个第二半导体存储装置M21至M2n中的每一个第二半导体存储装置的片内终结电阻器R2RTT的值。此外，在多个第一半导体存储装置M11至M1n和第二半导体存储装置M21至M2n中的每一个半导体存储装置都被设置为第一模式1M1的示例中，写入等待时间WL、读取等待时间RL和突发长度BL的值分别被设置为p、q和k。如图所示，片内终结接通写入等待时间ODTLon_WR、片内终结断开写入等待时间ODTLoff_WR、片内终结接通读取等待时间ODTLon_RD、片内终结断开读取等待时间ODTLoff_RD的值分别被设置为i、j、i′、和j′。图3A是当施加写入命令时的时序图，并且图3B是当施加读取命令时的时序图。
参考图1至图3A，控制器10将激活命令ACTIVATE施加到第一存储体R1，以及在第一预定时间tRCD之后将写入命令WRITE施加到第一存储体R1并且将非目标写入命令NT_WRITE施加到第二存储体R2。此外，控制器10在施加命令和地址CA_2S之后顺序地输入数据DQ1至DQk输入，以在与作为写入等待时间WL的值的p相对应的数个时钟周期之后的与作为突发长度BL的值的k相对应的数个时钟周期(即k/2个时钟周期)期间，在数据选通信号DQS的中心处对齐。
当施加写入命令WRITE时，包括在第一存储体R1中的多个第一半导体存储装置M11至M1n中的每一个将片内终结电阻器R1RTT从第一值RTT_P改变为第二值RTT_WR，其中片内终结电阻器R1RTT连接到多个第一半导体存储装置M11至M1n中的每一个第一半导体存储装置的数据端子(未示出)和数据选通信号端子(未示出)中的每一个端子。当施加非目标写入命令NT_WRITE时，包括在第二存储体R2中的多个第二半导体存储装置M21至M2n中的每一个第二半导体存储装置将片内终结电阻器R2RTT从第一值RTT_P改变为第三值RTT_N_WR，其中片内终结电阻器R2RTT连接到多个第二半导体存储装置M21至M2n中的每一个第二半导体存储装置的数据端子(未示出)和数据选通信号端子(未示出)中的每一个端子。第一值RTT_P可以是要提供的片内终结电阻器R1RTT和R2RTT的值。第二值RTT_WR可以是当施加写入命令WRITE时要提供的片内终结电阻器R1RTT和R2RTT的值。第三值RTT_N_WR可以是当施加非目标写入命令NT_WRITE时要提供的片内终结电阻器R2RTT的值。在一个实施例中，包括在第一存储体R1中的多个第一半导体存储装置M11至M1n中的每一个第一半导体存储装置提供具有第一值RTT_P的片内终结电阻器R1RTT，直到经过与i相对应的时钟周期数为止，其中i是在施加命令和地址CA_2S之后片内终结接通写入时延ODTLon_WR的值，包括在第一存储体R1中的多个第一半导体存储装置M11至M1n中的每一个第一半导体存储装置在第二预定时间x期间将片内终结电阻器R1RTT的值从第一值RTT_P改变为第二值RTT_WR(包括在第二存储体R2中的多个第二半导体存储装置M21至M2n中的每一个第二半导体存储装置可以将片内终结电阻器R2RTT的值从第一值RTT_P改变为第三值RTT_N_WR)，并且提供具有第二值RTT_WR的片内终结电阻器R1RTT(包括在第二存储体R2中的多个第二半导体存储装置M21至M2n中的每一个第二半导体存储装置可以提供具有第三值RTT_N_WR的片内终结电阻器R2RTT)，直到经过与j相对应的时钟周期数为止，其中j是片内终结断开写入等待时间ODTLoff_WR的值。此外，在一个示例性实施例中，包括在第一存储体R1中的多个第一半导体存储装置M11至M1n中的每一个第一半导体存储装置在经过与j相对应的时钟周期数之后在第三预定时间y期间将片内终结电阻器R1RTT的值从第二值RTT_WR改变为第一值RTT_P(包括在第二存储体R2中的多个第二半导体存储装置M21至M2n中的每一个第二半导体存储装置可以将片内终结电阻器R2RTT的值从第三值RTT_N_WR改变为第一值RTT_P)，其中j是片内终结断开写入等待时间ODTLoff_WR的值。片内终结接通写入等待时间ODTLon_WR和片内终结断开写入等待时间ODTLoff_WR的值可以是基于写入等待时间WL和突发长度BL的值而设置的值，并且可以通过与模式设置命令一起施加的模式设置代码来设置。
参考图1至图3B，控制器10将激活命令ACTIVATE施加到第一存储体R1，以及在第一预定时间tRCD之后将读取命令READ施加到第一存储体R1并且将非目标读取命令NT_READ施加到第二存储体R2。
当施加读取命令READ时，包括在第一存储体R1中的多个第一半导体存储装置M11至M1n中的每一个第一半导体存储装置输出数据DQ1至DQk以在已经经过与q相对应的时钟周期数之后的与作为突发长度BL的值的k相对应的时钟周期数(即k/2个时钟周期)期间在数据选通信号DQS的边缘处对齐，其中q是在施加命令和地址CA_2S之后读取等待时间RL的值。此外，当施加读取命令READ时，包括在第一存储体R1中的多个第一半导体存储装置M11至M1n中的每一个第一半导体存储装置将片内终结电阻器R1RTT的值从第一值RTT_P改变为第四值RTT_RD，其中片内终结电阻器R1RTT连接到多个第一半导体存储装置M11至M1n中的每一个第一半导体存储装置的数据端子(未示出)和数据选通信号端子(未示出)。当施加非目标读取命令NT_READ时，包括在第二存储体R2中的多个第二半导体存储装置M21至M2n中的每一个第二半导体存储装置将片内终结电阻器R2RTT的值从第一值RTT_P改变为第五值RTT_N_RD，其中片内终结电阻器R2RTT连接到多个第二半导体存储装置M21至M2n中的每一个第二半导体存储装置的数据端子(未示出)和数据选通信号端子(未示出)中的每一个端子。第四值RTT_RD是当施加读取命令READ时要提供的片内终结电阻器R2RTT的值。在一个实施例中，第四值RTT_RD意指片内终结电阻器R2RTT未连接到数据端子(未示出)和数据选通信号端子(未示出)中的每一个端子的高阻抗状态。第五值RTT_N_RD是当施加非目标读取命令NT_READ时要提供的片内终结电阻器R2RTT的值。在一个实施例中，包括在第一存储体R1中的多个第一半导体存储装置M11至M1n中的每一个第一半导体存储装置提供具有第一值RTT_P的片内终结电阻器R1RTT，直到经过与i′相对应的时钟周期数为止，其中i′是片内终结接通读取等待时间ODTLon_RD的值。在一个实施例中，多个第一半导体存储装置M11至M1n中的每一个第一半导体存储装置在第四预定时间x′期间将片内终结电阻器R1RTT的值从第一值RTT_P改变为第四值RTT_RD(包括在第二存储体R2中的多个第二半导体存储装置M21至M2n中的每一个第二半导体存储装置将片内终结电阻器R2RTT的值从第一值RTT_P改变为第五值RTT_N_RD)。在一个实施例中，多个第一半导体存储装置M11至M1n中的每一个第一半导体存储装置提供具有第四值RTT_RD的片内终结电阻器R1RTT(包括在第二存储体R2中的多个第二半导体存储装置M21至M2n中的每一个第二半导体存储装置提供具有第五值RTT_N_RD的片内终结电阻器R2RTT)，直到已经经过与j′相对应的时钟周期数为止，其中j′是片内终结断开读取等待时间ODTLoff_RD的值。此外，包括在第一存储体R1中的多个第一半导体存储装置M11至M1n中的每一个第一半导体存储装置在经过与j′相对应的时钟周期数之后在第五预定时间y′期间将片内终结电阻器R1RTT的值从第四值RTT_RD改变为第一值RTT_P(包括在第二存储体R2中的多个第二半导体存储装置M21至M2n中的每一个第二半导体存储装置将片内终结电阻器R2RTT的值从第五值RTT_N_RD改变为第一值RTT_P)，其中j′是片内终结断开读取等待时间ODTLoff_RD的值。在一个实施例中，片内终结接通读取等待时间ODTLon_RD和片内终结断开读取等待时间ODTLoff_RD的值是根据读取等待时间RL和突发长度BL的值而设置的值，并且通过与模式设置命令一起施加的模式设置代码来设置。
图4是示出了根据本发明构思的示例性实施例的半导体存储装置的配置的框图。半导体存储装置200包括内部时钟信号生成器20、命令和地址生成器22、模式设置寄存器24、等待时间控制信号生成器26、行地址生成器28、列地址生成器30、行译码器32(例如，行译码电路)、列译码器34(例如，列译码电路)、存储单元阵列36、数据读取单元38(例如，输出电路)、数据写入单元40(例如，输入电路)、片内终结(ODT，on-die termination)控制器42(例如，控制电路)、数据(DQ)终结单元44-1(例如，终结电路)和数据选通信号(DQS)终结单元44-2(例如，终结电路)。
将在下面描述图4中所示的每个块的功能。
内部时钟信号生成器20接收从外部源施加的时钟信号CK并且生成与时钟信号CK同步的内部时钟信号ICK。
命令和地址生成器22根据模式信号MODE来接收基于图2中所示的命令真值表输入的时钟信号CK、反相片选信号CSB以及命令和地址CA。命令和地址生成器22被配置为对包括在命令和地址CA中的命令信号进行译码以生成模式设置命令MRS、激活命令ACT、写入命令WR、读取命令RD、非目标写入命令NT_WR或非目标读取命令NT_RD。命令和地址生成器22从包括在命令和地址CA中的地址信号生成行地址Ra、列地址Ca或模式设置代码OPC。
模式设置寄存器24响应于模式设置命令MRS而接收模式设置代码OPC，并且设置写入等待时间WL、读取等待时间RL和突发长度BL的值，设置用于设置片内终结电阻器的值的片内终结代码ODTC。此外，模式设置寄存器24根据模式设置代码OPC的值来设置模式信号MODE。例如，片内终结代码ODTC可以是用于设置上述的第一值RTT_P、第二值RTT_WR、第三值RTT_N_WR、第四值RTT_RD和第五值RTT_N_RD的值。例如，片内终结代码ODTC可以指示特定电阻。模式信号MODE可以是用于设置第一模式1M1和第二模式2M2的信号。此外，尽管未示出，然而模式设置寄存器24可以根据模式设置代码OPC来设置片内终结接通写入等待时间ODTLon_WR、片内终结断开写入等待时间ODTLoff_WR、片内终结接通读取等待时间ODTLon_RD和片内终结断开读取等待时间ODTLoff_RD的值。
在一个实施例中，当生成写入命令WR时，等待时间控制信号生成器26生成写入等待时间控制信号WRLC，其中写入等待时间控制信号WRLC响应于内部时钟信号ICK在被延迟了与写入等待时间WL的值相对应的时钟周期数之后被激活并且在被延迟了与突发长度BL的值相对应的时钟周期数之后被去激活。在一个实施例中，当生成读取命令RD时，等待时间控制信号生成器26生成读取等待时间控制信号RDLC，其中读取等待时间控制信号RDLC响应于内部时钟信号ICK在被延迟了与读取等待时间RL的值相对应的时钟周期数之后被激活并且在被延迟了与突发长度BL的值相对应的时钟周期数之后被去激活。写入等待时间控制信号WRLC和读取等待时间控制信号RDLC可以被生成为在激活周期之前和之后具有预定余量。在一个实施例中，当生成写入命令WR或非目标写入命令NT_WR时，等待时间控制信号生成器26生成片内终结等待时间控制信号ODTLC，其中片内终结等待时间控制信号ODTLC在被延迟了与片内终结接通写入等待时间ODTLon_WR的值相对应的时钟周期数之后被激活并且在被延迟了与片内终结断开写入等待时间ODTLoff_WR的值相对应的时钟周期数之后被去激活。在一个实施例中，当生成读取命令RD或非目标读取命令NT_RD时，等待时间控制信号生成器26生成片内终结等待时间控制信号ODTLC，其中片内终结等待时间控制信号ODTLC在被延迟了与片内终结接通读取等待时间ODTLon_RD的值相对应的时钟周期数之后被激活并且在被延迟了与片内终结断开读取等待时间ODTLoff_RD的值相对应的时钟周期数之后被去激活。
行地址生成器28接收行地址Ra，并且从行地址Ra生成行地址信号ra。
列地址生成器30接收列地址Ca，并且基于列地址Ca按与突发长度BL的值相对应的次数生成列地址信号ca。
行译码器32对行地址信号ra进行译码以选择字线选择信号w1中的一个。
列译码器34对列地址信号ca进行译码以选择列选择信号csl中的一个。
存储单元阵列36可以向/从通过所选择的一个字线选择信号wl和所选择的一个列选择信号csl选择的存储单元(未示出)写入/读取数据。
数据读取单元38可以接收从所选择的存储单元读取的数据，并且顺序地输出数据DQ以在读取等待时间控制信号RDLC的激活周期期间在响应于内部时钟信号ICK而生成的数据选通信号DQS的边缘处对齐。
数据写入单元40可以顺序地输入数据DQ输入以在写入等待时间控制信号WRLC的激活周期期间在从外部源输入的数据选通信号DQS的中心处对齐，并且响应于内部时钟信号ICK而将输入数据输出到存储单元阵列36。
在一个实施例中，当生成写入命令WR、非目标写入命令NT_WR、读取命令RD或非目标读取命令NT_RD时，ODT控制器42响应于片内终结等待时间控制信号ODTLC而输出用于将片内终结电阻器的值改变为第二值RTT_WR、第三值RTT_N_WR、第四值RTT_RD和第五值RTT_N_RD(即，与写入命令WR、非目标写入命令NT_WR、读取命令RD和非目标读取命令NT_RD相对应的片内终结电阻器的值)的片内终结代码ODTC作为可变电阻代码RTTc。
DQ终结单元44-1响应于电阻可变代码RTTc而改变施加到数据DQ端子(未示出)的片内终结电阻器的值。
DQS终结单元44-2响应于电阻可变代码RTTc而改变施加到数据选通信号DQS端子(未示出)的片内终结电阻器的值。
图5是示出了根据本发明构思的示例性实施例的命令和地址生成器22的配置的详细框图。命令和地址生成器22包括时钟信号缓冲器50(例如，缓冲器电路)、反相片选信号缓冲器52、命令和地址缓冲器54、分频器56、片选信号采样器58、命令和地址采样器60、第一片选信号检测器62(例如，信号检测电路)、命令和地址排序单元64、非目标标志信号生成器66以及命令译码器和地址生成器68。
将在下面描述图5中所示的每个块的功能。
时钟信号缓冲器50缓冲时钟信号CK，并且生成缓冲的时钟信号ck。反相片选信号缓冲器52缓冲反相片选信号CSB，并且生成缓冲的片选信号cs。命令和地址缓冲器54缓冲命令和地址CA，并且生成缓冲的命令和地址ca。分频器56在模式信号MODE被设置为第一模式1M1时按第一值对时钟信号ck的频率，在模式信号MODE被设置为第二模式2M2时按第二值对时钟信号ck的频率进行分频，并且生成具有彼此间隔开180度的相位差的第一时钟信号ck0和第二时钟信号ck180。在一个实施例中，第一值是2，第二值是4。从分频器56输出的第一时钟信号ck0可以具有比第二时钟信号ck180更早的相位。然而，由于分频器56的操作的不确定性，从分频器56输出的第二时钟信号ck180可以具有比第一时钟信号ck0更早的相位。
在一个实施例中，当第一时钟信号ck0具有比第二时钟信号ck180更早的相位时，片选信号采样器58响应于第一时钟信号ck0而输出缓冲的片选信号cs作为第一片选信号cs_e，响应于第二时钟信号ck180而输出缓冲的片选信号cs作为第二片选信号cs_o，并且响应于第二时钟信号ck180而输出第一片选信号cs_e作为第三片选信号cs_eo。在一个实施例中，当第二时钟信号ck180具有比第一时钟信号ck0更早的相位时，片选信号采样器58响应于第二时钟信号ck180而输出缓冲的片选信号cs作为第二片选信号cs_o，响应于第一时钟信号ck0而输出缓冲的片选信号cs作为第一片选信号cs_e，并且响应于第一时钟信号ck0而输出第二片选信号cs_o作为第四片选信号cs_oe。
在一个实施例中，当第一时钟信号ck0具有比第二时钟信号ck180更早的相位时，命令和地址采样器60响应于第一时钟信号ck0而输出缓冲的命令和地址ca作为第一命令和地址ca_e，并且响应于第二时钟信号ck180而输出缓冲的命令和地址ca作为第二命令和地址ca_o。在一个实施例中，当第二时钟信号ck180具有比第一时钟信号ck0更早的相位时，命令和地址采样器60响应于第二时钟信号ck180而输出缓冲的命令和地址ca作为第二命令和地址ca_o，并且响应于第一时钟信号ck0而输出缓冲的命令和地址ca作为第一命令和地址ca_e。
在一个实施例中，当第一时钟信号ck0具有比第二时钟信号ck180更早的相位时，第一片选信号检测器62响应于第一时钟信号ck0而输出第一片选信号cs_e作为第一选择信号pcs_e_sel，并且响应于第二时钟信号ck180而输出第三片选信号cs_eo作为第三选择信号pcs_eo_sel。在一个实施例中，当第二时钟信号ck180具有比第一时钟信号ck0更早的相位时，第一片选信号检测器62响应于第二时钟信号ck180而输出第二片选信号cs_o作为第二选择信号pcs_o_sel，并且响应于第一时钟信号ck0而输出第四片选信号cs_oe作为第四选择信号pcs_oe_sel。
在一个实施例中，当第一时钟信号ck0具有比第二时钟信号ck180更早的相位时，命令和地址排序单元64响应于第一选择信号pcs_e_sel而输出第一命令和地址ca_e作为第一内部命令和地址ca_f，并且响应于第三选择信号pcs_eo_sel而输出第二命令和地址ca_o作为第二内部命令和地址ca_s。在一个实施例中，当第二时钟信号ck180具有比第一时钟信号ck0更早的相位时，命令和地址排序单元64响应于第二选择信号pcs_o_sel而输出第二命令和地址ca_o作为第一内部命令和地址ca_f，并且响应于第四选择信号pcs_oe_sel而输出第一命令和地址ca_e作为第二内部命令和地址ca_s。
非目标标志信号生成器66组合第一片选信号cs_e和第二片选信号cs_o以生成非目标标志信号nt_flag。
在一个实施例中，当非目标标志信号nt_flag被去激活时，命令译码器和地址生成器68对包括在第一内部命令和地址ca_f以及第二内部命令和地址ca_s中的命令信号进行译码以生成模式设置命令MRS、激活命令ACT、写入命令WR或读取命令RD。命令译码器和地址生成器68从包括在第一内部命令和地址ca_f以及第二内部命令和地址ca_s中的地址信号生成行地址Ra或列地址Ca。在一个实施例中，当非目标标志信号nt_flag被激活时，命令译码器和地址生成器68生成非目标写入命令NT_WR和非目标读取命令NT_RD。目标命令可以包括写入命令WR或读取命令RD，而非目标命令可以包括非目标写入命令NT_WR或非目标读取命令NT_RD。
因此，即使当第二时钟信号ck180由于分频器56的操作的不确定性而具有比第一时钟信号ck0更早的相位时，图5中所示的根据示例性实施例的命令和地址生成器22也可以准确地操作。
然而，当图5中所示的分频器56准确地执行操作使得第一时钟信号ck0总是具有比第二时钟信号ck180更早的相位时，片选信号采样器58、命令和地址采样器60、第一片选信号检测器62以及命令和地址排序单元64不需要执行第二时钟信号ck180具有比第一时钟信号ck0更早的相位的情况的操作。
图6A是示出了根据本发明构思的示例性实施例的分频器56的配置的图。分频器56包括第一触发器FF1及第二触发器FF2和选择器56-1。在一个实施例中，选择器56-1由复用器实现。
参考图6A，第一触发器FF1通过响应于缓冲的时钟信号ck而按2对缓冲的时钟信号ck的频率进行分频来生成分频时钟信号ck0(1/2)和反相时钟信号ck180(1/2)，并且第二触发器FF2响应于分频时钟信号ck0(1/2)通过按2对分频时钟信号ck0(1/2)进行分频来生成分频时钟信号ck0(1/4)和反相时钟信号ck180(1/4)。在一个实施例中，当模式信号MODE被设置为第一模式1M1时，选择器56-1输出分频时钟信号ck0(1/2)和ck180(1/2)作为第一时钟信号ck0和第二时钟信号ck180。在一个实施例中，当模式信号MODE被设置为第二模式M2时，选择器56-1输出分频时钟信号ck0(1/4)和ck180(1/4)作为第一时钟信号ck0和第二时钟信号ck180。
图6B是示出了根据本发明构思的示例性实施例的片选信号采样器58的配置的图。片选信号采样器58包括第三触发器FF3至第六触发器FF6。
参考图6B，在一个实施例中，第三触发器FF3在第一时钟信号ck0的上升沿处输出缓冲的片选信号cs作为第一片选信号cs_e。例如，缓冲的片选信号cs可以在第一时钟信号ck0被输出到第三触发器FF3的时钟端子CK的同时被输出到第三触发器FF3的数据端子D。在一个实施例中，第四触发器FF4在第二时钟信号ck180的上升沿处输出缓冲的片选信号cs作为第二片选信号cs_o。例如，缓冲的片选信号cs可以在第二时钟信号ck180被输出到第四触发器FF4的时钟端子CK的同时被输出到第四触发器FF4的数据端子D。在一个实施例中，第五触发器FF5在第二时钟信号ck180的上升沿处输出第一片选信号cs_e作为第三片选信号cs_eo。例如，第一片选信号cs_e可以在第二时钟信号ck180被输出到第五触发器FF5的时钟端子CK的同时被输出到第五触发器FF5的数据端子D。在一个实施例中，第六触发器FF6在第一时钟信号ck0的上升沿处输出第二片选信号cs_o作为第四片选信号cs_oe。例如，第二片选信号cs_o可以在第一时钟信号ck0被输出到第六触发器FF6的时钟端子CK的同时被输出到第六触发器FF6的数据端子D。此外，第三触发器FF3至第六触发器FF6可以分别生成第一反相片选信号cs_eb、第二反相片选信号cs_ob、第三反相片选信号cs_eob和第四反相片选信号cs_oeb。
图6C是示出了根据本发明构思的示例性实施例的命令和地址采样器60的配置的图。命令和地址采样器60包括第七触发器FF7和第八触发器FF8。
参考图6C，在一个实施例中，第七触发器FF7在第一时钟信号ck0的上升沿处输出缓冲的命令和地址ca作为第一命令和地址ca_e。例如，缓冲的命令和地址ca可以在第一时钟信号ck0被输出到第七触发器FF7的时钟端子CK的同时被输出到第七触发器FF7的数据端子D。在一个实施例中，第八触发器FF8在第二时钟信号ck180的上升沿处输出缓冲的命令和地址ca作为第二命令和地址ca_o。例如，缓冲的命令和地址ca可以在第二时钟信号ck180被输出到第八触发器FF8的时钟端子CK的同时被输出到第八触发器FF8的数据端子D。
图6D是示出了根据本发明构思的示例性实施例的第一片选信号检测器62的配置的图。第一片选信号检测器62包括第一逻辑门G1至第四逻辑门G4。逻辑门G1至G4中的每一个都可以包括与非门ND1至ND4中的每一个和反相器I1至I4中的每一个。
参考图6D，当第一时钟信号ck0、第一片选信号cs_e和第二反相片选信号cs_ob具有“高”电平时，第一逻辑门G1生成具有“高”电平的第一选择信号pcs_e_sel。当第一时钟信号ck0、第三反相片选信号cs_eob和第四片选信号cs_oe具有“高”电平时，第二逻辑门G2生成具有“高”电平的第四选择信号pcs_oe_sel。当第二时钟信号ck180、第二片选信号cs_o和第一反相片选信号cs_eb具有“高”电平时，第三逻辑门G3生成具有“高”电平的第二选择信号pcs_o_sel。当第二时钟信号ck180、第四反相片选信号cs_oeb和第三片选信号cs_eo具有“高”电平时，第四逻辑门G4生成具有“高”电平的第三选择信号pcs_eo_sel。
图6E是示出了根据本发明构思的示例性实施例的命令和地址排序单元64的配置的图。命令和地址排序单元64包括开关SW1至SW4。
参考图6E，开关SW1响应于第一选择信号pcs_e_sel而输出第一命令和地址ca_e作为第一内部命令和地址ca_f。开关SW2响应于第二选择信号pcs_o_sel而输出第二命令和地址ca_o作为第一内部命令和地址ca_f。开关SW3响应于第四选择信号pcs_oe_sel而输出第一命令和地址ca_e作为第二内部命令和地址ca_s。开关SW4响应于第三选择信号pcs_eo_sel而输出第二命令和地址ca_o作为第二内部命令和地址ca_s。在一个实施例中，开关SW1至SW4中的每一个开关都由晶体管实现，并且晶体管的栅极接收选择信号(例如，pcs_e_sel、pcs_o_sel、pcs_eo_sel和pcs_oe_sel)中的一个。
图6F是示出了根据本发明构思的示例性实施例的非目标标志信号生成器66的配置的图。非目标标志信号生成器66包括第五逻辑门G5。第五逻辑门G5包括与非门ND5和反相器I5。
参考图6F，当第一片选信号cs_e和第二片选信号cs_o具有“高”电平时，与非门ND5和反相器I5生成具有“高”电平的非目标标志信号nt_flag。
即使当第二时钟信号ck180由于分频器56的操作的不确定性而具有比第一时钟信号ck0更早的相位时，图6A至6F中所示的配置也可以准确地操作。然而，当图5中所示的分频器56准确地操作使得第一时钟信号ck0具有比第二时钟信号ck180更早的相位时，命令和地址生成器22不包括图6B中所示的第六触发器FF6、图6D中所示的第二逻辑门G2和第三逻辑门G3以及图6E中所示的开关SW2和SW3。
图7A和图7B是用于描述根据本本发明构思的示例性实施例的当在第一模式1M1下施加写入命令或读取命令时命令和地址生成器的操作的时序图。图7A是用于描述当从分频器56输出的第二时钟信号ck180的上升沿早于第一时钟信号ck0的上升沿时的操作的时序图，并且图7B是用于描述当第一时钟信号ck0的上升沿早于第二时钟信号ck180的上升沿时的操作的时序图。
参考图5、图6A至图6F和图7A，反相片选信号缓冲器52对具有“低”电平的反相片选信号CSB进行反相和缓冲以生成具有“高”电平的缓冲的片选信号cs。第八触发器FF8可以在第二时钟信号ck180的上升沿处锁存命令和地址CA_F以生成第二命令和地址ca_o。第七触发器FF7可以在第一时钟信号ck0的上升沿处锁存命令和地址CA_S以生成第一命令和地址ca_e。第四触发器FF4可以在第二时钟信号ck180的上升沿处锁存具有“高”电平的缓冲的片选信号cs以生成具有“高”电平的第二片选信号cs_o。第六触发器FF6可以在第一时钟信号ck0的上升沿处锁存具有“高”电平的第二片选信号cs_o以生成具有“高”电平的第四片选信号cs_oe。第三触发器FF3和第五触发器FF5分别可以生成具有“低”电平的第一片选信号cs_e和第三片选信号cs_eo。第三逻辑门G3对具有“高”电平的第二时钟信号ck180、第二片选信号cs_o和第一反相片选信号cs_eb执行逻辑AND运算以生成具有“高”电平的第二选择信号pcs_o_sel。第二逻辑门G2对具有“高”电平的第一时钟信号ck0、第三反相片选信号cs_eob和第四片选信号cs_oe执行逻辑AND运算以生成具有“高”电平的第四选择信号pcs_oe_sel。开关SW2可以响应于具有“高”电平的第二选择信号pcs_o_sel而被接通并且可以输出第二命令和地址ca_o作为第一内部命令和地址ca_f。开关SW3可以响应于具有“高”电平的第四选择信号pcs_oe_sel而被接通并且可以输出第一命令和地址ca_e作为第二内部命令和地址ca_s。第五逻辑门G5对具有“低”电平的第一片选信号cs_e和具有“高”电平的第二片选信号cs_o执行逻辑AND运算以生成具有“低”电平的非目标标志信号nt_flag。
参考图5、图6A至图6F和图7B，与图7A不同，第七触发器FF7生成命令和地址CA_F作为第一命令和地址ca_e，并且第八触发器FF8生成命令和地址CA_S作为第二命令和地址ca_o。第三触发器FF3可以生成具有“高”电平的第一片选信号cs_e。第五触发器FF5可以生成具有“高”电平的第三片选信号cs_eo。第四触发器FF4和第六触发器FF6分别可以生成具有“低”电平的第二片选信号cs_o和第四片选信号cs_oe。第一逻辑门G1对具有“高”电平的第一时钟信号ck0、第一片选信号cs_e和第二反相片选信号cs_ob执行逻辑AND运算以生成具有“高”电平的第一选择信号pcs_e_sel。第四逻辑门G4对具有“高”电平的第二时钟信号ck180、第四反相片选信号cs_oeb和第三片选信号cs_eo执行逻辑AND运算以生成具有“高”电平的第三选择信号pcs_eo_sel。开关SW1可以响应于具有“高”电平的第一选择信号pcs_e_sel而被接通并且可以输出第一命令和地址ca_e作为第一内部命令和地址ca_f。开关SW4可以响应于具有“高”电平的第三选择信号pcs_eo_sel而被接通并且可以输出第二命令和地址ca_o作为第二内部命令和地址ca_s。第五逻辑门G5对具有“高”电平的第一片选信号cs_e和具有“低”电平的第二片选信号cs_o执行逻辑AND运算以生成具有“低”电平的非目标标志信号nt_flag。
图8A和图8B是用于描述根据本发明构思的示例性实施例的当在第一模式1M1下施加非目标写入命令或非目标读取命令时命令和地址生成器的操作的时序图。图8A是用于描述当从分频器56输出的第二时钟信号ck180的上升沿早于第一时钟信号ck0的上升沿时的操作的时序图。图8B是用于描述当从分频器56输出的第一时钟信号ck0的上升沿早于第二时钟信号ck180的上升沿时的操作的时序图。
参考图5、图6A至图6F和图8A，与图7A不同，因为在时钟信号CK的第二上升沿处施加具有“低”电平的反相片选信号CSB，所以第三触发器FF3在第一时钟信号ck0的上升沿处锁存具有“高”电平的缓冲的片选信号cs，并且生成具有“高”电平的第一片选信号cs_e。第五触发器FF5在第二时钟信号ck180的上升沿处锁存具有“高”电平的第一片选信号cs_e以生成具有“高”电平的第三片选信号cs_eo。第五逻辑门G5组合具有“高”电平的第一片选信号cs_e和具有“高”电平的第二片选信号cs_o以生成具有“高”电平的非目标标志信号nt_flag。
参考图5、图6A至图6F和图8B，与图7B不同，因为在时钟信号CK的第二上升沿处施加具有“低”电平的反相片选信号CSB，所以第四触发器FF4在第二时钟信号ck180的上升沿处生成具有“高”电平的第二片选信号cs_o。第六触发器FF6在第一时钟信号ck0的上升沿处锁存具有“高”电平的第二片选信号cs_o以生成具有“高”电平的第四片选信号cs_oe。第五逻辑门G5组合具有“高”电平的第一片选信号cs_e和具有“高”电平的第二片选信号cs_o以生成具有“高”电平的非目标标志信号nt_flag。
图9是用于描述根据本发明构思的示例性实施例的当在第二模式2M2下施加写入命令或读取命令时命令和地址生成器22的操作的时序图。图9示出了当从分频器56输出的第二时钟信号ck180的上升沿早于第一时钟信号ck0的上升沿时的操作。
参考图9，当模式信号MODE被设置为第二模式2M2时，命令和地址CA_F以及命令和地址CA_S被顺序地输入以在四个时钟周期期间在时钟信号CK的第一上升沿和第三上升沿处对齐。参考图7A和图9，在第一模式1M1和第二模式2M2下，反相片选信号CSB被输入以在一个时钟周期期间在时钟信号CK的第一上升沿处被对齐。参考图7A和图9，在第二模式2M2下生成的除片选信号cs之外的每个其余信号的时钟周期与在第一模式1M1下生成的每个其余信号的时钟周期相比是双倍的。
尽管未示出，然而像图7B中所示的时序图一样，第一时钟信号ck0可以具有比第二时钟信号ck180更早的相位。在这种情况下，与图7B中所示的时序图中示出的信号不同，在第二模式2M2下生成的除片选信号cs之外的每个其余信号的时钟周期与在模式1M1下生成的每个其余信号的时钟周期相比是双倍的。
图10是用于描述根据本发明构思的示例性实施例的当在第二模式2M2下施加非目标写入命令或非目标读取命令时命令和地址生成器22的操作的时序图。图10示出了当从分频器56输出的第二时钟信号ck180的上升沿早于第一时钟信号ck0的上升沿时的操作。
参考图10，当模式信号MODE被设置为第二模式2M2时，命令和地址CA_F以及命令和地址CA_S被顺序地输入以在两个时钟周期期间在时钟信号CK的第一上升沿和第三上升沿处对齐。参考图8A和图10，在第一模式1M1和第二模式2M2下，反相片选信号CSB被输入以在一个时钟周期期间在时钟信号CK的第一上升沿和第三上升沿中的每一个上升沿处对齐。参考图8A和图10，在第二模式2M2下生成的除片选信号cs之外的每个其余信号的时钟周期与在模式1M1下生成的每个其余信号的时钟周期相比是双倍的。
尽管未示出，然而像图8B中所示的时序图一样，第一时钟信号ck0可以具有比第二时钟信号ck180更早的相位。在这种情况下，与图8B的时序图中所示的信号不同，在第二模式2M2下生成的除片选信号cs之外的每个其余信号的时钟周期与在模式1M1下生成的每个其余信号的时钟周期相比是双倍的。
当模式信号MODE被设置为第一模式1M1时，因为根据本发明构思的示例性实施例的命令和地址生成器22响应于通过按2对时钟信号CK的频率进行分频所生成的时钟信号来生成命令、行地址和列地址，所以可以减小半导体存储装置200的功耗。此外，当模式信号MODE被设置为第二模式2M2时，因为根据本发明构思的示例性实施例的命令和地址生成器22响应于通过按4对时钟信号CK的频率进行分频所生成的时钟信号来生成命令、行地址和列地址，所以与在第一模式1M1下的情况相比，可以进一步减小半导体存储装置200的功耗。
图11是示出了根据本发明构思的示例性实施例的DQ终结单元44-1和DQS终结单元44-2的配置的图。终结单元44-1和44-2中的每一个均可以包括具有电阻器RZQ的片内终结电阻器RTT以及开关SW5至SW7。图11示出了终结单元44-1和44-2中的每一个终结单元的片内终结电阻器RTT的值通过总共3位可变电阻代码RTTc来改变的示例。
电阻器RZQ连接到或未连接到节点n，因为开关SW5至SW7响应于可变电阻代码RTTc而被接通或断开。例如，当3位可变电阻代码RTTc是“高”电平时，开关SW5至SW7被接通，并且连接到节点n的片内终结电阻器RTT的值是RZQ/3。
根据本发明构思的示例性实施例，半导体存储装置和存储系统可以降低功耗，因为命令和地址信号是使用通过对从外部源施加的时钟信号进行分频所生成的分频时钟信号来生成的。
根据本发明构思的示例性实施例，半导体存储装置可以接收命令和地址，生成命令，并且执行片内终结功能。
根据本发明构思的示例性实施例，即使当分频时钟信号的相位由于分频器的操作的不确定性而发生改变时，半导体存储装置也可以准确地生成命令和地址信号。
虽然已经参考本发明构思的示例性实施例具体示出并描述了本发明构思，但是本领域的普通技术人员应理解的是，在不脱离本发明构思的精神和范围的情况下，可以在其中进行形式和细节上的各种变化。

Claims (20)

1.一种半导体存储装置，所述半导体存储装置包括：
第一缓冲器，所述第一缓冲器被配置为缓冲时钟信号以生成缓冲的时钟信号；
第二缓冲器，所述第二缓冲器被配置为对反相片选信号进行反相和缓冲以生成缓冲的片选信号；
第三缓冲器，所述第三缓冲器被配置为缓冲命令和地址以生成缓冲的命令和地址；
分频器，所述分频器被配置为对所述缓冲的时钟信号的频率进行分频以生成彼此反相的第一时钟信号和第二时钟信号；
第一采样器，所述第一采样器被配置为响应于所述第一时钟信号而输出所述缓冲的片选信号作为第一片选信号，响应于所述第二时钟信号而输出所述缓冲的片选信号作为第二片选信号，并且响应于所述第二时钟信号而输出所述第一片选信号作为第三片选信号；
第二采样器，所述第二采样器被配置为响应于所述第一时钟信号而输出所述缓冲的命令和地址作为第一命令和地址，并且响应于所述第二时钟信号而输出所述缓冲的命令和地址作为第二命令和地址；
信号检测器，所述信号检测器被配置为响应于所述第一时钟信号而输出所述第一片选信号作为第一选择信号，并且响应于所述第二时钟信号而输出所述第三片选信号作为第二选择信号；
控制电路，所述控制电路被配置为响应于所述第一选择信号而输出所述第一命令和地址作为第一内部命令和地址，并且响应于所述第二选择信号而输出所述第二命令和地址作为第二内部命令和地址；
标志信号生成器，所述标志信号生成器被配置为使用所述第一片选信号和所述第二片选信号来生成标志信号；以及
命令译码器和地址生成器，所述命令译码器和地址生成器被配置为，响应于所述标志信号而对包括在所述第一内部命令和地址及所述第二内部命令和地址中的命令信号进行译码，以生成目标命令或非目标命令。
2.根据权利要求1所述的半导体存储装置，其中，所述分频器包括：
第一触发器，所述第一触发器被配置为按2对所述缓冲的时钟信号的频率进行分频以生成第一分频时钟信号和反相第一分频时钟信号；
第二触发器，所述第二触发器被配置为按2对所述第一分频时钟信号的频率进行分频以生成第二分频时钟信号和反相第二分频时钟信号；以及
选择器，所述选择器被配置为在模式信号是第一值时输出所述第一分频时钟信号作为所述第一时钟信号并且输出所述反相第一分频时钟信号作为所述第二时钟信号，而在所述模式信号是第二值时输出所述第二分频时钟信号作为所述第一时钟信号并且输出所述反相第二分频时钟信号作为所述第二时钟信号。
3.根据权利要求1所述的半导体存储装置，其中，所述第一采样器包括：
第一触发器，所述第一触发器被配置为响应于所述第一时钟信号而输出所述缓冲的片选信号作为所述第一片选信号；
第二触发器，所述第二触发器被配置为响应于所述第二时钟信号而输出所述缓冲的片选信号作为所述第二片选信号；以及
第三触发器，所述第三触发器被配置为响应于所述第二时钟信号而输出所述第一片选信号作为所述第三片选信号。
4.根据权利要求1所述的半导体存储装置，其中，所述第二采样器包括：
第一触发器，所述第一触发器被配置为响应于所述第一时钟信号而输出所述缓冲的命令和地址作为所述第一命令和地址；以及
第二触发器，所述第二触发器被配置为响应于所述第二时钟信号而输出所述缓冲的命令和地址作为所述第二命令和地址。
5.根据权利要求1所述的半导体存储装置，其中，所述信号检测器包括：
第一逻辑门，所述第一逻辑门被配置为响应于所述第一时钟信号而输出所述第一片选信号作为所述第一选择信号；以及
第二逻辑门，所述第二逻辑门被配置为响应于所述第二时钟信号而输出所述第三片选信号作为所述第二选择信号。
6.根据权利要求1所述的半导体存储装置，其中，所述控制电路包括：
第一开关，所述第一开关被配置为响应于所述第一选择信号而输出所述第一命令和地址作为所述第一内部命令和地址；以及
第二开关，所述第二开关被配置为响应于所述第二选择信号而输出所述第二命令和地址作为所述第二内部命令和地址。
7.根据权利要求2所述的半导体存储装置，其中，所述第一采样器响应于所述第一时钟信号而输出所述第二片选信号作为所述第四片选信号，
所述信号检测器响应于所述第二时钟信号而输出所述第二片选信号作为第三选择信号，并且响应于所述第一时钟信号而输出所述第四片选信号作为第四选择信号，
所述控制电路响应于所述第三选择信号而输出所述第二命令和地址作为所述第一内部命令和地址，并且响应于所述第四选择信号而输出所述第一命令和地址作为所述第二内部命令和地址。
8.根据权利要求7所述的半导体存储装置，其中，所述第一采样器包括：
第三触发器，所述第三触发器被配置为响应于所述第一时钟信号而输出所述缓冲的片选信号作为所述第一片选信号；
第四触发器，所述第四触发器被配置为响应于所述第二时钟信号而输出所述缓冲的片选信号作为所述第二片选信号；
第五触发器，所述第五触发器被配置为响应于所述第二时钟信号而输出所述第一片选信号作为所述第三片选信号；以及
第六触发器，所述第六触发器被配置为响应于所述第一时钟信号而输出所述第二片选信号作为所述第四片选信号。
9.根据权利要求7所述的半导体存储装置，其中，所述第二采样器包括：
第三触发器，所述第三触发器被配置为响应于所述第一时钟信号而输出所述缓冲的命令和地址作为所述第一命令和地址；以及
第四触发器，所述第四触发器被配置为响应于所述第二时钟信号而输出所述缓冲的命令和地址作为所述第二命令和地址。
10.根据权利要求7所述的半导体存储装置，其中，所述信号检测器包括：
第一逻辑门，所述第一逻辑门被配置为响应于所述第一时钟信号而输出所述第一片选信号作为所述第一选择信号；
第二逻辑门，所述第二逻辑门被配置为响应于所述第一时钟信号而输出所述第四片选信号作为所述第四选择信号；
第三逻辑门，所述第三逻辑门被配置为响应于所述第二时钟信号而输出所述第二片选信号作为所述第三选择信号；以及
第四逻辑门，所述第四逻辑门被配置为响应于所述第二时钟信号而输出所述第三片选信号作为所述第二选择信号。
11.根据权利要求7所述的半导体存储装置，其中，所述控制电路包括：
第一开关，所述第一开关被配置为响应于所述第一选择信号而输出所述第一命令和地址作为所述第一内部命令和地址；
第二开关，所述第二开关被配置为响应于所述第三选择信号而输出所述第二命令和地址作为所述第一内部命令和地址；
第三开关，所述第三开关被配置为响应于所述第四选择信号而输出所述第一命令和地址作为所述第二内部命令和地址；以及
第四开关，所述第四开关被配置为响应于所述第二选择信号而输出所述第二命令和地址作为所述第二内部命令和地址。
12.根据权利要求7所述的半导体存储装置，其中，所述标志信号生成器包括逻辑门，所述逻辑门被配置为组合所述第一片选信号和所述第二片选信号以生成所述标志信号。
13.根据权利要求1所述的半导体存储装置，其中，所述目标命令包括写入命令和读取命令中的一种，并且所述非目标命令包括非目标写入命令和非目标读取命令中的一种，
所述半导体存储装置还包括：
数据端子，所述数据端子被配置为输入和输出数据；以及
数据选通信号端子，所述数据选通信号端子被配置为输入和输出数据选通信号，并且
所述半导体存储装置响应于所述目标命令和所述非目标命令而控制用于所述数据端子和所述数据选通信号端子中的每一个端子的片内终结电阻器。
14.根据权利要求2所述的半导体存储装置，其中，所述目标命令包括写入命令和读取命令中的一种，并且所述非目标命令包括非目标写入命令和非目标读取命令中的一种，
所述命令译码器和地址生成器对包括在所述第一内部命令和地址及所述第二内部命令和地址中的命令信号进行译码以生成模式设置命令，并且使用包括在所述第一内部命令和地址及所述第二内部命令和地址中的地址信号来生成模式设置命令，
所述半导体存储装置还包括：
数据端子，所述数据端子被配置为输入和输出数据；
数据选通信号端子，所述数据选通信号端子被配置为输入和输出数据选通信号；
模式设置寄存器，所述模式设置寄存器被配置为响应于所述模式设置命令而接收所述模式设置代码，并且存储所述模式信号以及片内终结代码的值、片内终结接通写入等待时间的值、片内终结断开写入等待时间的值、片内终结接通读取等待时间的值和片内终结断开读取等待时间的值；
等待时间控制信号生成器，所述等待时间控制信号生成器被配置为在所述写入命令或所述非目标写入命令被生成时使用所述片内终结接通写入等待时间的值和所述片内终结断开写入等待时间的值来生成片内终结等待时间控制信号，而在所述读取命令或所述非目标读取命令被生成时使用所述片内终结接通读取等待时间的值和所述片内终结断开读取等待时间的值来生成片内终结等待时间控制信号；
片内终结控制器，所述片内终结控制器被配置为响应于所述片内终结等待时间控制信号而生成与所述写入命令、所述非目标写入命令、所述读取命令或所述非目标读取命令相对应的所述片内终结代码作为可变电阻代码；以及
终结电路，所述终结电路被配置为响应于所述可变电阻代码而改变片内终结电阻器的值。
15.根据权利要求14所述的半导体存储装置，其中，所述终结电路包括：
多个电阻器，所述多个电阻器中的每个电阻器连接在预定电压与多个节点中的相应的一个节点之间；以及
多个开关，所述多个开关中的每个开关连接在所述多个节点中的相应的一个节点与所述数据端子和所述数据选通信号端子中的相应的一个端子之间，并且响应于所述可变电阻代码而被接通或断开。
16.一种半导体存储装置，所述半导体存储装置包括：
分频器，所述分频器被配置为对时钟信号的频率进行分频以生成彼此反相的第一时钟信号和第二时钟信号；
第一采样器，所述第一采样器被配置为响应于所述第一时钟信号和所述第二时钟信号而对片选信号进行采样，生成第一片选信号和第二片选信号，并且响应于所述第二时钟信号而输出所述第一片选信号作为第三片选信号；
第二采样器，所述第二采样器被配置为响应于所述第一时钟信号和所述第二时钟信号而对命令和地址进行采样以生成第一命令和地址及第二命令和地址；
信号检测器，所述信号检测器被配置为响应于所述第一时钟信号而输出所述第一片选信号作为第一选择信号，并且响应于所述第二时钟信号而输出所述第三片选信号作为第二选择信号；
控制电路，所述控制电路被配置为响应于所述第一选择信号而输出所述第一命令和地址作为第一内部命令和地址，并且响应于所述第二选择信号而输出所述第二命令和地址作为第二内部命令和地址；以及
标志信号生成器，所述标志信号生成器被配置为使用所述第一片选信号和所述第二片选信号来生成标志信号。
17.根据权利要求16所述的半导体存储装置，其中，所述分频器包括：
第一触发器，所述第一触发器被配置为按2对所述时钟信号的频率进行分频以生成第一分频时钟信号和反相第一分频时钟信号；
第二触发器，所述第二触发器被配置为按2对所述第一分频时钟信号的频率进行分频以生成第二分频时钟信号和反相第二分频时钟信号；以及
选择器，所述选择器被配置为在模式信号是第一值时输出所述第一分频时钟信号作为所述第一时钟信号并且输出所述反相第一分频时钟信号作为所述第二时钟信号，而在所述模式信号是第二值时输出所述第二分频时钟信号作为所述第一时钟信号并且输出所述反相第二分频时钟信号作为所述第二时钟信号。
18.根据权利要求17所述的半导体存储装置，其中，所述第一采样器还响应于所述第一时钟信号而输出缓冲的片选信号作为第四片选信号，
所述信号检测器响应于所述第二时钟信号而输出所述第二片选信号作为第三选择信号并响应于所述第一时钟信号而输出所述第四片选信号作为第四选择信号，
所述控制电路响应于所述第三选择信号而输出所述第二命令和地址作为所述第一内部命令和地址并响应于所述第四选择信号而输出所述第一命令和地址作为所述第二内部命令和地址，以及
所述半导体存储装置响应于所述标志信号而对包括在所述第一内部命令和地址及所述第二内部命令和地址中的命令信号进行译码以生成目标命令或非目标命令。
19.一种存储系统，所述存储系统包括：
控制器；
第一存储体，所述第一存储体包括多个第一半导体存储装置；
第二存储体，所述第二存储体包括多个第二半导体存储装置；
第一反相片选信号线，所述第一反相片选信号线连接在所述控制器与所述第一存储体之间，并且被配置为传输第一反相片选信号；
第二反相片选信号线，所述二反相片选信号线连接在所述控制器与所述第二存储体之间，并且被配置为传输第二反相片选信号；
时钟信号线，所述时钟信号线由所述控制器、所述第一存储体和所述第二存储体共享，并且被配置为传输时钟信号；
命令和地址线，所述命令和地址线由所述控制器、所述第一存储体和所述第二存储体共享，并且被配置为传输命令和地址；以及
数据线，所述数据线由所述控制器、所述第一存储体和所述第二存储体共享，并且被配置为收发数据，
其中，所述控制器在所述时钟信号的第一上升沿处与具有去激活状态的所述第一反相片选信号和所述第二反相片选信号一起施加所述命令和地址，并且根据模式信号在所述时钟信号的第二上升沿或第三上升沿处与具有激活状态的所述第一反相片选信号和具有去激活状态的所述第二反相片选信号一起施加所述命令和地址，
每个所述半导体存储装置均包括命令和地址生成器，所述命令和地址生成器通过根据所述模式信号对所述时钟信号的频率进行分频来生成分频的第一时钟信号和第二时钟信号，当所述第一时钟信号具有比所述第二时钟信号更早的相位时，响应于所述第一时钟信号而输出所述第一反相片选信号作为第一片选信号，响应于所述第二时钟信号而输出所述第二反相片选信号作为第二片选信号，响应于所述第二时钟信号而输出所述第一片选信号作为第三片选信号，响应于所述第一时钟信号而输出所述命令和地址作为第一命令和地址，响应于所述第二时钟信号而输出所述命令和地址作为第二命令和地址，响应于所述第一时钟信号而输出所述第一片选信号作为第一选择信号，响应于所述第二时钟信号而输出所述第三片选信号作为第二选择信号，响应于所述第一选择信号而输出所述第一命令和地址作为第一内部命令和地址，响应于所述第二选择信号而输出所述第二命令和地址作为第二内部命令和地址，使用所述第一片选信号和所述第二片选信号来生成标志信号，并且响应于所述标志信号而对包括在所述第一内部命令和地址及所述第二内部命令和地址中的命令信号进行译码以生成目标命令或非目标命令，
每个所述半导体存储装置响应于所述目标命令和所述非目标命令而控制片内终结电阻器。
20.根据权利要求19所述的存储系统，其中，每个所述半导体存储装置的命令和地址生成器在所述第二时钟信号具有比所述第一时钟信号更早的相位时，响应于所述第一时钟信号而输出所述第二片选信号作为第四片选信号，响应于所述第二时钟信号而输出所述第二片选信号作为第三选择信号，响应于所述第一时钟信号而输出所述第四片选信号作为第四选择信号，响应于所述第三选择信号而输出所述第二命令和地址作为所述第一内部命令和地址，并且响应于所述第四选择信号而输出所述第一命令和地址作为所述第二内部命令和地址。
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