CN117672298A - 存储器的时钟架构及存储器 - Google Patents

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    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Abstract

本公开涉及半导体电路设计领域，特别涉及一种存储器的时钟架构及存储器，存储器的时钟架构包括：片上系统，被配置为，产生频率和幅值相同的第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号；其中，第一振荡信号和第二振荡信号的相位相差90°，第一振荡信号和第三振荡信号的相位相差180°，第一振荡信号和第四振荡信号的相位相差270°；存储芯片，被配置为，基于第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号的信号沿输出数据信号，且基于第一振荡信号和第三振荡信号的信号沿输出命令/地址信号，所述信号沿为上升沿或下降沿，通过低速时钟信号完成高速数据处理的同时，避免时钟信号的同步以及占空比对存储器读写的影响。

Description

存储器的时钟架构及存储器
技术领域
本公开涉及半导体电路设计领域，特别涉及一种存储器的时钟架构及存储器。
背景技术
对于LPDDR5的存储器，在进行数据读出时，基于读时钟RDQS_t以及RDQS_c双边沿采样以完成数据读出；在进行数据写入时，基于写时钟WCK_t以及WCL_c双边沿采样以完成数据写入；在进行命令/地址信号CA输入时，基于地址/命令时钟CK_t以及CK_c双边沿一样以完成命令/地址信号的输入控制。
在一个例子中，对于8引脚4通道的LPDDR5存储器，以存储模式下读写6400Mbps数据速率为例示例，数据速率6400Mbps即存储器的数据输入/输出总线上传输的数据DQ速率约为6400Mbps；数据由双边沿时钟采样，即读时钟RDQS_t以及RDQS_c和写时钟WCK_t以及WCL_c的频率约为3200MHz；LPDDR5在高速数据传输过程中，读时钟RDQS_t以及RDQS_c和写时钟WCK_t以及WCL_c的频率约地址/命令时钟CK_t以及CK_c频率的4倍，即地址/命令时钟CK_t以及CK_c频率约为800MHz；地址/命令信号CA同样为双边沿采样，即地址/命令信号的数据速率约为1600Mbps。
由上述举例可知，LPDDDR5通过双边沿采样地址/命令信号以及读写数据，可以以较小的时钟频率进行高速数据的处理，提高了存储器的数据存储速度；然而，基于双边沿采样的数据模式，时钟信号的占空比变化对读操作和写操作的眼图的影响较大，需要额外调节时钟信号的占空比，以稳定各时钟信号的占空比；另外，在这种采样模式下，还需进行读时钟RDQS_t和RDQS_c的同步、写时钟WCK_t和WCL_c的同步以及地址/命令时钟CK_t和CK_c的同步，在一定程度上，影响了后续对存储器读写速率的提升。
发明内容
本公开实施例提供一种存储器的时钟架构及存储器，通过低速时钟信号完成高速数据处理的同时，避免时钟信号的同步以及占空比对存储器读写的影响。
本公开一实施例提供了一种数据存取校验方法，包括：片上系统，被配置为，产生频率和幅值相同的第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号；其中，第一振荡信号和第二振荡信号的相位相差90°，第一振荡信号和第三振荡信号的相位相差180°，第一振荡信号和第四振荡信号的相位相差270°；存储芯片，被配置为，基于第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号的信号沿输出数据信号，存储芯片还被配置为，基于第一振荡信号和第三振荡信号的信号沿输出命令/地址信号；所述信号沿为上升沿或下降沿。
本实施例通过片上系统产生四相位的第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号，假设第一振荡信号的频率约为1600MHzs，基于第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号采样后获取的数据速率约为6400Mbps，地址/命令信号基于第一振荡信号和第三振荡信号采样后，获取的地址/命令信号的速率约为3200Mbps，实现了以较低频率的时钟信号进行高速数据的处理；另外，由于数据仅基于上升沿和下降沿的其中一者进行采样，时钟信号的占空比对读操作和写操作的眼图影响较小，且无需在进行时钟信号的同步，有利于后续对存储器读写速率的提升。
另外，片上系统，包括：振荡产生单元，用于产生初始振荡信号；信号产生模块，连接振荡产生单元，被配置为，基于初始振荡信号，产生第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号。
另外，信号产生模块，包括：鉴相器，被配置为，检测初始振荡信号和压控振荡器的输出信号的相位差，并将相位差转换为初始电压信号输出；低通滤波器，连接鉴相器，被配置为，对初始电压信号滤波以生成控制电压信号；压控振荡器，连接低通滤波器，被配置为，基于控制电压信号，调节生成的第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号的频率；反馈分频器，连接压控振荡器和鉴相器，被配置为，将第一振荡信号的频率调节N倍后输入鉴相器，N为正数。
另外，压控振荡器，包括：第一反相器，输入端连接第四反相器的输出端，输出端连接第二反相器的输入端；第二反相器的输入端用于输出第三振荡信号和第四振荡信号的其中一者，输出端用于输出第一振荡信号和第二振荡信号的其中一者；第三反相器，输入端连接第二反相器的输出端，输出端连接第四反相器的输入端；第四反相器的输入端用于输出第三振荡信号和第四振荡信号的另外一者，输出端用于输出第一振荡信号和第二振荡信号的另外一者；第五反相器，输入端连接第四反相器的输出端，输出端连接第二反相器的输入端；第六反相器，输入端连接第二反相器的输出端，输出端连接第四反相器的输入端；第七反相器，输入端连接第三反相器的输出端，输出端连接第一反相器的输入端；第八反相器，输入端连接第一反相器的输出端，输出端连接第三反相器的输入端。
另外，片上系统，还包括：第一分频器，连接信号产生模块，被配置为，将初始振荡信号的频率调节R倍后输入信号产生模块，R为正数。通过设置第一分频器，使得生成的第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号的频率为初始振荡信号的N/R倍，以灵活调节生成的第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号的频率。
另外，片上系统，还包括：第二分频器，连接信号产生模块，被配置为，将第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号的频率调节O倍后输出，O为正数。通过设置第二分频器，使得生成的第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号的频率为初始振荡信号的N/O倍，以灵活调节生成的第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号的频率。
另外，存储芯片，包括：信号转换模块，被配置为，调节第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号的幅值，以生成相应的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号；第一控制模块，连接信号转换模块，被配置为，基于第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的信号沿，采样初始数据信号，以输出数据信号。第二控制信号，连接信号转换模块，被配置为，基于第一时钟信号和第三时钟信号的信号沿，采样初始命令/地址信号，以输出命令/地址信号。
另外，信号转换模块，包括：第一驱动器，被配置为，基于第一振荡信号和第三振荡信号产生第一时钟信号和第三时钟信号；第二驱动器，被配置为，基于第二振荡信号和第四振荡信号产生第二时钟信号和第四时钟信号。通过差分输入的方式生成的第一时钟信号和第三时钟信号的更加准确，从而准确控制存储芯片对于数据信号以及命令/地址信号的生成。
另外，第一驱动器，包括：第一P型晶体管，栅极用于接收第三振荡信号，源极连接第三开关晶体管的漏极，漏极连接第一N型晶体管的漏极；第二P型晶体管，栅极用于接收第一振荡信号，源极连接第三开关晶体管的漏极，漏极连接第二N型晶体管的漏极；第一N型晶体管的栅极连接第四开关晶体管的漏极，且连接第一P型晶体管的漏极，源极接地；第二N型晶体管的栅极连接第四开关晶体管的漏极，源极接地，漏极连接输出传输线；第三开关晶体管的栅极用于接收使能信号，源极用于接收电源电压；第四开关晶体管的栅极用于接收使能信号，源极接地；输出传输线用于输出第三时钟信号，且输出传输线通过输出反相器输出第一时钟信号。
另外，第一驱动器，还包括：第一开关晶体管，栅极用于接收使能信号，源极用于接收电源电压，漏极连接第一调整晶体管的源极；第一调整晶体管的栅极用于接收第一调整信号，漏极连接第三开关晶体管的漏极；第二开关晶体管，栅极用于接收使能信号，源极用于接收电源电压，漏极连接第二调整晶体管的源极；第二调整晶体管的栅极用于接收第二调整信号，漏极连接第三开关晶体管的漏极。通过第一开关晶体管、第二开关晶体管、第一调整晶体管和第二调整晶体管的协调控制，以增大第一P型晶体管和第二P型晶体管的源极电压，从而改变生成的第一时钟信号和第三时钟信号的幅值。
另外，第一驱动器，还包括：第一复位晶体管，栅极用于接收第一复位信号，源极用于接收电源电压，漏极连接输出传输线；第二复位晶体管，栅极用于接收第二复位信号，源极接地，漏极连接输出传输线。
另外，信号转换模块，包括：第一驱动器，被配置为，基于第一振荡信号产生第一时钟信号；第二驱动器，被配置为，基于第二振荡信号产生第二时钟信号；第三驱动器，被配置为，基于第三振荡信号产生第三时钟信号；第四驱动器，被配置为，基于第四振荡信号产生第四时钟信号。
另外，第一控制模块，包括：第一数据模块，用于接收初始数据信号、第一参考信号和第一时钟信号，被配置为，基于第一时钟信号的信号沿，比较初始数据信号和第一参考信号，以生成数据信号；第二数据模块，用于接收初始数据信号、第一参考信号和第二时钟信号，被配置为，基于第二时钟信号的信号沿，比较初始数据信号和第一参考信号，以生成数据信号；第三数据模块，用于接收初始数据信号、第一参考信号和第三时钟信号，被配置为，基于第三时钟信号的信号沿，比较初始数据信号和第一参考信号，以生成数据信号；第四数据模块，用于接收初始数据信号、第一参考信号和第四时钟信号，被配置为，基于第四时钟信号的信号沿，比较初始数据信号和第一参考信号，以生成数据信号。
另外，第二控制模块，包括：第一命令/地址模块，用于接收初始命令/地址信号、第二参考信号和第一时钟信号，被配置为，基于第一时钟信号的信号沿，比较初始命令/地址信号和第二参考信号，以生成命令/地址信号；第二命令/地址模块，用于接收初始命令/地址信号、第二参考信号和第三时钟信号，被配置为，基于第三时钟信号的信号沿，比较初始命令/地址信号和第二参考信号，以生成命令/地址信号。
本公开又一实施例还提供了一种存储器，基于上述实施例提供的存储器时钟结构构建，以输出数据信号以及命令/地址信号，通过低速时钟信号完成高速数据处理的同时，避免时钟信号的同步以及占空比对存储器读写的影响。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例提供的存储器的时钟结构的结构示意图；
图2为本公开一实施例提供的存储芯片基于第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号进行数据信号和命令/地址信号输入的时序示意图；
图3为本公开一实施例提供的信号产生模块的结构示意图；
图4为本公开一实施例提供的压控振荡器的结构示意图；
图5为本公开一实施例提供的第一分频器、第二分频器和信号产生模块的连接示意图；
图6为本公开一实施例提供的一种信号转换模块的结构示意图；
图7为本公开一实施例提供的第一驱动器的电路结构示意图；
图8为本公开一实施例提供的另一种信号转换模块的结构示意图；
图9为本公开一实施例提供的第一控制模块的结构示意图；
图10为本公开一实施例提供的第二控制模块的结构示意图。
具体实施方式
由背景技术可知，LPDDDR5通过双边沿采样地址/命令信号以及读写数据，可以以较小的时钟频率进行高速数据的处理，提高了存储器的数据存储速度；然而，基于双边沿采样的数据模式，时钟信号的占空比变化对读操作和写操作的眼图的影响较大，需要额外调节时钟信号的占空比，以稳定各时钟信号的占空比；另外，在这种采样模式下，还需进行读时钟RDQS_t和RDQS_c的同步、写时钟WCK_t和WCL_c的同步以及地址/命令时钟CK_t和CK_c的同步，在一定程度上，影响了后续对存储器读写速率的提升。
本公开一实施例提供了一种存储器的时钟架构，通过低速时钟信号完成高速数据处理的同时，避免时钟信号的同步以及占空比对存储器读写的影响。
本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本公开的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。
图1为本实施例提供的存储器的时钟结构的结构示意图，图2为本实施例提供的存储芯片基于第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号进行数据信号和命令/地址信号输入的时序示意图，图3为本实施例提供的信号产生模块的结构示意图，图4为本实施例提供的压控振荡器的结构示意图，图5为本实施例提供的第一分频器、第二分频器和信号产生模块的连接示意图，图6为本实施例提供的一种信号转换模块的结构示意图，图7为本实施例提供的第一驱动器的电路结构示意图，图8为本实施例提供的另一种信号转换模块的结构示意图，图9为本实施例提供的第一控制模块的结构示意图，图10为本实施例提供的第二控制模块的结构示意图，以下结合附图对本实施例提供的存储器的时钟架构进行详细说明，具体如下：
参考图1，存储器的时钟架构，包括：
片上系统100，被配置为，产生频率和幅值相同的第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号；其中，第一振荡信号和第二振荡信号的相位相差90°，第一振荡信号和第三振荡信号的相位相差180°，第一振荡信号和第四振荡信号的相位相差270°。
存储芯片200，被配置为，基于第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号的上升沿输出数据信号。具体地，第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号作为存储芯片200的读时钟/写时钟，控制存储芯片200进行数据的写入/读出。
存储芯片200还被配置为，基于第一振荡信号和第三振荡信号的上升沿输出命令/地址信号。具体地，第一振荡信号和第三振荡信号作为存储芯片200的地址/命令时钟，控制存储芯片200进行命令信号和地址信号的控制。
具体参考图2，存储芯片200基于第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号采样以输出数据信号，使得数据信号的速率为第一振荡信号的频率的4倍；存储芯片200基于第一振荡信号和第三振荡信号采样以输出命令/地址信号，使得命令/地址信号的频率为第一振荡信号的频率的2倍，实现了以较低频率的时钟信号进行高速数据的处理。
本实施例通过片上系统产生四相位的第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号，假设第一振荡信号的频率约为1600MHz，基于第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号采样后获取的数据速率约为6400Mbps，地址/命令信号基于第一振荡信号和第三振荡信号采样后，获取的地址/命令信号的速率约为3200Mbps，实现了以较低频率的时钟信号进行高速数据的处理；另外，由于数据仅基于上升沿和下降沿的其中一者进行采样，时钟信号的占空比对读操作和写操作的眼图影响较小，且无需在进行时钟信号的同步，有利于后续对存储器读写速率的提升。
需要说明的是，在本实施例的描述中，以第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号的上升沿输出数据信号和命令/地址信号为例进行详细说明，并不构成对本实施例的限定；在一些实施例中，可以相应调整为，基于第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号的下降沿输出数据信号并基于第一振荡信号和第三振荡信号的下降沿输出命令/地址信号，无论基于第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号的上升沿还是下降沿输出数据信号和命令/地址信号，皆属于本公开的保护范围。
继续参考图1，对于本实施例提供的片上系统100，在一些实施例中，片上系统100，包括：振荡产生单元101，用于产生初始振荡信号，信号产生模块102，连接振荡产生单元101，被配置为，基于初始振荡信号，产生第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号。
在一个例子中，振荡产生单元101可以基于环形振荡器产生初始振荡信号；在另一个例子中，振荡产生单元101可以基于晶振产生初始振荡信号，相应地，晶振可以为石英晶体谐振器、时钟振荡器、温补晶振、压控晶振或恒温晶振的其中一种。
对于信号产生模块102，在一些实施例中，参考图3，信号产生模块102，包括：
鉴相器301，被配置为，检测初始振荡信号和压控振荡器303的输出信号的相位差，并将相位差转换为初始电压信号输出。
低通滤波器302，连接鉴相器301，被配置为，对初始电压信号滤波以生成控制电压信号。
压控振荡器303，连接低通滤波器302，被配置为，基于控制电压信号，调节生成的第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号的频率。
反馈分频器304，连接压控振荡器303和鉴相器301，被配置为，将第一振荡信号的频率调节N倍后输入鉴相器，N为正数。
具体地，鉴相器301通常由模拟乘法器组成，假设初始振荡信号为：
Ui(t)＝Um*Sin[ωit+θi(t)] (1)
压控振荡器303的输出信号为：Uo(t)＝Uom*Cos[ω0t+θ0(t)] (2)
(1)式中的ωi为输入信号的瞬时振荡角频率，(2)式中的ω0为压控振荡器303在输入控制电压为零或为直流电压时的振荡角频率，称为压控振荡器303的固有振荡角频率，θi(t)为初始振荡信号瞬时相位，θ0(t)为压控振荡器303输出信号的瞬时相位。
鉴相器301的输出为：Ud＝K*Ui(t)*Uo(t)＝K*Um*Uom*Sin[ωit+θi(t)]*Cos[ω0t+θ0(t)]＝K/2*Um*Uom*Sin[ωit+θi(t)+ω0t+θ0(t)]+K/2*Um*Uom*Sin{[ωit+θi(t)]-[ω0t+θ0(t)]}(3)
(3)式经过低通滤波器302后过滤掉和频分量，差频分量作为压控振荡器303的控制电压信号。
根据向量关系可得瞬时频率和瞬时相位的关系为：ω(t)＝dθi(t)/dt (4)
结合(3)和(4)式可得：dθd/dt＝d(ωi-ω0)t/dt-d[θi(t)-θ0(t)]/dt (5)
(5)式中的θd为初始振荡信号和压控振荡器303的输出信号的相位差。
(5)式等于0，说明信号产生模块102进入相位锁定的状态，此时初始振荡信号和压控振荡器303的输出信号的频率和相位保持恒定不变的状态，Ud为恒定值；(5)式不等于0，说明信号产生模块102未进入相位锁定的状态，此时初始振荡信号和压控振荡器303的输出信号的频率和相位不同，Ud随时间变化。
在压控振荡器303的反馈通路上设置反馈分频器304，使得压控振荡器303的输出信号的频率为初始振荡信号的频率的N倍；具体地，当N设置为大于1的正数时，压控振荡器303的输出信号的频率相较于初始振荡信号的频率进行了放大；当N设置为小于1的正数时，压控振荡器303的输出信号的频率相较于初始振荡信号的频率进行了缩小。
对于压控振荡器303，参考图4，在一些实施例中，压控振荡器303包括：第一反相器F1，输入端连接第四反相器的输入端，输出端连接第二反相器的输入端；第二反相器F2的输入端用于输出第三振荡信号和第四振荡信号的其中一者，输出端用于输出第一振荡信号和第二振荡信号的其中一者；第三反相器F3，输入端连接第二反相器F2的输出端，输出端连接第四反相器F4的输入端；第四反相器F4的输入端用于输出第三振荡信号和第四振荡信号的另外一者，输出端用于输出第一振荡信号和第二振荡信号的另外一者；第五反相器F5，输入端连接第四反相器F4的输出端，输出端连接第二反相器F2的输入端；第六反相器F6，输入端连接第二反相器F2的输出端，输出端连接第四反相器F4的输入端；第七反相器F7，输入端连接第三反相器F3的输出端，输出端连接第一反相器F1的输入端；第八反相器F8，输入端连接第一反相器F1的输出端，输出端连接第三反相器F3的输入端。
其中，控制电压信号用于控制第一反相器F1、第二反相器F2、第三反相器F3、第四反相器F4、第五反相器F5、第六反相器F6、第七反相器F7和第八反相器F8的延迟。
在图4的示例中，第一反相器F1的输出端通过第一输出反相器S1输出第三振荡信号，第二反相器F2的输出端通过第二输出反相器S2输出第一振荡信号，第三反相器F3的输出端通过第三输出反相器S3输出第四振荡信号，第四反相器F4的输出端通过第四输出反相器S4输出第二振荡信号；在其他实施例中，也可以通过第一反相器的输出端直接输出第一振荡信号，第二反相器的输出端直接输出第三振荡信号，第三反相器的输出端直接输出第二振荡信号，第四反相器的输出端直接输出第四振荡信号。
在一些实施例中，参考图5，片上系统100，还包括：第一分频器401，连接信号产生模块102，被配置为，将初始振荡信号的频率调节R倍后输入信号产生模块，R为正数。通过设置第一分频器401，使得生成的第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号的频率为初始振荡信号的N/R倍，以灵活调节生成的第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号的频率。具体地，具体地，当R设置为大于N的正数时，压控振荡器303的输出信号的频率相较于初始振荡信号的频率进行了缩小；当R设置为小于N的正数时，压控振荡器303的输出信号的频率相较于初始振荡信号的频率进行了放大。
在一些实施例中，片上系统100，还包括：第二分频器402，连接信号产生模块102，被配置为，将第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号的频率调节O倍后输出，O为正数。通过设置第二分频器402，使得生成的第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号的频率为初始振荡信号的N/O倍，以灵活调节生成的第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号的频率。具体地，当O设置为大于N的正数时，压控振荡器303的输出信号的频率相较于初始振荡信号的频率进行了缩小；当O设置为小于N的正数时，压控振荡器303的输出信号的频率相较于初始振荡信号的频率进行了放大。
另外，通过设置第一分频器401和第二分频器402，使得生成的第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号的频率为初始振荡信号的N/(O*R)倍，以进一步调节生成的第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号的频率。具体地，当O*R设置为大于N的正数时，压控振荡器303的输出信号的频率相较于初始振荡信号的频率进行了缩小；当O*R设置为小于N的正数时，压控振荡器303的输出信号的频率相较于初始振荡信号的频率进行了放大。
继续参考图1，对于本实施例提供的存储芯片200，在一些实施例中，存储芯片200，包括：信号转换模块203，被配置为，调节第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号的幅值，以生成相应的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号；第一控制模块201，连接信号转换模块203，被配置为，基于第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的上升沿，采样初始数据信号，以输出数据信号；第二控制信号202，连接信号转换模块203，被配置为，基于第一时钟信号和第三时钟信号的上升沿，采样初始命令/地址信号，以输出命令/地址信号。
通过信号转换模块203调节第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号的幅值，以生成相应的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号，从而使得第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号作为存储芯片200的时钟信号，控制数据信号以及命令/地址信号的生成。
在一些实施例中，第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号基于查差分输入的方式生成；参考图6，信号转换模块203，包括：第一驱动器Q1，被配置为，基于第一振荡信号和第三振荡信号产生第一时钟信号和第三时钟信号；第二驱动器Q2，被配置为，基于第二振荡信号和第四振荡信号产生第二时钟信号和第四时钟信号。通过差分输入的方式生成的第一时钟信号和第三时钟信号的更加准确，从而准确控制存储芯片200对于数据信号以及命令/地址信号的生成。
对于第一驱动器Q1，第一驱动器Q1包括：第一P型晶体管P1，栅极用于接收第三振荡信号，源极连接第三开关晶体管K3的漏极，漏极连接第一N型晶体管N1的漏极；第二P型晶体管P2，栅极用于接收第一振荡信号，源极连接第三开关晶体管K3的漏极，漏极连接第二N型晶体管N2的漏极；第一N型晶体管N1的栅极连接第四开关晶体管K4的漏极，且连接第一P型晶体管P1的漏极，源极接地；第二N型晶体管N2的栅极连接第四开关晶体管K4的漏极，源极接地，漏极连接输出传输线；第三开关晶体管K3的栅极用于接收使能信号，源极用于接收电源电压Vcc；第四开关晶体管K4的栅极用于接收使能信号，源极接地；输出传输线用于输出第三时钟信号，且输出传输先通过输出反相器S5输出第一时钟信号。
具体地，当使能信号为高电平，第三开关晶体管K3关断，第四开关晶体管K4导通，此时，无论第一振荡信号和第二振荡信号的输入为高电平还是低电平，输出的第一时钟信号和第二时钟信号为低电平；当使能信号为低电平，第三开关晶体管K3导通，第四开关晶体管K4关断，此时，若第一振荡信号为高电平，则第三振荡信号为低电平，第一P型晶体管P1导通，上拉第一N型晶体管N1和第二N型晶体管N2的栅极电位，第二N型晶体管N2导通，下拉输出传输线的电平，输出的第三时钟信号为低电平，第一时钟信号为高电平；若第一振荡信号为低电平，则第三振荡信号为高电平，第二P型晶体管P2导通，上拉输出传输线的电平，输出的第三时钟信号为高电平，第一时钟信号为低电平。在一些实施例中，第一驱动器Q1还包括：第一开关晶体管K1，栅极用于接收使能信号，源极用于接收电源电压Vcc，漏极连接第一调整晶体管T1的源极；第一调整晶体管T1的栅极用于接收第一调整信号，漏极连接第三开关晶体管K3的漏极；第二开关晶体管K2，栅极用于接收使能信号，源极用于接收电源电压Vcc，漏极连接第二调整晶体管T2的源极，第二调整晶体管T2的栅极用于接收第二调整信号，漏极连接第三开关晶体管K3的漏极。
具体地，当使能信号为低电平时，通过第一调整信号导通第一调整晶体管T1，从而增大第一P型晶体管P1和第二P型晶体管P2的源极电压，或通过第二调整信号导通第二调整晶体管T2，从而增大第一P型晶体管P1和第二P型晶体管P2的源极电压。
通过第一开关晶体管K1、第二开关晶体管K2、第一调整晶体管T1和第二调整晶体管T2的协调控制，以增大第一P型晶体管P1和第二P型晶体管P2的源极电压，从而改变生成的第一时钟信号和第三时钟信号的幅值。在一些实施例中，可以通过改变第一调整晶体管T1和第二调整晶体管T2的宽敞比，从而实现对第一P型晶体管P1和第二P型晶体管P2的源极电压的梯度提高，在一些实施例中，可以通过改变第一调整信号和第二调整信号的大小，从而控制第一调整晶体管T1和第二调整晶体管T2的开启程度，从而实现对第一P型晶体管P1和第二P型晶体管P2的源极电压的梯度提高。
在一些实施例中，第一驱动器Q1，还包括：第一复位晶体管W1，栅极用于接收第一复位信号，源极用于接收电源电压，漏极连接输出传输线；第二复位晶体管W2，栅极用于接收第二复位信号，源极接地，漏极连接输出传输线。
具体地，当第一复位信号为低电平，第一复位晶体管W1导通，输出传输线的电平强制拉高；当第二复位电平为高电平，第二复位晶体管W2导通，输出传输线的电平强制拉低。
需要说明的是，第二驱动器Q2的结构与第一驱动器Q1的结构相同，对于第二驱动器Q2的描述参考上述第一驱动器Q1的结构，本实施例不再赘述。
在一些实施例中，第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号基于相应的第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号直接生成；参考图8，信号转换模块203，包括：第一驱动器Q1，被配置为，基于第一振荡信号产生第一时钟信号；第二驱动器Q2，被配置为，基于第二振荡信号产生第二时钟信号；第三驱动器Q3，被配置为，基于第三振荡信号产生第三时钟信号；第四驱动器Q4，被配置为，基于第四振荡信号产生第四时钟信号。
对于第一控制模块201，参考图9，第一控制模块201，包括：第一数据模块501，用于接收初始数据信号、第一参考信号和第一时钟信号，被配置为，基于第一时钟信号的上升沿，比较初始数据信号和第一参考信号，以生成数据信号；第二数据模块502，用于接收初始数据信号、第一参考信号和第二时钟信号，被配置为，基于第二时钟信号的上升沿，比较初始数据信号和第一参考信号，以生成数据信号；第三数据模块503，用于接收初始数据信号、第一参考信号和第三时钟信号，被配置为，基于第三时钟信号的上升沿，比较初始数据信号和第一参考信号，以生成数据信号；第四数据模块504，用于接收初始数据信号、第一参考信号和第四时钟信号，被配置为，基于第四时钟信号的上升沿，比较初始数据信号和第一参考信号，以生成数据信号；
具体地，第一数据模块501基于第一时钟信号的上升沿驱动，第二数据模块502基于第二时钟信号的上升沿驱动，第三数据模块503基于第三时钟信号的上升沿驱动，第四数据模块504基于第四时钟信号的上升沿驱动，导通的第一数据模块501、第二数据模块502、第三数据模块503或第四数据模块504基于初始数据信号和第一参考信号的比较结果，生成数据信号。
在一个例子中，若初始数据信号的电平大于等于第一参考信号，生成的数据信号为高电平，若初始数据信号的电平小于第一参考信号，生成的数据信号为低电平。
对于第二控制模块202，参考图10，第二控制模块202，包括：第一命令/地址模块601，用于接收初始命令/地址信号、第二参考信号和第一时钟信号，被配置为，基于第一时钟信号的上升沿，比较初始命令/地址信号和第二参考信号，以生成命令/地址信号；第二命令/地址模块602，用于接收初始命令/地址信号、第二参考信号和第三时钟信号，被配置为，基于第三时钟信号的上升沿，比较初始命令/地址信号和第二参考信号，以生成命令/地址信号。
具体地，第一命令/地址模块601基于第一时钟信号的上升沿驱动，第二命令/地址模块602基于第三时钟信号的上升沿驱动，导通的第一命令/地址模块601或第二命令/地址模块602基于初始命令/地址信号和第二参考信号的比较结果，生成命令/地址信号。
在一个例子中，若初始命令/地址信号的电平大于等于第二参考信号，生成的命令/地址信号为高电平，若初始命令/地址信号的电平小于第二参考信号，生成的命令/地址信号为低电平。
对于上述提及的第一参考信号和第二参考信号，在一些实施例中，第一参考信号和第二参考信号可基于同一参考电平设置；在另一些实施例中，第一参考信号和第二参考信号的参考电平可以设置为不同电平。
需要说明的是，本实施例以第一时钟信号(第一振荡信号)和第三时钟信号(第三振荡信号)控制命令/地址信号的输出为例进行具体说明，在一些实施例中，命令/地址信号的输出可以基于第二时钟信号和第四时钟信号的控制。
本实施例通过片上系统产生四相位的第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号，假设第一振荡信号的频率约为1600MHz，基于第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号采样后获取的数据速率约为6400Mbps，地址/命令信号基于第一振荡信号和第三振荡信号采样后，获取的地址/命令信号的速率约为3200Mbps，实现了以较低频率的时钟信号进行高速数据的处理；另外，由于数据仅基于上升沿和下降沿的其中一者进行采样，时钟信号的占空比对读操作和写操作的眼图影响较小，且无需在进行时钟信号的同步，有利于后续对存储器读写速率的提升。
需要说明的是，上述实施例所提供的存储器的时钟架构中所揭露的特征，在不冲突的情况下可以任意组合，可以得到新的存储器的时钟架构实施例。
本公开另一实施例提供一种存储器，基于上述实施例提供的存储器时钟结构构建，以输出数据信号以及命令/地址信号，通过低速时钟信号完成高速数据处理的同时，避免时钟信号的同步以及占空比对存储器读写的影响。
具体地，通过片上系统产生四相位的第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号，假设第一振荡信号的频率约为1600MHz，基于第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号采样后获取的数据速率约为6400Mbps，地址/命令信号基于第一振荡信号和第三振荡信号采样后，获取的地址/命令信号的速率约为3200Mbps，实现了以较低频率的时钟信号进行高速数据的处理；另外，由于数据仅基于上升沿和下降沿的其中一者进行采样，时钟信号的占空比对读操作和写操作的眼图影响较小，且无需在进行时钟信号的同步，有利于后续对存储器读写速率的提升。
在一些例子中，存储器可以是基于半导体装置或组件的存储单元或装置。例如，存储器装置可以是易失性存储器，例如动态随机存取存储器DRAM、同步动态随机存取存储器SDRAM、双倍数据速率同步动态随机存取存储器DDR SDRAM、低功率双倍数据速率同步动态随机存取存储器LPDDR SDRAM、图形双倍数据速率同步动态随机存取存储器GDDR SDRAM、双倍数据速率类型双同步动态随机存取存储器DDR2SDRAM、双倍数据速率类型三同步动态随机存取存储器DDR3SDRAM、双倍数据速率第四代同步动态随机存取存储器DDR4SDRAM、晶闸管随机存取存储器TRAM等；或者可以是非易失性存储器，例如相变随机存取存储器PRAM、磁性随机存取存储器MRAM、电阻式随机存取存储器RRAM等。
本领域的普通技术人员可以理解，上述各实施例是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。

Claims (15)

1.一种存储器的时钟架构，其特征在于，包括：
片上系统，被配置为，产生频率和幅值相同的第一振荡信号、第二振荡信号、第三振荡信号和第四振荡信号；
其中，所述第一振荡信号和所述第二振荡信号的相位相差90°，所述第一振荡信号和所述第三振荡信号的相位相差180°，所述第一振荡信号和所述第四振荡信号的相位相差270°；
存储芯片，被配置为，基于所述第一振荡信号、所述第二振荡信号、所述第三振荡信号和所述第四振荡信号的信号沿输出数据信号，所述存储芯片还被配置为，基于所述第一振荡信号和所述第三振荡信号的信号沿输出命令/地址信号；所述信号沿为上升沿或下降沿。
2.根据权利要求1所述的存储器的时钟架构，其特征在于，所述片上系统，包括：
振荡产生单元，用于产生初始振荡信号；
信号产生模块，连接振荡产生单元，被配置为，基于所述初始振荡信号，产生所述第一振荡信号、所述第二振荡信号、所述第三振荡信号和所述第四振荡信号。
3.根据权利要求2所述的存储器的时钟架构，其特征在于，所述信号产生模块，包括：
鉴相器，被配置为，检测所述初始振荡信号和压控振荡器的输出信号的相位差，并将所述相位差转换为初始电压信号输出；
低通滤波器，连接所述鉴相器，被配置为，对所述初始电压信号滤波以生成控制电压信号；
所述压控振荡器，连接所述低通滤波器，被配置为，基于所述控制电压信号，调节生成的所述第一振荡信号、所述第二振荡信号、所述第三振荡信号和所述第四振荡信号的频率；
反馈分频器，连接所述压控振荡器和所述鉴相器，被配置为，将所述第一振荡信号的频率调节N倍后输入所述鉴相器，所述N为正数。
4.根据权利要求3所述的存储器的时钟架构，其特征在于，所述压控振荡器，包括：
第一反相器，输入端连接第四反相器的输出端，输出端连接第二反相器的输入端；
所述第二反相器的输入端用于输出所述第三振荡信号和所述第四振荡信号的其中一者，输出端用于输出所述第一振荡信号和所述第二振荡信号的其中一者；
第三反相器，输入端连接所述第二反相器的输出端，输出端连接所述第四反相器的输入端；
所述第四反相器的输入端用于输出所述第三振荡信号和所述第四振荡信号的另外一者，输出端用于输出所述第一振荡信号和所述第二振荡信号的另外一者；
第五反相器，输入端连接所述第四反相器的输出端，输出端连接所述第二反相器的输入端；
第六反相器，输入端连接所述第二反相器的输出端，输出端连接所述第四反相器的输入端；
第七反相器，输入端连接所述第三反相器的输出端，输出端连接所述第一反相器的输入端；
第八反相器，输入端连接所述第一反相器的输出端，输出端连接所述第三反相器的输入端。
5.根据权利要求2所述的存储器的时钟架构，其特征在于，所述片上系统，还包括：
第一分频器，连接所述信号产生模块，被配置为，将所述初始振荡信号的频率调节R倍后输入所述信号产生模块，所述R为正数。
6.根据权利要求2所述的存储器的时钟架构，其特征在于，所述片上系统，还包括：
第二分频器，连接所述信号产生模块，被配置为，将所述第一振荡信号、所述第二振荡信号、所述第三振荡信号和所述第四振荡信号的频率调节O倍后输出，所述O为正数。
7.根据权利要求1所述的存储器的时钟架构，其特征在于，所述存储芯片，包括：
信号转换模块，被配置为，调节所述第一振荡信号、所述第二振荡信号、所述第三振荡信号和所述第四振荡信号的幅值，以生成相应的第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号；
第一控制模块，连接所述信号转换模块，被配置为，基于所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号的信号沿，采样初始数据信号，以输出数据信号；
第二控制信号，连接所述信号转换模块，被配置为，基于所述第一时钟信号和所述第三时钟信号的信号沿，采样初始命令/地址信号，以输出命令/地址信号。
8.根据权利要求7所述的存储器的时钟架构，其特征在于，所述信号转换模块，包括：
第一驱动器，被配置为，基于所述第一振荡信号和所述第三振荡信号产生所述第一时钟信号和所述第三时钟信号；
第二驱动器，被配置为，基于所述第二振荡信号和所述第四振荡信号产生所述第二时钟信号和所述第四时钟信号。
9.根据权利要求8所述的存储器的时钟架构，其特征在于，所述第一驱动器，包括：
第一P型晶体管，栅极用于接收所述第三振荡信号，源极连接第三开关晶体管的漏极，漏极连接第一N型晶体管的漏极；
第二P型晶体管，栅极用于接收所述第一振荡信号，源极连接所述第三开关晶体管的漏极，漏极连接第二N型晶体管的漏极；
所述第一N型晶体管的栅极连接第四开关晶体管的漏极，且连接所述第一P型晶体管的漏极，源极接地；
所述第二N型晶体管的栅极连接所述第四开关晶体管的漏极，源极接地，漏极连接输出传输线；
所述第三开关晶体管的栅极用于接收使能信号，源极用于接收电源电压；
所述第四开关晶体管的栅极用于接收所述使能信号，源极接地；
所述输出传输线用于输出所述第三时钟信号，且所述输出传输线通过输出反相器输出所述第一时钟信号。
10.根据权利要求8所述的存储器的时钟架构，其特征在于，所述第一驱动器，还包括：
第一开关晶体管，栅极用于接收所述使能信号，源极用于接收所述电源电压，漏极连接第一调整晶体管的源极；
所述第一调整晶体管的栅极用于接收第一调整信号，漏极连接所述第三开关晶体管的漏极；
第二开关晶体管，栅极用于接收所述使能信号，源极用于接收所述电源电压，漏极连接第二调整晶体管的源极；
所述第二调整晶体管的栅极用于接收第二调整信号，漏极连接所述第三开关晶体管的漏极。
11.根据权利要求9或10所述的存储器的时钟架构，其特征在于，所述第一驱动器，还包括：
第一复位晶体管，栅极用于接收第一复位信号，源极用于接收电源电压，漏极连接所述输出传输线；
第二复位晶体管，栅极用于接收第二复位信号，源极接地，漏极连接所述输出传输线。
12.根据权利要求7所述的存储器的时钟架构，其特征在于，所述信号转换模块，包括：
第一驱动器，被配置为，基于所述第一振荡信号产生所述第一时钟信号；
第二驱动器，被配置为，基于所述第二振荡信号产生所述第二时钟信号；
第三驱动器，被配置为，基于所述第三振荡信号产生所述第三时钟信号；
第四驱动器，被配置为，基于所述第四振荡信号产生所述第四时钟信号。
13.根据权利要求7所述的存储器的时钟架构，其特征在于，所述第一控制模块，包括：
第一数据模块，用于接收所述初始数据信号、第一参考信号和所述第一时钟信号，被配置为，基于所述第一时钟信号的信号沿，比较所述初始数据信号和所述第一参考信号，以生成所述数据信号；
第二数据模块，用于接收所述初始数据信号、所述第一参考信号和所述第二时钟信号，被配置为，基于所述第二时钟信号的信号沿，比较所述初始数据信号和所述第一参考信号，以生成所述数据信号；
第三数据模块，用于接收所述初始数据信号、所述第一参考信号和所述第三时钟信号，被配置为，基于所述第三时钟信号的信号沿，比较所述初始数据信号和所述第一参考信号，以生成所述数据信号；
第四数据模块，用于接收所述初始数据信号、所述第一参考信号和所述第四时钟信号，被配置为，基于所述第四时钟信号的信号沿，比较所述初始数据信号和所述第一参考信号，以生成所述数据信号。
14.根据权利要求7所述的存储器的时钟架构，其特征在于，所述第二控制模块，包括：
第一命令/地址模块，用于接收所述初始命令/地址信号、第二参考信号和所述第一时钟信号，被配置为，基于所述第一时钟信号的信号沿，比较所述初始命令/地址信号和所述第二参考信号，以生成所述命令/地址信号；
第二命令/地址模块，用于接收所述初始命令/地址信号、所述第二参考信号和所述第三时钟信号，被配置为，基于所述第三时钟信号的信号沿，比较所述初始命令/地址信号和所述第二参考信号，以生成所述命令/地址信号。
15.一种存储器，其特征在于，基于权利要求1～14任一项所述的存储器的时钟架构构建，以输出数据信号以及命令/地址信号。
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