CN116844600A - 一种信号采样电路以及半导体存储器 - Google Patents

Abstract

本公开实施例提供了一种信号采样电路以及半导体存储器，该信号采样电路包括：信号输入电路，用于根据第一时钟信号、第一片选信号和第一命令地址信号，确定待处理指令信号和待处理片选信号；时钟处理电路，用于根据第一时钟信号对待处理片选信号进行两级采样处理和逻辑运算处理，得到片选时钟信号；片选控制电路，用于根据第一时钟信号对待处理片选信号进行采样处理，得到中间片选信号，以及对中间片选信号、待处理片选信号和待处理指令信号进行逻辑运算，得到指令译码信号；输出采样电路，用于根据片选时钟信号对指令译码信号进行采样处理，得到目标指令信号。这样，该信号采样电路可以提升指令译码的准确度。

Description

一种信号采样电路以及半导体存储器

技术领域

本公开涉及集成电路技术领域，尤其涉及一种信号采样电路以及半导体存储器。

背景技术

随着半导体技术的不断发展，人们在制造和使用计算机等设备时，对数据的传输速度提出了越来越高的要求。为了获得更快的数据传输速度，应运而生了一系列数据可以双倍速率(Double Data Rate，DDR)传输的存储器等器件。

在动态随机存取存储器(Dynamic Random Access Memory，DRAM)中，命令地址(Command/Address，CMD/ADD，或者简称为CA)信号既可以作为地址进行采样又可以作为指令进行采样译码。目前，对于NT ODT CMD信号来说，由于片选信号为连续两个时钟周期的低电平，那么在第二个时钟周期容易发生错误译码行为。

发明内容

本公开提供了一种信号采样电路以及半导体存储器，可以提高指令译码的准确度。

第一方面，本公开实施例提供了一种信号采样电路，该信号采样电路包括信号输入电路、时钟处理电路、片选控制电路和输出采样电路；其中，

所述信号输入电路，用于根据第一时钟信号、第一片选信号和第一命令地址信号，确定待处理指令信号和待处理片选信号；其中，所述第一时钟信号的时钟周期为预设时钟周期的2倍；

所述时钟处理电路，用于根据所述第一时钟信号对所述待处理片选信号进行两级采样处理和逻辑运算处理，得到片选时钟信号；其中，所述片选时钟信号包括两个脉冲，且每个脉冲的脉冲宽度为所述预设时钟周期；

所述片选控制电路，用于根据所述第一时钟信号对所述待处理片选信号进行采样处理，得到中间片选信号，以及对所述中间片选信号、所述待处理片选信号和所述待处理指令信号进行逻辑运算，得到指令译码信号；

所述输出采样电路，用于根据所述片选时钟信号对所述指令译码信号进行采样处理，得到目标指令信号。

第二方面，本公开实施例提供了一种半导体存储器，该半导体存储器包括如第一方面中任一项所述的信号采样电路。

本公开实施例提供了一种信号采样电路以及半导体存储器，基于该信号采样电路，对于2T CMD和NT ODT CMD这两种指令的译码，通过片选控制电路可以确保2T CMD信号和NT ODT CMD信号的正确译码，从而提高了指令译码的准确度。

附图说明

图1为两个时钟周期命令的信号时序示意图；

图2为一种信号采样电路的组成结构示意图；

图3为一种指令译码器的组成结构示意图；

图4为一种信号采样电路的信号时序示意图一；

图5为脉冲宽度不同的两个片选信号对比示意图；

图6为一种信号采样电路的信号时序示意图二；

图7为本公开实施例提供的一种信号采样电路的组成结构示意图一；

图8为本公开实施例提供的一种信号采样电路的组成结构示意图二；

图9为本公开实施例提供的一种信号采样电路的组成结构示意图三；

图10为本公开实施例提供的一种信号采样电路的详细结构示意图；

图11A为本公开实施例提供的一种信号采样电路的信号时序示意图一；

图11B为本公开实施例提供的一种信号采样电路的信号时序示意图二；

图12为本公开实施例提供的一种半导体存储器的组成结构示意图。

具体实施方式

下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关公开，而非对该公开的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关公开相关的部分。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。

在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。

需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。

以下为本公开实施例中涉及到的专业名词解释以及部分名词的对应关系：

动态随机存取存储器(Dynamic Random Access Memory，DRAM)

同步动态随机存取存储器(Synchronous Dynamic Random Access Memory，SDRAM)

双倍速率(Double Data Rate，DDR)

第四代DDR(4th DDR，DDR4)

第五代DDR(5th DDR，DDR5)

命令地址输入(Command/Address，CMD/ADD或简称为CA)

时钟输入(Clock Input，CLK)

片选输入(Chip Select Input，CS)

缓冲器(Buffer/Repeater，RPT)

终结电阻(On-Die Termination，ODT)

指令译码器(Command Decoder，CMD DEC)

D型触发器(Data Flip-Flop或Delay Flip-Flop，DFF)

两倍时钟周期的指令(2Tck Command，2T CMD)

非目标芯片终结电阻的指令(Non-Target On-Die Termination Command，NT ODTCMD)

可以理解，以DDR5 DRAM设计为例，CA输入既可以作为地址进行采样又可以作为指令进行采样译码。其中，这里的CA是DRAM各种命令地址信号的统称，可以包括行地址选通脉冲(Row Address Strobe，RAS)、列地址选通脉冲(Column Address Strobe，CAS)、写命令(Write，WE)、激活命令(Active，ACT)等命令信号，以及还可以包括有A13～A0的地址信号等。另外，在实际应用中，该命令地址信号包括几位地址信号，具体可以是根据DRAM的规格确定，本公开实施例不作任何限定。

在DDR5 DRAM的2T CMD模式下，参见图1，其示出了两个时钟周期命令的信号时序示意图。在图1中，CK_t、CK_c为一对输入的互补时钟信号，CA[13:0]就是CA信号输入，CMD为CA信号译码后得到的指令信号，CS_n为指示CA信号有效的片选信号。如图1所示，CA[13:0]为持续两个时钟周期的信号，第1个时钟周期的CA和第2个时钟周期的CA需要作为地址信号进行采样，同时第1个时钟周期的CA还需要作为指令信号进行采样和译码。具体地，在DDR5DRAM中，第1个时钟周期的CA[4:0]是作为指令信号进行采样和译码的。

示例性地，参见图2，其示出了一种信号采样电路的组成结构示意图。如图2所示，该信号采样电路10可以包括第一接收器101、第二接收器102、第三接收器103、第一采样电路104、第二采样电路105、第三采样电路106、第四采样电路107、第五采样电路108、第一反相器109、第六采样电路110、第一或门111、第一与门112、第七采样电路113、第二反相器114、第八采样电路115、第二或门116、第二与门117、指令译码器118和第三或门119。其中，第一采样电路104、第二采样电路105、第五采样电路108、第六采样电路109、第七采样电路113和第八采样电路115可以是由D型触发器组成，第三采样电路106和第四采样电路107可以是由D型触发器和反相器组成。

在图2中，第一接收器101的输入信号为初始命令地址信号(用CA[13:0]表示)和参考信号(用VREFCA表示)，输出信号为第一命令地址信号(用CA表示)；第二接收器102的输入信号为初始片选信号(用CS_n表示)和参考信号(用VREFCA表示)，输出信号为第一片选信号(用PCS表示)；第三接收器103的输入信号为一对输入的互补时钟信号(用CK_t和CK_c表示)，输出信号为第一时钟偶信号(用PCLK_E表示)和第一时钟奇信号(用PCLK_O表示)。在这里，需要注意的是，第三接收器103还具有分频处理能力，因此，PCLK_E信号和PCLK_O信号各自的频率为CK_t信号或者CK_c信号的频率的二分之一，即PCLK_E信号和PCLK_O信号各自的时钟周期为CK_t信号或者CK_c信号的时钟周期的两倍，且相位差为180度。另外，还需要注意的是，这里的CA[13:0]表示一组信号，CA[0]、CA[1]、…、CA[13]的合并统称。相应的，图2中的第一接收器101具有14个，以及后面的采样电路(第一采样电路104和第二采样电路105)也对应具有14个，与CA[0]、CA[1]、…、CA[13]是一一对应的。在图2中，仅示出一个第一接收器101、一个第一采样电路104和一个第二采样电路105作为示意。

然后，通过第一采样电路104，利用PCLK_E信号对第一命令地址信号进行采样处理，得到第二命令地址偶信号(用CA[13:0]_1T_E表示)，且第二命令地址偶信号包括待处理指令偶信号(用CA[4:0]_1T_E表示)；通过第二采样电路105，利用PCLK_O信号对第一命令地址信号进行采样处理，得到第二命令地址奇信号(用CA[13:0]_1T_O表示)，且第二命令地址奇信号包括待处理指令奇信号(用CA[4:0]_1T_O表示)；通过第三采样电路106，利用PCLK_E信号对第一片选信号进行采样及反相处理，得到待处理片选偶信号(用PCS_E表示)；通过第四采样电路107，利用PCLK_O信号对第一片选信号进行采样及反相处理，得到待处理片选奇信号(用PCS_O表示)。另外，需要注意的是，CA[13:0]_1T_E信号并非是一个信号，而是代表一组信号，即CA[13]_1T_E～CA[0]_1T_E，而CA[4:0]_1T_E信号则是CA[13:0]_1T_E信号中的CA[0]_1T_E、CA[1]_1T_E、CA[2]_1T_E、CA[3]_1T_E、CA[4]_1T_E这5个信号；CA[13:0]_1T_O信号也并非是一个信号，而是代表一组信号，即CA[13]_1T_O～CA[0]_1T_O，而CA[4:0]_1T_O信号则是CA[13:0]_1T_O信号中的CA[0]_1T_O、CA[1]_1T_O、CA[2]_1T_O、CA[3]_1T_O、CA[4]_1T_O这5个信号。

紧接着，再通过第五采样电路108，利用PCLK_O信号的上升沿对PCS_E信号进行采样处理，得到第一片选采样奇信号(用PCS_OD表示)；通过第一反相器109和第六采样电路110，利用PCLK_O信号的下降沿对PCS_OD信号进行采样处理，得到第二片选采样奇信号(用PCS_ODD表示)；通过第一或门111对PCS_ODD信号和PCS_OD信号进行或逻辑运算，得到中间奇信号；通过第一与门112对中间奇信号和PCLK_O信号进行与逻辑运算，得到片选时钟奇信号(用CS_CLK_O表示)。再通过第七采样电路113，利用PCLK_E信号的上升沿对PCS_O信号进行采样处理，得到第一片选采样偶信号(用PCS_ED表示)；通过第二反相器114和第八采样电路115，利用PCLK_E信号的下降沿对PCS_ED信号进行采样处理，得到第二片选采样偶信号(用PCS_EDD表示)；通过第二或门116对PCS_EDD信号和PCS_ED信号进行或逻辑运算，得到中间偶信号；通过第二与门117对中间偶信号和PCLK_E信号进行与逻辑运算，得到片选时钟偶信号(用CS_CLK_E表示)。

最后，再通过指令译码器118，利用CS_CLK_E信号和CS_CLK_O信号对CA[4:0]_1T_E、CA[4:0]_1T_O、PCS_E和PCS_O进行译码及采样处理，得到指令偶信号(用CMD_E表示)和指令奇信号(用CMD_O表示)；以及通过第三或门119对CMD_E信号和CMD_O信号进行或逻辑运算，得到目标指令信号(用CMD表示)。

需要说明的是，对于指令译码器118而言，其也可以称为指令译码触发器，用CMDDEC DFF表示。参见图3，该指令译码器可以包括第一指令译码电路a和第二指令译码电路b，而无论是第一指令译码电路a还是第二指令译码电路b，均可以是由两个三输入与非门、一个二输入或非门和D型触发器等逻辑部件组成，具体详见图3所示。

还需要说明的是，假设初始片选信号在偶数时钟周期的上升沿采样为低电平，那么这时候图2所示的信号采样电路10对应的一种信号时序如图4所示。在图4中，第一命令地址信号用CA表示，且CA可以包括Cy、Cz、C0、C1、C2和C3；初始片选信号用CS_n表示，CS_n是表征目标芯片被选中的信号；第一片选信号用PCS表示，PCS为低电平有效的脉冲信号，且脉冲宽度为预设时钟周期；其他信号的说明请参见前述内容。在这里，偶数时钟周期或者奇数时钟周期是指初始时钟信号CK_t/CK_c的时钟周期。

具体来说，经过第三接收器103的分频处理之后，可以得到PCLK_E信号和PCLK_O信号；然后将PCLK_E信号的上升沿作为偶数时钟周期的开始，将PCLK_O信号的上升沿作为奇数时钟周期的开始。其中，CK_t/CK_c的时钟周期为预设时钟周期，而PCLK_E信号和PCLK_O信号的时钟周期均为预设时钟周期的两倍。这样，在利用PCLK_E信号的上升沿对CA信号进行采样处理后，得到CA[4:0]_1T_E信号，其包括C0和C2信息。在利用PCLK_O信号的上升沿对PCS信号进行第一级采样及反相处理后，得到PCS_O信号，PCS_O信号为低电平信号；但是在利用PCLK_E信号的上升沿对PCS信号进行第一级采样及反相处理后，得到PCS_E信号，PCS_E信号为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍；然后在利用PCLK_O信号的上升沿对PCS_E信号进行第二级采样处理后，得到PCS_OD信号，PCS_OD信号也为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍，但是相比PCS_E信号延迟一个预设时钟周期；然后再利用PCLK_O信号的下降沿对PCS_OD信号进行第三级采样后，得到PCS_ODD信号，PCS_ODD信号也为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍，但是相比PCS_E信号延迟两个预设时钟周期；如此，通过第一或门111和第一与门112对PCS_ODD信号、PCS_OD信号和PCLK_O信号进行逻辑运算，得到CS_CLK_O信号，CS_CLK_O信号也为高电平有效的脉冲信号且包括两个脉冲，每一个脉冲的脉冲宽度为预设时钟周期。另外，通过指令译码器118和第三或门119得到的CMD信号也为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍；其中，CS_CLK_O信号的第一脉冲的上升沿用于产生CMD信号的上升沿，CS_CLK_O信号的第二脉冲的上升沿用于产生CMD信号的下降沿。

然而，在DDR5中存在两种指令信号：2T CMD信号和NT ODT CMD信号。其中，2T CMD信号也可称为2-cycle Command信号。如图5所示，对于2T CMD信号，其对应的片选信号用CS0_n表示，其脉冲宽度为预设时钟周期；对于NT ODT CMD信号，其对应的片选信号用CS1_n表示，其脉冲宽度为预设时钟周期的两倍。下面将结合信号采样电路10对这两种信号的译码时序进行描述。

参见图6，其示出了信号采样电路10对应的另一种信号时序示意图。如图6所示，第一命令地址信号用CA表示，且CA可以包括Cy、Cz、C0、C1、C2和C3；初始片选信号用CS_n表示，CS_n是表征目标芯片被选中的信号；第一片选信号用PCS表示，PCS为低电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍；其他信号的说明请参见前述内容。

具体来说，经过第三接收器103的分频处理之后，可以得到PCLK_E信号和PCLK_O信号；然后将PCLK_E信号的上升沿作为偶数时钟周期的开始，将PCLK_O信号的上升沿作为奇数时钟周期的开始。其中，CK_t/CK_c的时钟周期为预设时钟周期，而PCLK_E信号和PCLK_O信号的时钟周期均为预设时钟周期的两倍。这样，在利用PCLK_E信号的上升沿对CA信号进行采样处理后，得到CA[4:0]_1T_E信号包括C0和C2信息；在利用PCLK_O信号的上升沿对CA信号进行采样处理后，得到CA[4:0]_1T_O信号包括C1和C3。在利用PCLK_E信号的上升沿对PCS信号进行第一级采样及反相处理后，得到PCS_E信号为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍；而在利用PCLK_O信号的上升沿对PCS信号进行第一级采样及反相处理后，得到PCS_O信号为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍，但是相比PCS_E信号延迟一个预设时钟周期；然后利用PCLK_O信号对PCS_E信号进行第二级和第三级采样以及逻辑运算，得到CS_CLK_O信号为高电平有效的脉冲信号且包括两个脉冲，每一个脉冲的脉冲宽度为预设时钟周期；再利用PCLK_E信号对PCS_O信号进行第二级和第三级采样以及逻辑运算，得到CS_CLK_E信号也为高电平有效的脉冲信号且包括两个脉冲，每一个脉冲的脉冲宽度为预设时钟周期，但是相比CS_CLK_O信号延迟一个预设时钟周期。这时候，通过指令译码器118和第三或门119得到的CMD信号可能存在两种译码结果：一种译码结果为C0信息，另一种译码结果为C1信息。其中，C0信息是CS_CLK_O信号对CA[4:0]_1T_E信号的译码进行采样得到的，C1信息是CS_CLK_E信号对CA[4:0]_1T_O信号的译码进行采样得到的。

需要说明的是，图6对应的本应该是NT ODT CMD信号的译码情况，但是这里可能存在误认为是2T CMD信号的译码情况。简单来说，通过PCLK_O信号对PCS_E信号进行两级采样及逻辑运算处理后得到CS_CLK_O信号，通过PCLK_E信号对PCS_O信号进行两级采样及逻辑运算处理后得到CS_CLK_E信号，然后根据CS_CLK_O/CS_CLK_E信号对CA[4:0]_1T_E/CA[4:0]_1T_O信号的译码进行采样，能够产生具有一个脉冲的CMD信号。然而，2T CMD信号的译码需要解析CS_n信号的第一个时钟周期为低电平，第二个时钟周期为高电平作为输入；而NTODT CMD信号的译码需要解析CS_n信号为连续两个时钟周期的低电平作为输入。这时候，如果CA[13:0]为正常的命令地址输入，那么NT ODT CMD信号对应的CS_n信号的第二个时钟周期可能会被误认为是2T CMD信号对应的CS_n信号的第一个时钟周期，如此C1可能会被译码成一个2T CMD信号，从而导致NT ODT CMD发生错误译码。

基于此，本公开实施例提供了一种信号采样电路，该信号采样电路包括信号输入电路、时钟处理电路、片选控制电路和输出采样电路。其中，信号输入电路，用于根据第一时钟信号、第一片选信号和第一命令地址信号，确定待处理指令信号和待处理片选信号；其中，第一时钟信号的时钟周期为预设时钟周期的2倍；时钟处理电路，用于根据第一时钟信号对待处理片选信号进行两级采样处理和逻辑运算处理，得到片选时钟信号；其中，片选时钟信号包括两个脉冲，且每个脉冲的脉冲宽度为预设时钟周期；片选控制电路，用于根据第一时钟信号对待处理片选信号进行采样处理，得到中间片选信号，以及对中间片选信号、待处理片选信号和待处理指令信号进行逻辑运算，得到指令译码信号；输出采样电路，用于根据片选时钟信号对指令译码信号进行采样处理，得到目标指令信号。这样，基于该信号采样电路，对于2T CMD和NT ODT CMD这两种指令的译码，通过片选控制电路可以确保2T CMD信号和NT ODT CMD信号的正确译码，从而改善了NT ODT CMD信号的第二个时钟周期被错误译码的行为，提高了指令译码的准确度。

下面将结合附图对本公开各实施例进行详细说明。

在本公开的一实施例中，参见图7，其示出了本公开实施例提供的一种信号采样电路的组成结构示意图一。如图7所示，该信号采样电路70可以包括信号输入电路71、时钟处理电路72、片选控制电路73和输出采样电路74；其中，

信号输入电路71，用于根据第一时钟信号、第一片选信号和第一命令地址信号，确定待处理指令信号和待处理片选信号；其中，第一时钟信号的时钟周期为预设时钟周期的2倍；

时钟处理电路72，用于根据第一时钟信号对待处理片选信号进行两级采样处理和逻辑运算处理，得到片选时钟信号；其中，片选时钟信号包括两个脉冲，且每个脉冲的脉冲宽度为预设时钟周期；

片选控制电路73，用于根据第一时钟信号对待处理片选信号进行采样处理，得到中间片选信号，以及对中间片选信号、待处理片选信号和待处理指令信号进行逻辑运算，得到指令译码信号；

输出采样电路74，用于根据片选时钟信号对指令译码信号进行采样处理，得到目标指令信号。

需要说明的是，在本公开实施例中，信号采样电路70应用于地址和命令信号的采样和译码过程，具体可以应用在多种电路场景中。本公开实施例后续以DRAM芯片中的CA信号进行地址和命令的采样及译码进行解释和说明，但这并不构成相关限定。

还需要说明的是，在本公开实施例中，该信号采样电路70可以应用于2T CMD场景。具体来说，在该场景下，这里的第一命令地址信号包括两个预设时钟周期的有效信号，同时目标指令信号(用CMD表示)的有效脉冲也持续两个预设时钟周期，详见图1所示。在图1中，CS_n信号为低电平有效的脉冲信号，当前时钟周期和相邻的下一个时钟周期对应的CA[13:0]信号均是有效(Valid)的；其中，当前时钟周期为CS_n信号为低电平脉冲对应的时钟周期。另外，需要注意的是，这里的预设时钟周期是指CK_t/CK_c信号的时钟周期，CS_n信号则是表征目标芯片被选中的信号，而且CA[13:0]并非是一个信号，而是代表一组命令地址信号，即CA[0]～CA[13]共14个信号。

还需要说明的是，在本公开实施例中，目标指令信号可以为DDR5 DRAM芯片中的Command信号，由于该信号的有效脉冲持续两个时钟周期，这里可简称为2T CMD信号；其中，Command信号可以包括读命令信号、写命令信号、刷新命令信号、预充电命令信号和激活命令信号等；或者，目标指令信号也可以为DDR5 DRAM芯片中的Non-Target ODT Command信号，这里可简称为NT ODT CMD信号。

为了改善NT ODT CMD信号的第二个时钟周期被错误译码的行为，本公开实施例主要增加了片选控制电路73，根据第一时钟信号对待处理片选信号进行采样处理，可以保存前一时钟周期采样的CS_n信号，然后将其与当前时钟周期采样的CS_n信号的与逻辑输出作为指令译码的输入，也即利用前一时钟周期采样的CS_n信号进行逻辑检查，从而可以确保2TCMD信号和NT ODT CMD信号的正确译码，提高了指令译码的准确度。

在一些实施例中，在图7所示信号采样电路70的基础上，如图8所示，信号输入电路71可以包括接收电路711和输入采样电路712；其中，

接收电路711，用于接收初始命令地址信号、初始片选信号和初始时钟信号，输出第一命令地址信号、第一片选信号和第一时钟信号；

输入采样电路712，用于根据第一时钟信号对第一片选信号和第一命令地址信号进行采样处理，得到待处理片选信号和待处理指令信号。

在这里，初始时钟信号的时钟周期为预设时钟周期，第一时钟信号的时钟周期为预设时钟周期的两倍。也就是说，第一时钟信号是通过对初始时钟信号进行分频处理得到的。

在一种具体的实施例中，如图8所示，接收电路711可以包括第一接收电路451、第二接收电路452和第三接收电路453；其中，

第一接收电路451，用于接收初始命令地址信号，输出第一命令地址信号；

第二接收电路452，用于接收初始片选信号，输出第一片选信号；

第三接收电路453，用于接收初始时钟信号，并对初始时钟信号进行分频处理，输出第一时钟奇信号和第一时钟偶信号。

在这里，第一时钟信号可以是由第一时钟奇信号和第一时钟偶信号组成，第一时钟奇信号和第一时钟偶信号各自的时钟周期均是预设时钟周期的两倍，而且第一时钟奇信号和第一时钟偶信号之间的相位差为180度。

另外，需要说明的是，在本公开实施例中，无论是第一接收电路451，还是第二接收电路452或第三接收电路453，均可以是接收器(用Recevier表示)，或者也可以是缓冲器(用Buffer表示)。

还需要说明的是，在本公开实施例中，这里的初始命令地址信号可以用CA[13:0]表示，第一命令地址信号用CA表示；初始片选信号可以用CS_n表示，第一片选信号用PCS表示；初始时钟信号可以用CK_t和CK_c表示，第一时钟偶信号用PCLK_E表示，第一时钟奇信号用PCLK_O表示。其中，对于PCLK_E信号和PCLK_O信号而言，PCLK_E信号的时钟周期是预设时钟周期的两倍，PCLK_O信号的时钟周期也是预设时钟周期的两倍，而且PCLK_E信号和PCLK_O信号之间的相位差为180度。

还需要说明的是，在本公开实施例中，无论是初始命令地址信号还是第一命令地址信号，其并非是一个信号，而是代表一组命令地址信号，即CA[0]～CA[13]；因此，对于第一接收电路451而言，这里可以包括有14个接收电路，用于接收CA[0]、CA[1]、…、CA[13]等14个信号的，图中仅示出一个接收电路作为示意。

进一步地，对于输入采样电路712而言，本公开实施例不仅需要利用第一时钟信号对第一命令地址信号进行采样处理，还需要利用第一时钟信号对第一片选信号进行采样处理。因此，在一些实施例中，如图8所示，输入采样电路712可以包括第一采样电路461、第二采样电路462、第三采样电路463和第四采样电路464；其中，

第一采样电路461，用于根据第一时钟偶信号对第一命令地址信号进行采样处理，得到待处理指令偶信号；

第二采样电路462，用于根据第一时钟奇信号对第一命令地址信号进行采样处理，得到待处理指令奇信号；

第三采样电路463，用于根据第一时钟偶信号对第一片选信号进行采样及反相处理，得到待处理片选偶信号；

第四采样电路464，用于根据第一时钟奇信号对第一片选信号进行采样及反相处理，得到待处理片选奇信号。

在这里，待处理指令信号可以是由待处理指令偶信号和待处理指令奇信号组成，待处理片选信号可以是由待处理片选偶信号和待处理片选奇信号组成。

需要说明的是，在一种具体的实施例中，第一采样电路461可以包括第一触发器，且第一触发器的输入端与第一命令地址信号连接，第一触发器的时钟端与第一时钟偶信号连接，第一触发器的输出端用于输出待处理指令偶信号；第二采样电路462可以包括第二触发器，且第二触发器的输入端与第一命令地址信号连接，第二触发器的时钟端与第一时钟奇信号连接，第二触发器的输出端用于输出待处理指令奇信号；第三采样电路463可以包括第三触发器和第一反相器，且第三触发器的输入端与第一片选信号连接，第三触发器的时钟端与第一时钟偶信号连接，第三触发器的输出端与第一反相器的输入端连接，第一反相器的输出端用于输出待处理片选偶信号；第四采样电路464可以包括第四触发器和第二反相器，且第四触发器的输入端与第一片选信号连接，第四触发器的时钟端与第一时钟奇信号连接，第四触发器的输出端与第二反相器的输入端连接，第二反相器的输出端用于输出待处理片选奇信号。

也就是说，第一采样电路461和第二采样电路462是利用第一时钟信号对第一命令地址信号进行采样处理。具体地，第一采样电路461是利用第一时钟偶信号对第一命令地址信号进行采样处理，可以得到待处理命令地址偶信号，以便从中得到待处理指令偶信号；第二采样电路462是利用第一时钟奇信号对第一命令地址信号进行采样处理，可以得到待处理命令地址奇信号，以便从中得到待处理指令奇信号。

在本公开实施例中，待处理命令地址信号可以是由待处理命令地址偶信号和待处理命令地址奇信号组成，待处理指令信号可以是由待处理指令偶信号和待处理指令奇信号组成。其中，待处理命令地址偶信号包括待处理指令偶信号，且待处理命令地址偶信号用CA[13:0]_1T_E表示，待处理指令偶信号用CA[4:0]_1T_E表示；待处理命令地址奇信号包括待处理指令奇信号，且待处理命令地址奇信号用CA[13:0]_1T_O表示，待处理指令奇信号用CA[4:0]_1T_O表示。在这里，需要注意的是，CA[13:0]_1T_E也并非是一个信号，而是代表一组命令地址信号，即CA[0]_1T_E～CA[13]_1T_E，而CA[4:0]_1T_E表示的这一组信号中的CA[0]_1T_E～CA[4]_1T_E这五个信号；CA[1 3:0]_1T_O也并非是一个信号，而是代表一组命令地址信号，即CA[0]_1T_O～CA[13]_1T_O，而CA[4:0]_1T_O表示的这一组信号中的CA[0]_1T_O～CA[4]_1T_O这五个信号。

可以理解地，对于第一采样电路461和第二采样电路462而言，第一触发器和第二触发器均可以为D型触发器。其中，对于第一采样电路461来说，D型触发器的时钟端与PCLK_E信号连接，D型触发器的输入端与CA信号连接，D型触发器的输出端用于输出CA[13:0]_1T_E信号，且其中的CA[4:0]_1T_E信号组成待处理指令偶信号。对于第二采样电路462来说，D型触发器的时钟端与PCLK_O信号连接，D型触发器的输入端与CA信号连接，D型触发器的输出端用于输出CA[13:0]_1T_O信号，且其中的CA[4:0]_1T_O信号组成待处理指令奇信号。在这里，还需要注意的是，对于第一采样电路461或者第二采样电路462来说，由于CA并非是一个信号，而是一组信号的统称；那么这里可以包括多个第一采样电路461，分别用于接收这一组CA信号中的每一个CA信号；同理，也可以包括多个第二采样电路462，分别用于接收这一组CA信号中的每一个CA信号，而图中仅示出一个第一采样电路461和一个第二采样电路462作为示意。

另外，还需要说明的是，第三采样电路463和第四采样电路464是利用第一时钟信号对第一片选信号进行采样处理。具体地，第三采样电路463是利用第一时钟偶信号对第一片选信号进行采样及反相处理，可以得到待处理片选偶信号；第四采样电路464是利用第一时钟奇信号对第一片选信号进行采样及反相处理，可以得到待处理片选奇信号。

在本公开实施例中，待处理片选信号可以是由待处理片选偶信号和待处理片选奇信号组成；其中，第一片选信号用PCS表示，待处理片选偶信号用PCS_E表示，待处理片选奇信号用PCS_O表示。

还可以理解地，对于第三采样电路463来说，第三触发器也可以为D型触发器，即第三采样电路463可以是由D型触发器和第一反相器组成。其中，D型触发器的时钟端与PCLK_E信号连接，D型触发器的输入端与PCS信号连接，D型触发器的输出端与第一反相器的输入端连接，第一反相器的输出端用于输出PCS_E信号。对于第四采样电路464来说，第四触发器也可以为D型触发器，即第四采样电路464可以是由D型触发器和第二反相器组成。其中，D型触发器的时钟端与PCLK_O信号连接，D型触发器的输入端与PCS信号连接，D型触发器的输出端与第二反相器的输入端连接，第二反相器的输出端用于输出PCS_O信号。在这里，还需要注意的是，因为PCS为低电平有效的脉冲信号，增加第一反相器或者第二反相器之后，PCS_O信号或者PCS_E信号就可以变成高电平有效的脉冲信号，以便后续的逻辑运算。另外，对于后续不同的逻辑运算，第三采样电路463和第四采样电路464也可以不需要设置第一反相器和第二反相器，那么后续的逻辑运算则需进行相应调整，从而也可以达到相同效果。

这样，在经过接收电路711和输入采样电路712之后，可以获得PCLK_E信号、PCLK_O信号、PCS_E信号、PCS_O信号、CA[4:0]_1T_E信号和CA[4:0]_1T_O信号；然后进一步通过时钟处理电路72和片选控制电路73，即利用前一时钟周期采样的CS_n信号进行逻辑检查，可以确保2T CMD信号和NT ODT CMD信号的正确译码，从而改善了NT ODT CMD信号的第二个时钟周期被错误译码的行为，提高了指令译码的准确度。

在一些实施例中，在图7所示信号采样电路70的基础上，如图8所示，时钟处理电路72可以包括第五采样电路721、第六采样电路722、第一逻辑电路723和第二逻辑电路724；其中，

第五采样电路721，用于利用第一时钟奇信号对待处理片选偶信号进行第一级采样处理，得到第一片选采样奇信号；并利用第一时钟奇信号对第一片选采样奇信号进行第二级采样处理，得到第二片选采样奇信号；

第六采样电路722，用于利用第一时钟偶信号对待处理片选奇信号进行第一级采样处理，得到第一片选采样偶信号；并利用第一时钟偶信号对第一片选采样偶信号进行第二级采样处理，得到第二片选采样偶信号；

第一逻辑电路723，用于对第一时钟奇信号、第一片选采样奇信号和第二片选采样奇信号进行逻辑运算，得到片选时钟奇信号；

第二逻辑电路724，用于对第一时钟偶信号、第一片选采样偶信号和第二片选采样偶信号进行逻辑运算，得到片选时钟偶信号。

在这里，片选时钟信号可以是由片选时钟偶信号和片选时钟奇信号组成。其中，片选时钟偶信号可以用CS_CLK_E表示，片选时钟奇信号可以用CS_CLK_O表示。

需要说明的是，在本公开实施例中，对于第五采样电路721而言，其可以包括两级采样处理。其中，第一级采样处理可以是指上升沿采样处理，第二级采样处理可以是指下降沿采样处理。

还需要说明的是，在本公开实施例中，对于第五采样电路721而言，在一种具体的实施例中，如图8所示，第五采样电路721可以包括第五触发器465、第一非门467和第六触发器468；其中，

第五触发器465的输入端与待处理片选偶信号连接，第五触发器465的时钟端与第一时钟奇信号连接，第五触发器465的输出端用于输出第一片选采样奇信号，且第六触发器468的输入端与第五触发器465的输出端连接，第一非门467的输入端与第一时钟奇信号连接，第一非门467的输出端与第六触发器468的时钟端连接，第六触发器468的输出端用于输出第二片选采样奇信号。

也就是说，在第五采样电路721中，第五触发器465作为第一级采样，可以利用第一时钟奇信号的上升沿对待处理片选偶信号进行第一级采样处理，得到第一片选采样奇信号；第一非门467和第六触发器468作为第二级采样，通过第一非门467对第一时钟奇信号进行反相处理，使得可以利用第一时钟奇信号的下降沿对第一片选采样奇信号进行第二级采样处理，得到第二片选采样奇信号。其中，第一片选采样奇信号可以用PCS_OD表示，第二片选采样奇信号可以用PCS_ODD表示。

需要说明的是，在本公开实施例中，对于第六采样电路722而言，其也可以包括两级采样处理。其中，第一级采样处理可以是指上升沿采样处理，第二级采样处理可以是指下降沿采样处理。

还需要说明的是，在本公开实施例中，对于第六采样电路722而言，在一种具体的实施例中，如图8所示，第六采样电路722可以包括第七触发器469、第二非门470和第八触发器471；其中，

第七触发器469的输入端与待处理片选奇信号连接，第七触发器469的时钟端与第一时钟偶信号连接，第七触发器469的输出端用于输出第一片选采样偶信号，且第八触发器471的输入端与第七触发器469的输出端连接，第二非门470的输入端与第一时钟偶信号连接，第二非门470的输出端与第八触发器471的时钟端连接，第八触发器471的输出端用于输出第二片选采样偶信号。

也就是说，在第六采样电路722中，第七触发器469作为第一级采样，可以利用第一时钟偶信号的上升沿对待处理片选奇信号进行第一级采样处理，得到第一片选采样偶信号；第二非门470和第八触发器471作为第二级采样，通过第二非门470对第一时钟偶信号进行反相处理，使得可以利用第一时钟偶信号的下降沿对第一片选采样偶信号进行第二级采样处理，得到第二片选采样偶信号。其中，第一片选采样偶信号可以用PCS_ED表示，第二片选采样偶信号可以用PCS_EDD表示。

还需要说明的是，在本公开实施例中，对于第一逻辑电路723而言，在一种具体的实施例中，如图8所示，第一逻辑电路723可以包括第一或门472和第一与门473；其中，

第一或门472，用于对第一片选采样奇信号和第二片选采样奇信号进行或运算，得到中间奇信号；

第一与门473，用于对中间奇信号和第一时钟奇信号进行与运算，得到片选时钟奇信号。

也就是说，通过第五采样电路721采样得到第一片选采样奇信号和第二片选采样奇信号之后，先经由第一或门472对第一片选采样奇信号和第二片选采样奇信号进行或运算后，可以得到中间奇信号；然后再经由第一与门473对中间奇信号和第一时钟奇信号进行与运算后，可以得到CS_CLK_O信号。

还需要说明的是，在本公开实施例中，对于第二逻辑电路724而言，在一种具体的实施例中，如图8所示，第二逻辑电路724可以包括第二或门474和第二与门475；其中，

第二或门474，用于对第一片选采样偶信号和第二片选采样偶信号进行或运算，得到中间偶信号；

第二与门475，用于对中间偶信号和第一时钟偶信号进行与运算，得到片选时钟偶信号。

也就是说，通过第六采样电路722采样得到第一片选采样偶信号和第二片选采样偶信号之后，先经由第二或门474对第一片选采样偶信号和第二片选采样偶信号进行或运算后，可以得到中间偶信号；然后再经由第二与门475对中间偶信号和第一时钟偶信号进行与运算后，可以得到CS_CLK_E信号。

具体来说，在本公开实施例中，第一或门472、第二或门474均具有拓宽信号脉冲宽度的作用。其中，以第一或门472为例，PCS_OD信号的脉冲宽度为预设时钟周期的两倍，PCS_ODD信号的脉冲宽度也为预设时钟周期的两倍，但是相比PCS_OD信号延迟一个预设时钟周期；这样，通过第一或门472对PCS_OD信号和PCS_ODD信号进行或运算，可以得到中间奇信号，而且脉冲宽度为预设时钟周期的三倍；然后通过第一与门473对中间奇信号和PCLK_O信号进行与运算，可以得到具有两个脉冲的2T_CLK_O信号，而且每个脉冲的脉冲宽度为一个预设时钟周期。同理，第二或门474输出的中间偶信号，脉冲宽度也为预设时钟周期的三倍；然后通过第二与门475对中间偶信号和PCLK_E信号进行与运算，可以得到具有两个脉冲的2T_CLK_E信号，而且每个脉冲的脉冲宽度为一个预设时钟周期。

这样，在本公开实施例中，通过时钟处理电路72可以得到CS_CLK_O信号和CS_CLK_E信号，后续可以根据CS_CLK_O信号和CS_CLK_E信号对片选控制电路73输出的指令译码信号进行采样处理，从而能够得到目标指令信号。

在一些实施例中，在图7所示信号采样电路70的基础上，如图8所示，片选控制电路73可以包括第三逻辑电路731和第四逻辑电路732；其中，

第三逻辑电路731，用于利用第一时钟偶信号对待处理片选奇信号进行采样及反相处理，得到中间片选偶信号；并对中间片选偶信号、待处理片选偶信号和待处理指令偶信号进行逻辑运算，得到指令译码偶信号；

第四逻辑电路732，用于利用第一时钟奇信号对待处理片选偶信号进行采样及反相处理，得到中间片选奇信号；并对中间片选奇信号、待处理片选奇信号和待处理指令奇信号进行逻辑运算，得到指令译码奇信号。

在这里，中间片选信号可以是由中间片选偶信号和中间片选奇信号组成，指令译码信号可以是由指令译码偶信号和指令译码奇信号组成。其中，中间片选偶信号用PCS_EB表示，中间片选奇信号用PCS_OB表示，指令译码偶信号用CA_1T_ET表示，指令译码奇信号用CA_1T_OT表示。

在一种具体的实施例中，在图7所示信号采样电路70的基础上，如图8所示，第三逻辑电路731可以包括第七采样电路476、第三与门477和第四与门478；其中，

第七采样电路476，用于利用第一时钟偶信号对待处理片选奇信号进行采样及反相处理，得到中间片选偶信号；

第三与门477，用于对中间片选偶信号和待处理片选偶信号进行与运算，得到目标片选偶信号；

第四与门478，用于对目标片选偶信号和和待处理指令偶信号进行与运算，得到指令译码偶信号。

需要说明的是，在本公开实施例中，第七采样电路476可以包括第九触发器和第三反相器，且第九触发器的输入端与待处理片选奇信号连接，第九触发器的时钟端与第一时钟偶信号连接，第九触发器的输出端与第三反相器的输入端连接，第三反相器的输出端用于输出中间片选偶信号。

也就是说，第九触发器的输入端与PCS_O信号连接，第九触发器的时钟端与PCLK_E信号连接，即利用PCLK_E信号的上升沿对PCS_O信号进行采样及反相处理，得到PCS_EB信号。然后通过第三与门477，对PCS_EB信号和PCS_E信号进行与运算，得到目标片选偶信号，用PCS_ET表示；再通过第四与门478，对PCS_ET信号和CA[4:0]_1T_E信号进行与运算，得到CA_1T_ET信号。

在这里，通过对PCS_EB信号与PCS_E信号进行与逻辑，可以实现前述逻辑检查的效果。示例性地，如果是2T CMD信号对应的CS_n信号(偶数时钟周期为低电平)，其脉冲形状为：前一个时钟周期为高电平，当前时钟周期为低电平，那么当PCS_E信号处于高电平脉冲时，这时候的PCS_EB信号也为高电平，两者进行与逻辑之后得到的PCS_ET信号为高电平脉冲，该高电平脉冲可以用于后续译码。如果是NT ODT CMD信号对应的CS_n信号为低电平的情况(偶数时钟周期以及下一相邻的奇数时钟周期均为低电平)，在CS_n信号为低电平的第一个时钟周期，由于PCS_EB信号比PCS_E信号的反相信号延迟两个预设时钟周期，那么当PCS_E信号处于高电平脉冲时，这时候的PCS_EB信号也为高电平，两者进行与逻辑之后得到的PCS_ET信号也为高电平脉冲，该高电平脉冲可以用于后续译码。但是如果是在CS_n信号为低电平的第二个时钟周期，虽然PCS_E信号与PCS_EB信号进行与逻辑之后得到的PCS_ET信号也为高电平脉冲，但是该高电平脉冲并不能够用于第二时钟周期的有效译码，从而改善了NT ODT CMD信号的第二个时钟周期被错误译码的行为。

还需要说明的是，在本公开实施例中，由于CA[4:0]_1T_E信号并非是一个信号，而是代表CA[0]_1T_E～CA[4]_1T_E这五个信号，那么对于第四与门478而言，第四与门478为六输入与门，这六个输入端分别用于接收CA[0]_1T_E～CA[4]_1T_E这五个信号和PCS_ET信号。其中，第四与门478的功能主要是译码。在一种具体的实现方式中，第四与门478可以相当于图3中第一指令译码电路a的前半部分(包括两个与非门和一个或非门)的作用，也能够实现与的效果。另外，对于用于实现译码功能的译码电路来说，这些译码电路的设计具体是根据指令译码规则实现的。对于不同的产品，不同的应用场景，不同的指令，译码规则可能不同，那么译码电路的逻辑也可进行相应调整，本公开实施例不作具体限定。

在另一种具体的实施例中，在图7所示信号采样电路70的基础上，如图8所示，第四逻辑电路732可以包括第八采样电路479、第五与门480和第六与门481；其中，

第八采样电路479，用于利用第一时钟奇信号对待处理片选偶信号进行采样及反相处理，得到中间片选奇信号；

第五与门480，用于对中间片选奇信号和待处理片选奇信号进行与运算，得到目标片选奇信号；

第六与门481，用于对目标片选奇信号和和待处理指令奇信号进行与运算，得到指令译码奇信号。

需要说明的是，在本公开实施例中，第八采样电路479可以包括第十触发器和第四反相器，且第十触发器的输入端与待处理片选偶信号连接，第十触发器的时钟端与第一时钟奇信号连接，第十触发器的输出端与第四反相器的输入端连接，第四反相器的输出端用于输出中间片选奇信号。

也就是说，第十触发器的输入端与PCS_E信号连接，第十触发器的时钟端与PCLK_O信号连接，即利用PCLK_O信号的上升沿对PCS_E信号进行采样及反相处理，得到PCS_OB信号。然后通过第五与门480，对PCS_OB信号和PCS_O信号进行与运算，得到目标片选奇信号，用PCS_OT表示；再通过第六与门481，对PCS_OT信号和CA[4:0]_1T_O信号进行与运算，得到CA_1T_OT信号。

在这里，通过对PCS_OB信号与PCS_O信号进行与逻辑，也可以实现前述逻辑检查的效果。示例性地，如果是2T CMD信号对应的CS_n信号(奇数时钟周期为低电平)，其脉冲形状为：前一个时钟周期为高电平，当前时钟周期为低电平，那么当PCS_O信号处于高电平脉冲时，这时候的PCS_OB信号也为高电平，两者进行与逻辑之后得到的PCS_OT信号为高电平脉冲，该高电平脉冲可以用于后续译码。

如果是NT ODT CMD信号对应的CS_n信号为低电平的情况(奇数时钟周期以及下一相邻的偶数时钟周期均为低电平)，如果是在CS_n信号为低电平的第一个时钟周期，这时候PCS_O信号为高电平有效的脉冲信号；由于PCS_OB信号比PCS_O信号的反相信号延迟两个预设时钟周期，那么当PCS_O信号处于高电平脉冲时，此时PCS_OB信号也为高电平，两者进行与逻辑之后得到的PCS_OT信号也为高电平脉冲，该高电平脉冲可以用于后续译码。但是如果是在CS_n信号为低电平的第二个时钟周期，这时候PCS_O信号为高电平有效的脉冲信号；那么当PCS_O信号处于高电平脉冲时，此时PCS_OB信号处于低电平脉冲，两者进行与逻辑之后才能得到低电平信号，即得到无效的PCS_OT信号，也就无法用于后续译码，从而改善了NTODT CMD信号的第二个时钟周期被错误译码的行为。

还需要说明的是，在本公开实施例中，由于CA[4:0]_1T_O信号并非是一个信号，而是代表CA[0]_1T_O～CA[4]_1T_O这五个信号，那么对于第六与门481而言，第六与门481为六输入与门，这六个输入端分别用于接收CA[0]_1T_O～CA[4]_1T_O这五个信号和PCS_OT信号。其中，第六与门481的功能主要是译码。在一种具体的实现方式中，第六与门481可以相当于图3中第二指令译码电路b的前半部分(包括两个与非门和一个或非门)的作用，也能够实现与的效果。另外，对于用于实现译码功能的译码电路来说，这些译码电路的设计具体是根据指令译码规则实现的。对于不同的产品，不同的应用场景，不同的指令，译码规则可能不同，那么译码电路的逻辑也可进行相应调整，本公开实施例不作具体限定。

还需要说明的是，在本公开实施例中，对于第七采样电路476和第八采样电路479而言，因为PCS_O信号或者PCS_E信号为高电平有效的脉冲信号，增加第三反相器或者第四反相器之后，PCS_EB信号或者PCS_OB信号就可以变成低电平有效的脉冲信号，以便后续的逻辑运算。另外，对于后续不同的逻辑运算，第七采样电路476和第八采样电路479也可以不需要设置第三反相器和第四反相器，那么后续的逻辑运算则需进行相应调整，从而也可以达到相同效果。

这样，通过片选控制电路73中的第七采样电路476和第八采样电路479，可以保存前一时钟周期采样的CS_n信号，然后将其与当前时钟周期采样的CS_n信号进行与逻辑运算，可以得到目标片选奇/偶信号，再将目标片选奇/偶信号和待处理指令信号进行与逻辑运算，可以得到指令译码信号；即利用前一时钟周期采样的CS_n信号进行逻辑检查，从而可以区分当前时钟周期的命令为正常译码2T CMD信号的第一个时钟周期，而不是错误译码NTODT CMD信号的第二个时钟周期，解决了NT ODT CMD信号的第二个时钟周期被错误译码的行为。在这里，前一时钟周期采样的CS_n信号体现在PCS_EB/PCS_OB信号中，当前时钟周期采样的CS_n信号体现在PCS_E/PCS_O信号中，目标片选奇/偶信号是指PCS_ET/PCS_OT信号。

在一些实施例中，在图7所示信号采样电路70的基础上，如图8所示，输出采样电路74可以包括第九采样电路741、第十采样电路742和第三或门743；其中，

第九采样电路741，用于利用片选时钟奇信号对指令译码偶信号进行采样处理，得到目标指令奇信号；

第十采样电路742，用于利用片选时钟偶信号对指令译码奇信号进行采样处理，得到目标指令偶信号；

第三或门743，用于对目标指令奇信号和目标指令偶信号进行或运算，得到目标指令信号。

在这里，目标指令奇信号可以用CMD_O表示；目标指令偶信号可以用CMD_E表示；目标指令信号可以用CMD表示。

需要说明的是，在本公开实施例中，对于第九采样电路741而言，第九采样电路741可以包括第十一触发器，且第十一触发器的输入端与指令译码偶信号连接，第十一触发器的时钟端与片选时钟奇信号连接，第十一触发器的输出端用于输出目标指令奇信号。具体地，第十一触发器的输入端与CA_1T_ET信号连接，第十一触发器的时钟端与CS_CLK_O信号连接，即利用CS_CLK_O信号的上升沿对CA_1T_ET信号进行采样处理，得到CMD_O信号。

需要说明的是，在本公开实施例中，对于第十采样电路742而言，第十采样电路742可以包括第十二触发器，且第十二触发器的输入端与指令译码奇信号连接，第十二触发器的时钟端与片选时钟偶信号连接，第十二触发器的输出端用于输出目标指令偶信号。具体地，第十二触发器的输入端与CA_1T_OT信号连接，第十二触发器的时钟端与CS_CLK_E信号连接，即利用CS_CLK_E信号的上升沿对CA_1T_OT信号进行采样处理，得到CMD_E信号。

这样，通过信号输入电路71、时钟处理电路72、片选控制电路73和输出采样电路74，根据第一时钟信号对待处理片选信号进行采样处理，可以保存前一时钟周期采样的CS_n信号，然后将其与当前时钟周期采样的CS_n信号进行与逻辑运算来输出目标片选奇/偶信号，再将目标片选奇/偶信号和待处理指令信号进行与逻辑运算，可以得到指令译码信号；也即利用前一时钟周期采样的CS_n信号进行逻辑检查，能够实现2T CMD信号和NT ODT CMD信号的正确译码，从而改善了NT ODT CMD信号的第二个时钟周期被错误译码的行为，提高了指令译码的准确度。

还可以理解地，在本公开实施例中，无论是第一触发器、第二触发器、第三触发器、第四触发器，还是第五触发器、第六触发器、第七触发器、第八触发器，甚至是第九触发器、第十触发器、第十一触发器、第十二触发器，都可以为D型触发器。

进一步地，在一些实施例中，对于输入时钟处理电路72的第一时钟偶信号和第一时钟奇信号而言，还可以首先对其进行延时处理。因此，在一些实施例中，在图8所示信号采样电路70的基础上，如图9所示，信号采样电路70还可以包括第一缓冲器75和第二缓冲器76；其中，

第一缓冲器75，用于对第一时钟偶信号进行延时处理，得到第一时钟延时偶信号；

第二缓冲器76，用于对第一时钟奇信号进行延时处理，得到第一时钟延时奇信号。

需要说明的是，在本公开实施例中，第一时钟偶信号和第一时钟奇信号在输入时钟处理电路72之前还需要先进行延时处理。其中，第一时钟延时偶信号用PCLK_EE表示，第一时钟延时奇信号用PCLK_OO表示。

还需要说明的是，对于缓冲器而言，无论是第一缓冲器75还是第二缓冲器76，不仅具有延时功能，而且还可以具有增强信号驱动能力的作用。具体地，对于第一时钟延时偶信号与第一时钟偶信号而言，第一时钟延时偶信号相比第一时钟偶信号不仅存在时延，而且第一时钟延时偶信号的驱动能力更强；而对于第一时钟延时奇信号与第一时钟奇信号而言，第一时钟延时奇信号相比第一时钟奇信号存在时延，而且第一时钟延时奇信号的驱动能力更强。

在本公开实施例中，无论是第一缓冲器75还是第二缓冲器76，缓冲器个数并不局限于一个，也可以是多个。在这里，具体数量可以根据实际需求进行设置，并不作具体限定。

这样，在本公开实施例中，第一时钟偶信号和第一时钟奇信号进行延时处理之后，将延时后得到的PCLK_EE信号和PCLK_OO信号输入到时钟处理电路72，然后通过时钟处理电路72可以得到CS_CLK_O信号和CS_CLK_E信号；后续可以根据CS_CLK_O信号和CS_CLK_E信号对片选控制电路73输出的指令译码信号进行采样处理，使得通过输出采样电路74能够得到目标指令信号，这时候的目标指令信号改善了NT ODT CMD信号的第二个时钟周期被错误译码的行为，提高了指令译码的准确度。

进一步地，在一些实施例中，初始片选信号可以是表征目标芯片被选中的信号，且初始片选信号为低电平有效的脉冲信号；其中，

若初始片选信号包括一个脉冲且脉冲宽度为预设时钟周期，则通过信号采样电路70得到的目标指令信号为有效译码信号，且目标指令信号为DDR5 DRAM芯片中的Command信号，Command信号包括读命令信号，写命令信号，刷新命令信号，预充电命令信号，激活命令信号；

若初始片选信号包括一个脉冲且脉冲宽度为预设时钟周期的两倍，则通过信号采样电路70得到的目标指令信号为有效译码信号，且目标指令信号为DDR5 DRAM芯片中的Non-Target ODT Command信号。

需要说明的是，在本公开实施例中，通过增加一级CS_n的片选控制电路73来保存前一个时钟周期采样的CS_n信号，然后将其与当前时钟周期采样的CS_n信号进行与逻辑运算，可以得到目标片选奇/偶信号，即图7～图9中所示的PCS_ET/PCS_OT信号。其中，前一时钟周期采样的CS_n信号体现在PCS_EB/PCS_OB信号中，当前时钟周期采样的CS_n信号体现在PCS_E/PCS_O信号中。

还需要说明的是，在本公开实施例中，结合图5中脉冲宽度不同的两个片选信号，一方面，如果前一个时钟周期的CS_n信号为高电平，且当前时钟周期的CS_n信号为低电平，这时候就可以被识别为正常指令进行译码。另一方面，前一个时钟周期的CS_n信号为低电平，且当前时钟周期的CS_n信号仍为低电平，这时候就会被识别为NT ODT CMD信号的第二个时钟周期，不会进行任何额外指令的译码，从而消除NT ODT CMD信号的第二个时钟周期被错误译码的情况。又一方面，无论前一个时钟周期的CS_n信号为什么电平，只要当前时钟周期的CS_n信号为高电平，这时候也就不会有任何指令进行译码，从而保证该逻辑不会影响正常指令译码。

在一种可能的实现方式中，在初始片选信号的脉冲宽度为预设时钟周期的2倍的情况下，其中，

若第一片选信号在偶数时钟周期的上升沿采样为低电平且在下一相邻奇数时钟周期的上升沿采样仍为低电平，则确定片选时钟偶信号和片选时钟奇信号均为有效的脉冲信号，且片选时钟偶信号的第一个脉冲比片选时钟奇信号的第一个脉冲延迟一个预设时钟周期；以及确定目标片选偶信号为高电平有效的脉冲信号，以使得目标指令信号是基于片选时钟奇信号对指令译码偶信号进行采样得到的；其中，

目标指令信号包括一个脉冲，且该脉冲的脉冲宽度为预设时钟周期的2倍；其中，片选时钟奇信号中第一个脉冲的上升沿用于产生目标指令信号的上升沿，片选时钟奇信号中第二个脉冲的上升沿用于产生目标指令信号的下降沿。

在另一种可能的实现方式中，在初始片选信号的脉冲宽度为预设时钟周期的2倍的情况下，其中，

若第一片选信号在奇数时钟周期的上升沿采样为低电平且在下一相邻偶数时钟周期的上升沿采样仍为低电平，则确定片选时钟偶信号和片选时钟奇信号均为有效的脉冲信号，且片选时钟奇信号的第一个脉冲比片选时钟偶信号的第一个脉冲延迟一个预设时钟周期；以及确定目标片选奇信号为高电平有效的脉冲信号，以使得目标指令信号是基于片选时钟偶信号对指令译码奇信号进行采样得到的；其中，

目标指令信号包括一个脉冲，且该脉冲的脉冲宽度为预设时钟周期的2倍；其中，片选时钟偶信号中第一个脉冲的上升沿用于产生目标指令信号的上升沿，片选时钟偶信号中第二个脉冲的上升沿用于产生目标指令信号的下降沿。

需要说明的是，在本公开实施例中，偶数时钟周期或者奇数时钟周期是指初始时钟信号(用CK_t/CK_c表示)的时钟周期。具体来说，经过第三接收电路453的分频处理之后，可以得到PCLK_E信号和PCLK_O信号；然后将PCLK_E信号的上升沿所在的时钟周期作为偶数时钟周期，PCLK_O信号的上升沿所在的时钟周期作为奇数时钟周期。

还需要说明的是，在本公开实施例中，对于第一片选信号在偶数时钟周期的上升沿采样为低电平且在下一相邻奇数时钟周期的上升沿采样仍为低电平的情况，这时候无论是片选时钟偶信号还是片选时钟奇信号均为高电平有效的脉冲信号，而且均包括两个脉冲，每个脉冲的脉冲宽度为预设时钟周期；另外，片选时钟偶信号的第一个脉冲比片选时钟奇信号的第一个脉冲延迟一个预设时钟周期。此外，目标片选奇信号为低电平信号，而目标片选偶信号为高电平有效的脉冲信号，且仅包括一个脉冲以及该脉冲的脉冲宽度为预设时钟周期的两倍，以使得目标指令信号是基于片选时钟奇信号对指令译码偶信号进行采样得到的。在这里，目标指令信号仅包括一个脉冲，且该脉冲的脉冲宽度为预设时钟周期的两倍；其中，片选时钟奇信号中第一个脉冲的上升沿用于产生目标指令信号的上升沿，片选时钟奇信号中第二个脉冲的上升沿用于产生目标指令信号的下降沿。

另外，还需要注意的是，这里的“脉冲宽度为一个预设时钟周期”或者“脉冲宽度为预设时钟周期的两倍”均是指预设精度范围内，具体可以为该脉冲宽度和一个预设时钟周期之间的偏差在预设精度范围内，或者该脉冲宽度和预设时钟周期的两倍之间的偏差在预设精度范围内。示例性地，目标指令信号的脉冲宽度在预设精度范围内为预设时钟周期的两倍。

还需要说明的是，在本公开实施例中，对于第一片选信号在奇数时钟周期的上升沿采样为低电平且在下一相邻偶数时钟周期的上升沿采样仍为低电平的情况，这时候无论是片选时钟偶信号还是片选时钟奇信号均为高电平有效的脉冲信号，而且均包括两个脉冲，每个脉冲的脉冲宽度为预设时钟周期；另外，片选时钟奇信号的第一个脉冲比片选时钟偶信号的第一个脉冲延迟一个预设时钟周期。此外，目标片选偶信号为低电平信号，而目标片选奇信号为高电平有效的脉冲信号，且仅包括一个脉冲以及该脉冲的脉冲宽度为预设时钟周期的两倍，以使得目标指令信号是基于片选时钟偶信号对指令译码奇信号进行采样得到的。在这里，目标指令信号也仅包括一个脉冲，且脉冲的脉冲宽度在预设精度范围内为预设时钟周期的两倍；其中，片选时钟偶信号中第一个脉冲的上升沿用于产生目标指令信号的上升沿，片选时钟偶信号中第二个脉冲的上升沿用于产生目标指令信号的下降沿。

本公开实施例提供了一种信号采样电路，基于该信号采样电路，对于2T CMD和NTODT CMD这两种指令的译码，通过片选控制电路能够实现2T CMD信号和NT ODT CMD信号的正确译码，从而改善了NT ODT CMD信号的第二个时钟周期被错误译码的行为，提高了指令译码的准确度。

在本公开的另一实施例中，基于前述实施例所述的信号采样电路70，参见图10，其示出了本公开实施例提供的一种信号采样电路的详细结构示意图。如图10所示，信号采样电路70可以包括第一接收器901、第二接收器902、第三接收器903、第一触发器904、第二触发器905、第三触发器906、第一反相器907、第四触发器908、第二反相器909、第五触发器910、第一非门911、第六触发器912、第一或门913、第一与门914、第七触发器915、第二非门916、第八触发器917、第二或门918、第二与门919、第九触发器920、第三反相器921、第三与门922、第四与门923、第十触发器924、第四反相器925、第五与门926、第六与门927、第十一触发器928、第十二触发器929和第三或门930。其中，第一触发器904、第二触发器905、第三触发器906、第一反相器907、第四触发器908、第五触发器910、第六触发器912、第七触发器915、第八触发器917、第九触发器920、第十触发器924、第十一触发器928和第十二触发器929均可以是由D型触发器组成。

需要说明的是，图10的组成结构与图8类似，故针对图10的描述可以参见前述图8的相关描述，这里不再详述。

在本公开实施例中，由于CA[4:0]_1T_E信号代表CA[0]_1T_E～CA[4]_1T_E这五个信号，故对于第四与门923而言，第四与门923为六输入与门，这六个输入端分别用于接收CA[0]_1T_E～CA[4]_1T_E这五个信号和PCS_ET信号；第四与门923输出的CA_1T_ET信号代表一个信号，故这里仅需要一个第十一触发器928。同理，由于CA[4:0]_1T_O信号代表CA[0]_1T_O～CA[4]_1T_O这五个信号，故对于第六与门927而言，第六与门927为六输入与门，这六个输入端分别用于接收CA[0]_1T_O～CA[4]_1T_O这五个信号和PCS_OT信号；第六与门927输出的CA_1T_OT信号代表一个信号，故这里仅需要一个第十二触发器929。

基于图10所示的信号采样电路70，其对应的信号时序如图11A和图11B所示。在图11A和图11B中，第一命令地址信号用CA表示，且CA可以包括Cy、Cz、C0、C1、C2和C3信息；初始片选信号用CS_n表示，第一片选信号用PCS表示，CS_n信号为低电平有效的脉冲信号，而且CS_n用于表征目标芯片被选中的信号；初始时钟信号用CK_t表示，第一时钟偶信号用PCLK_E表示，第一时钟奇信号用PCLK_O表示，且CK_t信号的时钟周期为预设时钟周期，PCLK_E信号和PCLK_O信号的时钟周期均为预设时钟周期的两倍，且相位差为180度。

在CS_n信号的脉冲宽度为预设时钟周期的情况下，其对应的是2T CMD信号。具体如图11A所示，如果PCS信号在偶数时钟周期的上升沿采样为低电平，那么利用PCLK_E信号的上升沿对CA信号进行采样处理后，得到CA[4:0]_1T_E信号包括C0和C2信息；利用PCLK_O信号的上升沿对CA信号进行采样处理后，得到CA[4:0]_1T_O信号包括C1和C3信息。在利用PCLK_E信号的上升沿对PCS信号进行采样及反相处理后，得到PCS_E信号为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍；在利用PCLK_O信号的上升沿对PCS信号进行采样及反相处理后，得到PCS_O信号为低电平信号；然后在经过第十触发器924和第四反相器925对PCS_E信号进行上升沿采样及反相处理后，得到PCS_OB信号为低电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍；在经过第九触发器920和第三反相器921对PCS_O信号进行上升沿采样及反相处理后，得到PCS_EB信号为高电平信号；由于PCS_O信号为低电平信号，因此，PCS_O信号与PCS_OB信号进行与逻辑所得到的PCS_OT信号为低电平信号，然后通过对PCS_OT信号和CA[4:0]_1T_O信号进行与逻辑，得到CA_1T_OT信号，由于PCS_OT信号无有效脉冲，故没有任何指令译码；而PCS_E信号与PCS_EB信号进行与逻辑所得到的PCS_ET信号为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍；然后再通过对PCS_ET信号和CA[4:0]_1T_E信号进行与逻辑，得到CA]_1T_ET信号，由于PCS_ET信号存在有效脉冲，此时的指令译码包括C0信息。另外，通过第五触发器910、第一非门911和第六触发器912对PCS_E信号进行两级采样处理，然后再通过第一或门913对两级采样得到的PCS_ODD信号和PCS_OD信号进行或运算，输出的中间奇信号为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的三倍，即第一或门913的作用是拓宽信号的脉冲宽度；然后再由第一与门914对中间奇信号和PCLK_O信号进行与运算，得到CS_CLK_O信号包括两个脉冲，且每一脉冲的脉冲宽度为预设时钟周期；由于PCS_O信号为低电平信号，故通过第七触发器915、第二非门916和第八触发器917对PCS_O信号进行两级采样处理，然后再通过第二或门918、第二与门919进行逻辑运算，得到CS_CLK_E信号也为低电平信号。这样，利用CS_CLK_O信号对CA_1T_ET信号进行上升沿采样处理，得到CMD信号仅包含C0信息；其中，CS_CLK_O信号中第一个脉冲的上升沿用于产生CMD信号的上升沿，CS_CLK_O信号中第二个脉冲的上升沿用于产生CMD信号的下降沿。

在CS_n信号的脉冲宽度为预设时钟周期的两倍的情况下，其对应的是NT ODT CMD信号。具体如图11B所示，如果PCS信号在偶数时钟周期的上升沿采样为低电平且在下一相邻奇数时钟周期的上升沿采样仍为低电平，那么利用PCLK_E信号的上升沿对CA信号进行采样处理后，得到CA[4:0]_1T_E信号包括C0和C2信息；利用PCLK_O信号的上升沿对CA信号进行采样处理后，得到CA[4:0]_1T_O信号包括C1和C3信息。在利用PCLK_E信号的上升沿对PCS信号进行采样及反相处理后，得到PCS_E信号为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍；在利用PCLK_O信号的上升沿对PCS信号进行采样及反相处理后，得到PCS_O信号为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍，但是相比PCS_E信号延迟一个预设时钟周期；然后在经过第十触发器924和第四反相器925对PCS_E信号进行上升沿采样及反相处理后，得到PCS_OB信号为低电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍；在经过第九触发器920和第三反相器921对PCS_O信号进行上升沿采样及反相处理后，得到PCS_EB信号为低电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍，但是相比PCS_OB信号延迟一个预设时钟周期；由于PCS_O信号与PCS_OB信号互为相反信号，因此，PCS_O信号与PCS_OB信号进行与逻辑所得到的PCS_OT信号为低电平信号，然后通过对PCS_OT信号和CA[4:0]_1T_O信号进行与逻辑，得到CA_1T_OT信号，由于PCS_OT信号无有效脉冲，故没有任何指令译码；而PCS_E信号与PCS_EB信号进行与逻辑所得到的PCS_ET信号为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍；然后再通过对PCS_ET信号和CA[4:0]_1T_E信号进行与逻辑，得到CA]_1T_ET信号，由于PCS_ET信号存在有效脉冲，此时的指令译码包括C0信息。另外，通过第五触发器910、第一非门911和第六触发器912对PCS_E信号进行两级采样处理，然后再通过第一或门913对两级采样得到的PCS_ODD信号和PCS_OD信号进行或运算，输出的中间奇信号为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的三倍，即第一或门913的作用是拓宽信号的脉冲宽度；然后再由第一与门914对中间奇信号和PCLK_O信号进行与运算，得到CS_CLK_O信号包括两个脉冲，且每一脉冲的脉冲宽度为预设时钟周期；通过第七触发器915、第二非门916和第八触发器917对PCS_O信号进行两级采样处理，然后再通过第二或门918对两级采样得到的PCS_EDD信号和PCS_ED信号进行或运算，输出的中间偶信号为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的三倍，即第二或门918的作用也是拓宽信号的脉冲宽度；然后再由第二与门919对中间偶信号和PCLK_E信号进行与运算，得到CS_CLK_E信号也包括两个脉冲，每一脉冲的脉冲宽度为预设时钟周期，但是相比CS_CLK_O信号的第一个脉冲延迟一个预设时钟周期。这样，利用CS_CLK_O信号对CA_1T_ET信号进行上升沿采样处理，得到CMD信号仅包含C0信息；其中，CS_CLK_O信号中第一个脉冲的上升沿用于产生CMD信号的上升沿，CS_CLK_O信号中第二个脉冲的上升沿用于产生CMD信号的下降沿。

在本公开实施例中，偶数时钟周期是指PCLK_E的上升沿所在的时钟周期，奇数时钟周期是指PCLK_O的上升沿所在的时钟周期。

此外，在本公开实施例中，在CS_n信号的脉冲宽度为预设时钟周期的情况下，图11A所提供的时序波形是PCS信号在偶数时钟周期的上升沿采样为低电平的时序情况；同理，PCS信号在奇数时钟周期的上升沿采样为低电平的时序情况类似，这里不作详述。另外，在CS_n信号的脉冲宽度为预设时钟周期的两倍的情况下，图11B所提供的时序波形是PCS信号在偶数时钟周期的上升沿采样为低电平且在下一相邻奇数时钟周期的上升沿采样仍为低电平的时序情况；同理，PCS信号在奇数时钟周期的上升沿采样为低电平且在下一相邻偶数时钟周期的上升沿采样仍为低电平的时序情况类似，这里不作详述。

也就是说，基于本公开实施例的信号采样电路70，在NT ODT CMD信号的第二时钟周期，最终不会有C1的指令从CMD中输出。从而能够解决NT ODT CMD第二周期错误译码的行为。具体地，如图11B所示，CS_n信号只有两个预设时钟周期的低电平，其对应的是NT ODTCMD信号，CS_n信号分别被PCLK_E信号和PCLK_O信号采样之后为PCS_E信号(第一时钟周期)和PCS_O信号(第二时钟周期)；然后PCS_E信号被PCLK_O信号采样之后产生PCS_OB信号，PCS_O信号被PCLK_E信号采样之后产生PCS_EB信号。在CS_n信号为低电平的第一时钟周期，PCS_E信号和PCS_EB信号进行与逻辑产生PCS_ET信号，这会被正常译码为NT ODT CMD信号。在CS_n信号为低电平的第二时钟周期，PCS_O信号和PCS_OB信号进行与逻辑产生PCS_OT信号。该技术方案通过这个逻辑识别前一时钟周期和当前时钟周期的CS_n信号都为低电平，使得PCS_OT信号无有效脉冲，从而得到的CA_1T_OT信号为无效的指令译码信号，利用CS_CLK_E信号采样之后也就无法产生任何CMD。从而在保证第一时钟周期正常译码的情况下，能够解决NT ODT CMD信号的第二时钟周期错误译码的行为。

本公开实施例提供了一种信号采样电路，通过本实施例对前述实施例的具体实现进行详细阐述，从中可以看出，基于本公开实施例的技术方案，对于2T CMD和NT ODT CMD这两种指令的译码，通过片选控制电路可以确保2T CMD信号和NT ODT CMD信号的正确译码，从而改善了NT ODT CMD信号的第二个时钟周期被错误译码的行为，提高了指令译码的准确度。

在本公开的又一实施例中，参见图12，其示出了本公开实施例提供的一种半导体存储器120的组成结构示意图。如图12所示，半导体存储器120可以包括前述实施例任一项所述的信号采样电路70。

在本公开实施例中，半导体存储器120可以为DRAM芯片。

进一步地，在一些实施例中，DRAM芯片符合DDR5内存规格。

需要说明的是，本公开实施例主要涉及集成电路设计中输入信号采样及指令译码的相关电路，特别涉及DRAM芯片中，CA信号输入分别作为指令和地址采样和译码之后的控制调节电路。具体来说，本公开实施例的技术方案解决了DDR5的NT ODT CMD信号的译码过程中由于CS_n的特殊情况，导致正常CMD DEC错误译码指令的问题。该技术方案利用了前一时钟周期采样的CS_n逻辑检查，来保证当前时钟周期的指令为正常2T CMD信号的第一个时钟周期正常译码，而不是错误译码NT ODT CMD信号的第二个时钟周期。

另外，还需要说明的是，本公开实施例的技术方案可以应用于DRAM芯片中CA信号采样和译码的控制电路，但不局限于此范围，其他输入信号采样及指令译码的相关电路均可采用此设计。

这样，在本公开实施例中，对于半导体存储器120而言，其包括有信号采样电路70，因此，根据第一时钟信号对待处理片选信号进行采样处理，可以保存前一时钟周期采样的CS_n信号，然后将其与当前时钟周期采样的CS_n信号的与逻辑输出作为指令译码的输入，也即利用前一时钟周期采样的CS_n信号进行逻辑检查，从而改善了NT ODT CMD信号的第二个时钟周期被错误译码的行为，提高了指令译码的准确度。

以上，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。

需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。

本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。

本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。

本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。

以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (18)

1.一种信号采样电路，其特征在于，所述信号采样电路包括信号输入电路、时钟处理电路、片选控制电路和输出采样电路；其中，

所述信号输入电路，用于根据第一时钟信号、第一片选信号和第一命令地址信号，确定待处理指令信号和待处理片选信号；其中，所述第一时钟信号的时钟周期为预设时钟周期的2倍；

所述时钟处理电路，用于根据所述第一时钟信号对所述待处理片选信号进行两级采样处理和逻辑运算处理，得到片选时钟信号；其中，所述片选时钟信号包括两个脉冲，且每个脉冲的脉冲宽度为所述预设时钟周期；

所述片选控制电路，用于根据所述第一时钟信号对所述待处理片选信号进行采样处理，得到中间片选信号，以及对所述中间片选信号、所述待处理片选信号和所述待处理指令信号进行逻辑运算，得到指令译码信号；

所述输出采样电路，用于根据所述片选时钟信号对所述指令译码信号进行采样处理，得到目标指令信号。

2.根据权利要求1所述的信号采样电路，其特征在于，所述信号输入电路包括第一接收电路、第二接收电路、第三接收电路和输入采样电路；其中，

所述第一接收电路，用于接收初始命令地址信号，输出所述第一命令地址信号；

所述第二接收电路，用于接收初始片选信号，输出所述第一片选信号；

所述第三接收电路，用于接收初始时钟信号，并对所述初始时钟信号进行分频处理，输出第一时钟奇信号和第一时钟偶信号；

所述输入采样电路，用于根据所述第一时钟信号对所述第一片选信号和所述第一命令地址信号进行采样处理，得到所述待处理指令信号和所述待处理片选信号；

其中，所述初始时钟信号的时钟周期为所述预设时钟周期，所述第一时钟信号是由所述第一时钟奇信号和所述第一时钟偶信号组成，所述第一时钟奇信号和所述第一时钟偶信号各自的时钟周期均是所述预设时钟周期的2倍，且所述第一时钟奇信号和所述第一时钟偶信号之间的相位差为180度。

3.根据权利要求2所述的信号采样电路，其特征在于，所述输入采样电路包括第一采样电路、第二采样电路、第三采样电路和第四采样电路；其中，

所述第一采样电路，用于根据所述第一时钟偶信号对所述第一命令地址信号进行采样处理，得到待处理指令偶信号；

所述第二采样电路，用于根据所述第一时钟奇信号对所述第一命令地址信号进行采样处理，得到待处理指令奇信号；

所述第三采样电路，用于根据所述第一时钟偶信号对所述第一片选信号进行采样及反相处理，得到待处理片选偶信号；

所述第四采样电路，用于根据所述第一时钟奇信号对所述第一片选信号进行采样及反相处理，得到待处理片选奇信号；

其中，所述待处理指令信号是由所述待处理指令偶信号和所述待处理指令奇信号组成，所述待处理片选信号是由所述待处理片选偶信号和所述待处理片选奇信号组成。

4.根据权利要求3所述的信号采样电路，其特征在于，

所述第一采样电路包括第一触发器，且所述第一触发器的输入端与所述第一命令地址信号连接，所述第一触发器的时钟端与所述第一时钟偶信号连接，所述第一触发器的输出端用于输出所述待处理指令偶信号；

所述第二采样电路包括第二触发器，且所述第二触发器的输入端与所述第一命令地址信号连接，所述第二触发器的时钟端与所述第一时钟奇信号连接，所述第二触发器的输出端用于输出所述待处理指令奇信号；

所述第三采样电路包括第三触发器和第一反相器，且所述第三触发器的输入端与所述第一片选信号连接，所述第三触发器的时钟端与所述第一时钟偶信号连接，所述第三触发器的输出端与所述第一反相器的输入端连接，所述第一反相器的输出端用于输出所述待处理片选偶信号；

所述第四采样电路包括第四触发器和第二反相器，且所述第四触发器的输入端与所述第一片选信号连接，所述第四触发器的时钟端与所述第一时钟奇信号连接，所述第四触发器的输出端与所述第二反相器的输入端连接，所述第二反相器的输出端用于输出所述待处理片选奇信号。

5.根据权利要求3所述的信号采样电路，其特征在于，所述时钟处理电路包括第五采样电路、第六采样电路、第一逻辑电路和第二逻辑电路；其中，

所述第五采样电路，用于利用所述第一时钟奇信号对所述待处理片选偶信号进行第一级采样处理，得到第一片选采样奇信号；并利用所述第一时钟奇信号对所述第一片选采样奇信号进行第二级采样处理，得到第二片选采样奇信号；

所述第六采样电路，用于利用所述第一时钟偶信号对所述待处理片选奇信号进行第一级采样处理，得到第一片选采样偶信号；并利用所述第一时钟偶信号对所述第一片选采样偶信号进行第二级采样处理，得到第二片选采样偶信号；

所述第一逻辑电路，用于对所述第一时钟奇信号、所述第一片选采样奇信号和所述第二片选采样奇信号进行逻辑运算，得到片选时钟奇信号；

所述第二逻辑电路，用于对所述第一时钟偶信号、所述第一片选采样偶信号和所述第二片选采样偶信号进行逻辑运算，得到片选时钟偶信号；

其中，所述片选时钟信号是由所述片选时钟偶信号和所述片选时钟奇信号组成。

6.根据权利要求5所述的信号采样电路，其特征在于，所述第一级采样处理是指上升沿采样处理，所述第二级采样处理是指下降沿采样处理。

7.根据权利要求5所述的信号采样电路，其特征在于，所述第五采样电路包括第五触发器、第一非门和第六触发器；其中，

所述第五触发器的输入端与所述待处理片选偶信号连接，所述第五触发器的时钟端与所述第一时钟奇信号连接，所述第五触发器的输出端用于输出所述第一片选采样奇信号，且所述第六触发器的输入端与所述第五触发器的输出端连接，所述第一非门的输入端与所述第一时钟奇信号连接，所述第一非门的输出端与所述第六触发器的时钟端连接，所述第六触发器的输出端用于输出所述第二片选采样奇信号；

所述第六采样电路包括第七触发器、第二非门和第八触发器；其中，

所述第七触发器的输入端与所述待处理片选奇信号连接，所述第七触发器的时钟端与所述第一时钟偶信号连接，所述第七触发器的输出端用于输出所述第一片选采样偶信号，且所述第八触发器的输入端与所述第七触发器的输出端连接，所述第二非门的输入端与所述第一时钟偶信号连接，所述第二非门的输出端与所述第八触发器的时钟端连接，所述第八触发器的输出端用于输出所述第二片选采样偶信号。

8.根据权利要求5所述的信号采样电路，其特征在于，所述第一逻辑电路包括第一或门和第一与门；其中，

所述第一或门，用于对所述第一片选采样奇信号和所述第二片选采样奇信号进行或运算，得到中间奇信号；

所述第一与门，用于对所述中间奇信号和所述第一时钟奇信号进行与运算，得到所述片选时钟奇信号；

所述第二逻辑电路包括第二或门和第二与门；其中，

所述第二或门，用于对所述第一片选采样偶信号和所述第二片选采样偶信号进行或运算，得到中间偶信号；

所述第二与门，用于对所述中间偶信号和所述第一时钟偶信号进行与运算，得到所述片选时钟偶信号。

9.根据权利要求5所述的信号采样电路，其特征在于，所述片选控制电路包括第三逻辑电路和第四逻辑电路；其中，

所述第三逻辑电路，用于利用所述第一时钟偶信号对所述待处理片选奇信号进行采样及反相处理，得到中间片选偶信号；并对所述中间片选偶信号、所述待处理片选偶信号和所述待处理指令偶信号进行逻辑运算，得到指令译码偶信号；

所述第四逻辑电路，用于利用所述第一时钟奇信号对所述待处理片选偶信号进行采样及反相处理，得到中间片选奇信号；并对所述中间片选奇信号、所述待处理片选奇信号和所述待处理指令奇信号进行逻辑运算，得到指令译码奇信号；

其中，所述中间片选信号是由所述中间片选偶信号和所述中间片选奇信号组成，所述指令译码信号是由所述指令译码偶信号和所述指令译码奇信号组成。

10.根据权利要求9所述的信号采样电路，其特征在于，所述第三逻辑电路包括第七采样电路、第三与门和第四与门；其中，

所述第七采样电路，用于利用所述第一时钟偶信号对所述待处理片选奇信号进行采样及反相处理，得到所述中间片选偶信号；

所述第三与门，用于对所述中间片选偶信号和所述待处理片选偶信号进行与运算，得到目标片选偶信号；

所述第四与门，用于对所述目标片选偶信号和和所述待处理指令偶信号进行与运算，得到所述指令译码偶信号；

所述第四逻辑电路包括第八采样电路、第五与门和第六与门；其中，

所述第八采样电路，用于利用所述第一时钟奇信号对所述待处理片选偶信号进行采样及反相处理，得到所述中间片选奇信号；

所述第五与门，用于对所述中间片选奇信号和所述待处理片选奇信号进行与运算，得到目标片选奇信号；

所述第六与门，用于对所述目标片选奇信号和和所述待处理指令奇信号进行与运算，得到所述指令译码奇信号。

11.根据权利要求10所述的信号采样电路，其特征在于，

所述第七采样电路包括第九触发器和第三反相器，且所述第九触发器的输入端与所述待处理片选奇信号连接，所述第九触发器的时钟端与所述第一时钟偶信号连接，所述第九触发器的输出端与所述第三反相器的输入端连接，所述第三反相器的输出端用于输出所述中间片选偶信号；

所述第八采样电路包括第十触发器和第四反相器，且所述第十触发器的输入端与所述待处理片选偶信号连接，所述第十触发器的时钟端与所述第一时钟奇信号连接，所述第十触发器的输出端与所述第四反相器的输入端连接，所述第四反相器的输出端用于输出所述中间片选奇信号。

12.根据权利要求10所述的信号采样电路，其特征在于，所述输出采样电路包括第九采样电路、第十采样电路和第三或门；其中，

所述第九采样电路，用于利用所述片选时钟奇信号对所述指令译码偶信号进行采样处理，得到目标指令奇信号；

所述第十采样电路，用于利用所述片选时钟偶信号对所述指令译码奇信号进行采样处理，得到目标指令偶信号；

所述第三或门，用于对所述目标指令奇信号和所述目标指令偶信号进行或运算，得到所述目标指令信号。

13.根据权利要求12所述的信号采样电路，其特征在于，

所述第九采样电路包括第十一触发器，且所述第十一触发器的输入端与所述指令译码偶信号连接，所述第十一触发器的时钟端与所述片选时钟奇信号连接，所述第十一触发器的输出端用于输出所述目标指令奇信号；

所述第十采样电路包括第十二触发器，且所述第十二触发器的输入端与所述指令译码奇信号连接，所述第十二触发器的时钟端与所述片选时钟偶信号连接，所述第十二触发器的输出端用于输出所述目标指令偶信号。

14.根据权利要求5所述的信号采样电路，其特征在于，所述初始片选信号是表征目标芯片被选中的信号，且所述初始片选信号为低电平有效的脉冲信号；其中，

若所述初始片选信号包括一个脉冲且脉冲宽度为所述预设时钟周期，则通过所述信号采样电路得到的所述目标指令信号为有效译码信号，且所述目标指令信号为DDR5 DRAM芯片中的Command信号，所述Command信号包括读命令信号，写命令信号，刷新命令信号，预充电命令信号，激活命令信号；

若所述初始片选信号包括一个脉冲且脉冲宽度为所述预设时钟周期的2倍，则通过所述信号采样电路得到的所述目标指令信号为有效译码信号，且所述目标指令信号为DDR5DRAM芯片中的Non-Target ODT Command信号。

15.根据权利要求13所述的信号采样电路，其特征在于，在所述初始片选信号的脉冲宽度为所述预设时钟周期的2倍的情况下，其中，

若所述第一片选信号在偶数时钟周期的上升沿采样为低电平且在下一相邻奇数时钟周期的上升沿采样仍为低电平，则确定所述片选时钟偶信号和所述片选时钟奇信号均为有效的脉冲信号，且所述片选时钟偶信号的第一个脉冲比所述片选时钟奇信号的第一个脉冲延迟一个预设时钟周期；以及确定所述目标片选偶信号为高电平有效的脉冲信号，以使得所述目标指令信号是基于所述片选时钟奇信号对所述指令译码偶信号进行采样得到的；其中，

所述目标指令信号包括一个脉冲，且所述脉冲的脉冲宽度为所述预设时钟周期的2倍；其中，所述片选时钟奇信号中第一个脉冲的上升沿用于产生所述目标指令信号的上升沿，所述片选时钟奇信号中第二个脉冲的上升沿用于产生所述目标指令信号的下降沿。

16.根据权利要求13所述的信号采样电路，其特征在于，在所述初始片选信号的脉冲宽度为所述预设时钟周期的2倍的情况下，其中，

若所述第一片选信号在奇数时钟周期的上升沿采样为低电平且在下一相邻偶数时钟周期的上升沿采样仍为低电平，则确定所述片选时钟偶信号和所述片选时钟奇信号均为有效的脉冲信号，且所述片选时钟奇信号的第一个脉冲比所述片选时钟偶信号的第一个脉冲延迟一个预设时钟周期；以及确定所述目标片选奇信号为高电平有效的脉冲信号，以使得所述目标指令信号是基于所述片选时钟偶信号对所述指令译码奇信号进行采样得到的；其中，

所述目标指令信号包括一个脉冲，且所述脉冲的脉冲宽度为所述预设时钟周期的2倍；其中，所述片选时钟偶信号中第一个脉冲的上升沿用于产生所述目标指令信号的上升沿，所述片选时钟偶信号中第二个脉冲的上升沿用于产生所述目标指令信号的下降沿。

17.一种半导体存储器，其特征在于，包括如权利要求1至16任一项所述的信号采样电路。

18.根据权利要求17所述的半导体存储器，其特征在于，所述半导体存储器为动态随机存取存储器DRAM芯片，且符合DDR5内存规格。