JPS62277691A - ライトパ−ビツトスタテイツクｒａｍ - Google Patents
ライトパ−ビツトスタテイツクｒａｍInfo
- Publication number
- JPS62277691A JPS62277691A JP61121807A JP12180786A JPS62277691A JP S62277691 A JPS62277691 A JP S62277691A JP 61121807 A JP61121807 A JP 61121807A JP 12180786 A JP12180786 A JP 12180786A JP S62277691 A JPS62277691 A JP S62277691A
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- 230000003068 static effect Effects 0.000 title claims description 5
- 230000001934 delay Effects 0.000 claims 1
- 230000003213 activating effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はスタティックランダムアクセスメモリ集積回路
（以下、ｒｓＲＡＭＩｃＪという。）における書込み読
出し制御回路に関する。
（以下、ｒｓＲＡＭＩｃＪという。）における書込み読
出し制御回路に関する。
（従来の技術）
ＳＲＡＭＩＣを用いてメモリ装置を構成する場合、形状
をできるだけ小さくするためには、ＩＣの入出力ピンの
数を抑える必要がある。しかし、複数ビット構成のＩＣ
において、個々に書込みを可能とするためには、入出力
ピンの数を増加せざるを得す、そのため同時各地みとい
う制限をつけて入出力ピンの数の削減を計っていた。
をできるだけ小さくするためには、ＩＣの入出力ピンの
数を抑える必要がある。しかし、複数ビット構成のＩＣ
において、個々に書込みを可能とするためには、入出力
ピンの数を増加せざるを得す、そのため同時各地みとい
う制限をつけて入出力ピンの数の削減を計っていた。
（発明が解決しようとする問題点）
ところで、ＳＲＡＭ ＩＣを使用するメモリ装置では
、ＳＲＡＭ ＩＣの複数ビットが同時に故障する場合
を考慮する必要があり、そのために装置構成上、ＳＲＡ
Ｍ ＩＣが同一アドレスに対して単独ビットとなるよ
うに回路構成をとるか、または複数ビット不良時の対策
としてＳＲＡＭ ＩＣ出力ビット分をブロックとする
ブロック誤υチェック機能をもつエラー修正コード（以
下、ＦＣＣ）ビットを付加する回路構成を採用する必要
があった。しかし、前者はビット幅を広げることができ
ないという欠点があり、後者はすでに一般に使用されて
いる１ビツト誤シ修正／２ピツト誤シ検出コードに対し
、ブロック誤りチェックコードの使用するビット数が多
いため、使用ＳＲＡＭ数と周辺回路が多くなるという欠
点があった。
、ＳＲＡＭ ＩＣの複数ビットが同時に故障する場合
を考慮する必要があり、そのために装置構成上、ＳＲＡ
Ｍ ＩＣが同一アドレスに対して単独ビットとなるよ
うに回路構成をとるか、または複数ビット不良時の対策
としてＳＲＡＭ ＩＣ出力ビット分をブロックとする
ブロック誤υチェック機能をもつエラー修正コード（以
下、ＦＣＣ）ビットを付加する回路構成を採用する必要
があった。しかし、前者はビット幅を広げることができ
ないという欠点があり、後者はすでに一般に使用されて
いる１ビツト誤シ修正／２ピツト誤シ検出コードに対し
、ブロック誤りチェックコードの使用するビット数が多
いため、使用ＳＲＡＭ数と周辺回路が多くなるという欠
点があった。
本発明の目的は、複数ビット入出力データラインを有し
、かつ、同時書込み可能なＩＣにおいて、ＩＣピン数を
増加させることなく、複数ピット同時誤シの障害を防止
することができるライトパービットスタティックＲＡＭ
を提供することにある。
、かつ、同時書込み可能なＩＣにおいて、ＩＣピン数を
増加させることなく、複数ピット同時誤シの障害を防止
することができるライトパービットスタティックＲＡＭ
を提供することにある。
（問題点を解決するための手段）
前記目的を達成するために本発明によるライトパービッ
トスタティックＲＡＭは、複数のメモリセルと、アドレ
ス入力を解読し９て前記複数のメモリセルの特定セルを
選択するアドレスバッファ回路と、前記複数のメモリセ
ル対応毎に設けられ、書込みイネーブル入力の前縁をク
ロック入力とし、後続する書込みデータ入力の沓込みが
有効であるか否かを示す情報をラッチする書込み制御ラ
ッチ回路、書込みイネーブル入力を遅延させる査込みイ
ネーブルディレー制御回路、前記書込みイネーブルディ
レー制御回路出力によって前記書込み制御ラッチ回路の
出力をゲートするゲート回路およびチップイネーブル入
力によってアクティブとなプ、前記ゲート出力にデータ
有効を示す信号が出力されているとき後続する書込みデ
ータを取込み、対応のメモリセルに出力する書込み読出
しバッファ回路とからなる書込み読出し制御回路とから
構成されている。 ゛ （実施例） 以下、本発明について図面を参照して説明する。
トスタティックＲＡＭは、複数のメモリセルと、アドレ
ス入力を解読し９て前記複数のメモリセルの特定セルを
選択するアドレスバッファ回路と、前記複数のメモリセ
ル対応毎に設けられ、書込みイネーブル入力の前縁をク
ロック入力とし、後続する書込みデータ入力の沓込みが
有効であるか否かを示す情報をラッチする書込み制御ラ
ッチ回路、書込みイネーブル入力を遅延させる査込みイ
ネーブルディレー制御回路、前記書込みイネーブルディ
レー制御回路出力によって前記書込み制御ラッチ回路の
出力をゲートするゲート回路およびチップイネーブル入
力によってアクティブとなプ、前記ゲート出力にデータ
有効を示す信号が出力されているとき後続する書込みデ
ータを取込み、対応のメモリセルに出力する書込み読出
しバッファ回路とからなる書込み読出し制御回路とから
構成されている。 ゛ （実施例） 以下、本発明について図面を参照して説明する。
第１図は本発明によるＳＲＡＭの実施例を示すブロック
回路図である。この実施例は薔込みおよび読出しデータ
入出力がｎ ＋ １ブロツクある場合の回路図の例でア
シ、本発明は２ブロツク以上の場合に適用される。
回路図である。この実施例は薔込みおよび読出しデータ
入出力がｎ ＋ １ブロツクある場合の回路図の例でア
シ、本発明は２ブロツク以上の場合に適用される。
第２図は第１図における書込み読出し制御回路の詳細を
示すブロック図である。
示すブロック図である。
第８図は書込みサイクル時の各信号の関係を示すタイミ
ングチャートである。
ングチャートである。
第１図において、アドレス人力勾子群９１に入力したア
ドレスは、アドレスバッファ回路３１に導びかれる。ア
ドレスバッファ回路３１は、アドレスをデコードし、複
数のメモリセル１１．１２゜１３のうち特定セルを選択
する信号を出力する。
ドレスは、アドレスバッファ回路３１に導びかれる。ア
ドレスバッファ回路３１は、アドレスをデコードし、複
数のメモリセル１１．１２゜１３のうち特定セルを選択
する信号を出力する。
チップイネーブル入力端子７１に入力したチップイネー
ブル信号は書込み読出し制御回路２１゜２２．２３に導
びかれ、当該ＩＣの書込み読出し動作を有効とする。書
込み動作時に書込みイネーブル入力端子８１に入力した
書込みタイミングパルスは、書込み読出し制御回路２１
．２２．２３に導びかれ、各書込み読出し制御回路は書
込み動作を行う。書込みイネーブル入力前縁波形は、当
該回路の一部を構成する書込み制御ラッチ回路のクロッ
ク入力として利用される。この書込み制御ラッチ回路の
出力状態によって書込み動作が禁止される。一方、薔込
みタイミングパルスの入力がなければ、読出し動作とな
り、メモリセル１１゜１２．１３より選択されたセルの
内容は書込み読出し制御回路２１．２２．２３でバッフ
ァされ、読出しデータ出力端子６１，６２．６３へ出力
される。
ブル信号は書込み読出し制御回路２１゜２２．２３に導
びかれ、当該ＩＣの書込み読出し動作を有効とする。書
込み動作時に書込みイネーブル入力端子８１に入力した
書込みタイミングパルスは、書込み読出し制御回路２１
．２２．２３に導びかれ、各書込み読出し制御回路は書
込み動作を行う。書込みイネーブル入力前縁波形は、当
該回路の一部を構成する書込み制御ラッチ回路のクロッ
ク入力として利用される。この書込み制御ラッチ回路の
出力状態によって書込み動作が禁止される。一方、薔込
みタイミングパルスの入力がなければ、読出し動作とな
り、メモリセル１１゜１２．１３より選択されたセルの
内容は書込み読出し制御回路２１．２２．２３でバッフ
ァされ、読出しデータ出力端子６１，６２．６３へ出力
される。
次に、第２図によって第１図の省込み読出し制御回路２
１．２２．２３の詳細を説明する。
１．２２．２３の詳細を説明する。
チップイネーブル入カフ０は書込み読出しバッファ回路
１０３ｔｌ−アクティブ状態とする。
１０３ｔｌ−アクティブ状態とする。
書込みイネーブル人力ａｏｉｉ、書込＋制御ラッチ回路
１０１に入力され、前縁エツジ部分が書込み制御ラッチ
回路１０１のクロック入力になるとトモに書込みイネー
ブルディレー制御回路１０４に人力される。
１０１に入力され、前縁エツジ部分が書込み制御ラッチ
回路１０１のクロック入力になるとトモに書込みイネー
ブルディレー制御回路１０４に人力される。
書込みイネーブルディレー制御回路１０４は、第３図に
示すように書込みイネーブル入力の前縁部よりＤＬ分だ
け遅延した内部書込みパルスを発生する。この出力は害
込み制御ラッチ回路１０１の出力上ともにゲート回路１
０２に入力さ１を論理積がとられ、書込み読出しバッフ
ァ回路１０３の内部書込みタイミングパルスとなる。
示すように書込みイネーブル入力の前縁部よりＤＬ分だ
け遅延した内部書込みパルスを発生する。この出力は害
込み制御ラッチ回路１０１の出力上ともにゲート回路１
０２に入力さ１を論理積がとられ、書込み読出しバッフ
ァ回路１０３の内部書込みタイミングパルスとなる。
書込みデータ人力５０は第８図に示すように、書込みが
有効か否かを示す書込み有効情報（Ｌレベルの場合有効
）と書込みデータに分けて入力される。書込みイネーブ
ル入力の前縁エツジ部分入力時、書込み有効情報が書込
み制御ラッチ回路５１０１のデータ入力となる。また、
内部書込みタイミングパルス有効時は後続する書込みデ
ータが書込み読出しバッファ回路１０３に入力され、メ
モリセルの書込みデータとして処理される。
有効か否かを示す書込み有効情報（Ｌレベルの場合有効
）と書込みデータに分けて入力される。書込みイネーブ
ル入力の前縁エツジ部分入力時、書込み有効情報が書込
み制御ラッチ回路５１０１のデータ入力となる。また、
内部書込みタイミングパルス有効時は後続する書込みデ
ータが書込み読出しバッファ回路１０３に入力され、メ
モリセルの書込みデータとして処理される。
書込みイネーブル入力８０が入力されないか、または書
込み制御ラッチ回路１０１がリセット状態のときは読出
し動作が実行され読出されたデータが書込み読出しバッ
ファ回路１０３に一時格納され、読出しデータ出力６０
に出力される。
込み制御ラッチ回路１０１がリセット状態のときは読出
し動作が実行され読出されたデータが書込み読出しバッ
ファ回路１０３に一時格納され、読出しデータ出力６０
に出力される。
第３図は第１図・第２図を用いて説明した内容をタイミ
ングチャートに示したもので、書込みサイクル時の各入
出力波形を示している。ここで、書込みイネーブル前縁
エツジをクロック入力とした書込み制御ラッチ回路の出
力で書込みタイミングチャートを制御するため、内部書
込みパルスとしてＤＬ分だけ遅延させた波形を作成して
いる。
ングチャートに示したもので、書込みサイクル時の各入
出力波形を示している。ここで、書込みイネーブル前縁
エツジをクロック入力とした書込み制御ラッチ回路の出
力で書込みタイミングチャートを制御するため、内部書
込みパルスとしてＤＬ分だけ遅延させた波形を作成して
いる。
（発明の効果）
以上、詳しく説明したように本発明によるＳＲＡＭＩＣ
は書込みイネーブル入力前縁部分でデータ入力ラインの
データ入力が有効か否かを示す信号を書込み制御ラッチ
回路でラッチするとともに、書込みイネーブル信号を一
定時間遅延させた信号で書込み制御ラッチ回路出力をゲ
ートし、このゲート出力を書込み読出しバッファ回路の
内部書込みパルスとしてデータ入力を取込み、メモリセ
ルに出力するように構成てれているので、ＩＣピン数の
増加を防止しつつデータビットを各メモリセル対応毎に
独立に書込むことができる。したがって、複数ビット同
時誤シの障害をなくすことができるとともに、ブロック
誤υチェックＦＣＣ等の付加によるＲＡＭ ＩＣ数増
加や周辺回路増を抑える効果がある。
は書込みイネーブル入力前縁部分でデータ入力ラインの
データ入力が有効か否かを示す信号を書込み制御ラッチ
回路でラッチするとともに、書込みイネーブル信号を一
定時間遅延させた信号で書込み制御ラッチ回路出力をゲ
ートし、このゲート出力を書込み読出しバッファ回路の
内部書込みパルスとしてデータ入力を取込み、メモリセ
ルに出力するように構成てれているので、ＩＣピン数の
増加を防止しつつデータビットを各メモリセル対応毎に
独立に書込むことができる。したがって、複数ビット同
時誤シの障害をなくすことができるとともに、ブロック
誤υチェックＦＣＣ等の付加によるＲＡＭ ＩＣ数増
加や周辺回路増を抑える効果がある。
第１図は本発明によるＳＲＡＭの実施例を示すブロック
図、第２図はＳＲＡＭのブロック内書込み読出し制御回
路の詳細ブロック図、第８図は書込みサイクル時の各入
出力波形を示すタイミングチャートである。 ｌ・・・ＳＲＡＭ ＩＣ １１・・・メモリセル０ １２−＠φメモリセル１ １３φ・・メモリセルｎ ２０−・・書込み読出し制御回路 ２１・・・書込み読出し制御回路０ ２２・・・曹込み読出し制御回路１ ２３１１・・書込み読出し制御回路ｎ ３１・・・アドレスバッファ回路 ５０・・・書込みデータ入力 ５１・・・書込みデータ入力端子０ ５２・・・書込みデータ入力端子１ ５３・・・書込みデータ入力端子ｎ ６０・拳・読出しデータ出力 ６１・・・読出しデータ出力端子Ｏ ６２・・・読出しデータ出力端子１ ６３・・・読出しデータ出力端子ｎ フ０・・・チップイネーブル入力 フ１・・拳チップイネーブル入力端子 ８０ψ・・書込みイネーブル入力 ８１１１・・賽込みイネーブル入力端子９１・・・アド
レス入力端子群 １０１・曇・書込み制御ラッチ回路 １Ｇ２・・・ゲート回路 １０３・・・畳込み読出しバッファ回路１０４・・・書
込みイネーブルディレー制御回路
図、第２図はＳＲＡＭのブロック内書込み読出し制御回
路の詳細ブロック図、第８図は書込みサイクル時の各入
出力波形を示すタイミングチャートである。 ｌ・・・ＳＲＡＭ ＩＣ １１・・・メモリセル０ １２−＠φメモリセル１ １３φ・・メモリセルｎ ２０−・・書込み読出し制御回路 ２１・・・書込み読出し制御回路０ ２２・・・曹込み読出し制御回路１ ２３１１・・書込み読出し制御回路ｎ ３１・・・アドレスバッファ回路 ５０・・・書込みデータ入力 ５１・・・書込みデータ入力端子０ ５２・・・書込みデータ入力端子１ ５３・・・書込みデータ入力端子ｎ ６０・拳・読出しデータ出力 ６１・・・読出しデータ出力端子Ｏ ６２・・・読出しデータ出力端子１ ６３・・・読出しデータ出力端子ｎ フ０・・・チップイネーブル入力 フ１・・拳チップイネーブル入力端子 ８０ψ・・書込みイネーブル入力 ８１１１・・賽込みイネーブル入力端子９１・・・アド
レス入力端子群 １０１・曇・書込み制御ラッチ回路 １Ｇ２・・・ゲート回路 １０３・・・畳込み読出しバッファ回路１０４・・・書
込みイネーブルディレー制御回路
Claims (1)
- 複数のメモリセルと、アドレス入力を解読して前記複数
のメモリセルの特定セルを選択するアドレスバッファ回
路と、前記複数のメモリセル対応毎に設けられ、書込み
イネーブル入力の前縁をクロック入力とし、後続する書
込みデータ入力の書込みが有効であるか否かを示す情報
をラッチする書込み制御ラッチ回路、書込みイネーブル
入力を遅延させる書込みイネーブルディレー制御回路、
前記書込みイネーブルディレー制御回路出力によつて前
記書込み制御ラッチ回路の出力をゲートするゲート回路
およびチップイネーブル入力によつてアクティブとなり
、前記ゲート出力にデータ有効を示す信号が出力されて
いるとき後続する書込みデータを取込み、対応のメモリ
セルに出力する書込み読出しバッファ回路とからなる書
込み読出し制御回路とから構成したことを特徴とするラ
イトパービツトスタテイツクＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61121807A JPS62277691A (ja) | 1986-05-27 | 1986-05-27 | ライトパ−ビツトスタテイツクｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61121807A JPS62277691A (ja) | 1986-05-27 | 1986-05-27 | ライトパ−ビツトスタテイツクｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62277691A true JPS62277691A (ja) | 1987-12-02 |
Family
ID=14820414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61121807A Pending JPS62277691A (ja) | 1986-05-27 | 1986-05-27 | ライトパ−ビツトスタテイツクｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62277691A (ja) |
-
1986
- 1986-05-27 JP JP61121807A patent/JPS62277691A/ja active Pending
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