JPS601644B2 - タイミングパルス発生回路 - Google Patents
タイミングパルス発生回路Info
- Publication number
- JPS601644B2 JPS601644B2 JP51150515A JP15051576A JPS601644B2 JP S601644 B2 JPS601644 B2 JP S601644B2 JP 51150515 A JP51150515 A JP 51150515A JP 15051576 A JP15051576 A JP 15051576A JP S601644 B2 JPS601644 B2 JP S601644B2
- Authority
- JP
- Japan
- Prior art keywords
- cycle
- timing
- output
- generation circuit
- designation signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
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- 230000001902 propagating effect Effects 0.000 claims description 2
- 101100327144 Arabidopsis thaliana CYCB1-3 gene Proteins 0.000 description 15
- 101150018690 CPS2 gene Proteins 0.000 description 15
- 101150113005 cyc2 gene Proteins 0.000 description 15
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- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Description
【発明の詳細な説明】
本発明は情報処理装置等に使用されるタイミングパルス
発生回路に関する。
発生回路に関する。
従来、情報処理装置等に使用される主記憶装置では中央
処理装置からクロック等の信号をもらって主記憶装置内
部で使用するフリップフロップのクロツク、ストロープ
、その他タイミングパルス等を作るのが通常の方法であ
る。
処理装置からクロック等の信号をもらって主記憶装置内
部で使用するフリップフロップのクロツク、ストロープ
、その他タイミングパルス等を作るのが通常の方法であ
る。
又最近はＭＯＳ（Ｍｅ地０均ｄｅＳｅｍｉｃｏｎｄｕｃ
ｔｏｒ）ＩＣメモ川こよる主記憶装置が一般的である。
このＭＯＳＩＣメモリは多くの場合読み出しサイクル、
書き込みサイクルと、部分書き込みサイクルとではサイ
クルタイムが異なることがある。更にＭＯＳＩＣメモリ
の信頼性から、ＥＣＣ（ＥｎｏｒＣｏｎｅｃｔｉｈｇＣ
ｏｄｅ）を付加し１ビットエラー修正と２ビットエラー
検出を行なって記憶装置を構成している場合が多い。こ
の場合１ビットエラーがあることが判明したなら、その
サイクルを延長して１ビットエラーの修正再書き込みを
行なうことがある。このようにＭＯＳＩＣメモリを使用
した記憶装置においてはサイクルタイムの異なる種々の
サイクルが存在することが多い。その場合にタイミング
発生回路で次のような不都合があった、これを第１図、
第２図を用いて示す。第１図は遅延線を使用した一般的
なタイミング発生回路で、１〜８は遅延線１１〜１４は
インバータ回路、１５〜１８インバータバツフア回路、
２１，２２は出力アンド回路、Ｔｏはスタートパルス、
Ｔ１，Ｔ２は出力パルス、ＣＹＣ１，ＣＹＣ２はサイク
ル指定信号を示す。第２図は第１図のタイミング発生回
路のタイミングチャートを示す。ｔ，，ｔ２はスタート
パルスＴｏから出力パルスＴ１，Ｔ２までの遅延時間を
示す。サイクル指定信号ＣＹＣＩは書き込みサイクルの
場合及び読み出しサイクルで読み出しデータエラーがな
い場合に′１′となる。又サイクル指定信号ＣＹＣ２は
部分書き込みサイクルの場合と読み出しサイクルで読み
出しデータエラーがあった場合に′１′となる。読み出
しサイクルの場合、読み出しデータエラーがあった場合
にはサイクルの途中でサイクル指定信号がＣＹＣＩから
ＣＹＣ２に功襖るように構成されている。従がつてサイ
クル指定信号ＣＹＣ２はＣＹＣＩより長い時間を有する
。第２図ａではサイクル指定信号が途中で功換り全体と
してはサイクル指定信号がＣＹＣ２となって完了する。
この場合サイクル指定信号ＣＹＣＩはサイクルが開始し
た時点ではどちらのサイクル指定で完了するかは不明で
あり、タイミング発生回路には出力パルスＴＩ及びＴ２
が発生されるように構成する必要がある。一方サイクル
指定信号がＣＹＣ２で開始された場合には途中で切換る
ことはない。このような構成においては第２図ｂ，ｃに
おいて、不都合が生じる。ｂではサイクル指定信号がＣ
ＹＣＩで開始される。書き込みサイクル又は読み出しサ
イクルでエラーがなかった場合にはＣＹＣＩのままで完
了するがタイミング発生回路にはＣＹＣ２用の出力パル
スが伝搬している。ｂでＣＹＣＩが完了し次にｃでＣＹ
Ｃ２が開始された場合、ｂのスタートパルスによって発
生された出力パルスＴ２がｃのサイクル内で出力され誤
動作をすることになる。本発明はタイミング発生回路に
簡単なゲート回路を付加することにより上記欠点を除去
し、サイクルタイムの種類によらず−系統のみのタイミ
ング発生回路を行なえるようなタイミング発生回路を提
供することにある。
ｔｏｒ）ＩＣメモ川こよる主記憶装置が一般的である。
このＭＯＳＩＣメモリは多くの場合読み出しサイクル、
書き込みサイクルと、部分書き込みサイクルとではサイ
クルタイムが異なることがある。更にＭＯＳＩＣメモリ
の信頼性から、ＥＣＣ（ＥｎｏｒＣｏｎｅｃｔｉｈｇＣ
ｏｄｅ）を付加し１ビットエラー修正と２ビットエラー
検出を行なって記憶装置を構成している場合が多い。こ
の場合１ビットエラーがあることが判明したなら、その
サイクルを延長して１ビットエラーの修正再書き込みを
行なうことがある。このようにＭＯＳＩＣメモリを使用
した記憶装置においてはサイクルタイムの異なる種々の
サイクルが存在することが多い。その場合にタイミング
発生回路で次のような不都合があった、これを第１図、
第２図を用いて示す。第１図は遅延線を使用した一般的
なタイミング発生回路で、１〜８は遅延線１１〜１４は
インバータ回路、１５〜１８インバータバツフア回路、
２１，２２は出力アンド回路、Ｔｏはスタートパルス、
Ｔ１，Ｔ２は出力パルス、ＣＹＣ１，ＣＹＣ２はサイク
ル指定信号を示す。第２図は第１図のタイミング発生回
路のタイミングチャートを示す。ｔ，，ｔ２はスタート
パルスＴｏから出力パルスＴ１，Ｔ２までの遅延時間を
示す。サイクル指定信号ＣＹＣＩは書き込みサイクルの
場合及び読み出しサイクルで読み出しデータエラーがな
い場合に′１′となる。又サイクル指定信号ＣＹＣ２は
部分書き込みサイクルの場合と読み出しサイクルで読み
出しデータエラーがあった場合に′１′となる。読み出
しサイクルの場合、読み出しデータエラーがあった場合
にはサイクルの途中でサイクル指定信号がＣＹＣＩから
ＣＹＣ２に功襖るように構成されている。従がつてサイ
クル指定信号ＣＹＣ２はＣＹＣＩより長い時間を有する
。第２図ａではサイクル指定信号が途中で功換り全体と
してはサイクル指定信号がＣＹＣ２となって完了する。
この場合サイクル指定信号ＣＹＣＩはサイクルが開始し
た時点ではどちらのサイクル指定で完了するかは不明で
あり、タイミング発生回路には出力パルスＴＩ及びＴ２
が発生されるように構成する必要がある。一方サイクル
指定信号がＣＹＣ２で開始された場合には途中で切換る
ことはない。このような構成においては第２図ｂ，ｃに
おいて、不都合が生じる。ｂではサイクル指定信号がＣ
ＹＣＩで開始される。書き込みサイクル又は読み出しサ
イクルでエラーがなかった場合にはＣＹＣＩのままで完
了するがタイミング発生回路にはＣＹＣ２用の出力パル
スが伝搬している。ｂでＣＹＣＩが完了し次にｃでＣＹ
Ｃ２が開始された場合、ｂのスタートパルスによって発
生された出力パルスＴ２がｃのサイクル内で出力され誤
動作をすることになる。本発明はタイミング発生回路に
簡単なゲート回路を付加することにより上記欠点を除去
し、サイクルタイムの種類によらず−系統のみのタイミ
ング発生回路を行なえるようなタイミング発生回路を提
供することにある。
本発明は遅延線（ディレーラィン）により、タイミング
パルスの発生を行なうタイミング発生回路において命令
等により決定されるサイクル指定信号によりゲートを制
御し遅延線にタイミングパルスの伝搬することを制御し
、不用パルスの発生を抑止して誤動作を防止することに
ある。
パルスの発生を行なうタイミング発生回路において命令
等により決定されるサイクル指定信号によりゲートを制
御し遅延線にタイミングパルスの伝搬することを制御し
、不用パルスの発生を抑止して誤動作を防止することに
ある。
次に本発明の実施例について図面を参照して説明する。
第３図に実施例を示すタイミング発生回路、第４図にそ
のタイミングチャートを示す。第３図において、１０１
〜１０８は遅延線（ディレーライン）、１１１〜１１３
はインバータ回路、１１５〜１１８はインバータバツフ
ア回路、１２１〜１２２は出力ゲート回路、１００‘ま
タイミングパルス制御用ゲート回路、Ｔｏはスタートパ
ルス、Ｔ１，Ｔ２は出力パルス、ＴｄはＴｏにより発生
され伝搬してきたタイミングパルスを示す。ＣＹＣ１，
ＣＹＣ２は、サイクル指定信号で、ＣＹＣＩは書き込み
動作時及び読み出し動作で読み出しデータエラーがなか
った場合′１′となる。又ＣＹＣ２は部分書き込み動作
時及び読み出し動作で読み出しデータエラーがあった場
合′１′となる。第４図でｔｌ，ｔ２，Ｗは出力パルス
、Ｔ１，Ｔ２及びタイミングパルスＴＤのスタートパル
スＴｏからの遅延時間を示す。又ｔＣはデータエラーが
あった場合にＣＹＣＩからＣＹＣ２に切替る時間を示す
。第４図ａでは読み出し動作時で読み出しデータエラー
があった場合のタイミングチャートを示す。
のタイミングチャートを示す。第３図において、１０１
〜１０８は遅延線（ディレーライン）、１１１〜１１３
はインバータ回路、１１５〜１１８はインバータバツフ
ア回路、１２１〜１２２は出力ゲート回路、１００‘ま
タイミングパルス制御用ゲート回路、Ｔｏはスタートパ
ルス、Ｔ１，Ｔ２は出力パルス、ＴｄはＴｏにより発生
され伝搬してきたタイミングパルスを示す。ＣＹＣ１，
ＣＹＣ２は、サイクル指定信号で、ＣＹＣＩは書き込み
動作時及び読み出し動作で読み出しデータエラーがなか
った場合′１′となる。又ＣＹＣ２は部分書き込み動作
時及び読み出し動作で読み出しデータエラーがあった場
合′１′となる。第４図でｔｌ，ｔ２，Ｗは出力パルス
、Ｔ１，Ｔ２及びタイミングパルスＴＤのスタートパル
スＴｏからの遅延時間を示す。又ｔＣはデータエラーが
あった場合にＣＹＣＩからＣＹＣ２に切替る時間を示す
。第４図ａでは読み出し動作時で読み出しデータエラー
があった場合のタイミングチャートを示す。
ｂでは書き込み動作又は読み出し動作時で読み出しデー
タエラーがなかった場合のタイミングチャートを示す。
ｃでは部分書き込み動作の場合のタイミングチヤトを示
す。ここでタイミングパルス制御用ゲート回路１０川ま
サイクル指定信号ＣＹＣ２によりゲートされており、タ
イミングパルスＴｄの遅延時間のはデータエラーが検出
されサイクル指定信号が切替る時間ｔｃよりも大きく、
かつ、サイクル指定信号ＣＹＣＩが有する時間中ｔｃｌ
より小さい値となるようゲート回路１００が構成されて
いる。従ってサイクル指定信号がデータエラー検出によ
り切替ることがなければ、タイミング制御ゲート回路１
０川ま、タイミングパルスＴｄをィンヒビット当該ゲー
ト回路以降の遅延線回路へパルスの伝搬を抑止する。従
ってタイミングチャートｂの場合のようにサイクル指定
信号がＣＹＣＩのままであると遅延線１０７，１０８に
はパルスが伝搬されないので第４図タイミングチャート
ｃのごとく次のサイクルがサイクル指定信号ＣＹＣ２で
始まり出力パルスＴ２の出力ゲート１２２がひらかれて
も出力パルスＴ２は出力されない。又サイクルの途中で
サイクル指定信号がＣＹＣＩからＣＹＣ２に切替った場
合には、伝搬パルスＴｄがタイミング制御ゲート回路１
０川こ伝搬してくるまでにゲートがひらかれるためサイ
クル指定信号ＣＹＣ２が′１′の場合に必要なタイミン
グパルスＴ２は出力されることになる。本発明は以上説
明したように簡単なゲート回路を遅延線タイミング発生
回路の途中に挿入するだけで不用パルスを除去し、かつ
一系統のみのタイミング発生回路にて、タイミングパル
スを発生させることができる。
タエラーがなかった場合のタイミングチャートを示す。
ｃでは部分書き込み動作の場合のタイミングチヤトを示
す。ここでタイミングパルス制御用ゲート回路１０川ま
サイクル指定信号ＣＹＣ２によりゲートされており、タ
イミングパルスＴｄの遅延時間のはデータエラーが検出
されサイクル指定信号が切替る時間ｔｃよりも大きく、
かつ、サイクル指定信号ＣＹＣＩが有する時間中ｔｃｌ
より小さい値となるようゲート回路１００が構成されて
いる。従ってサイクル指定信号がデータエラー検出によ
り切替ることがなければ、タイミング制御ゲート回路１
０川ま、タイミングパルスＴｄをィンヒビット当該ゲー
ト回路以降の遅延線回路へパルスの伝搬を抑止する。従
ってタイミングチャートｂの場合のようにサイクル指定
信号がＣＹＣＩのままであると遅延線１０７，１０８に
はパルスが伝搬されないので第４図タイミングチャート
ｃのごとく次のサイクルがサイクル指定信号ＣＹＣ２で
始まり出力パルスＴ２の出力ゲート１２２がひらかれて
も出力パルスＴ２は出力されない。又サイクルの途中で
サイクル指定信号がＣＹＣＩからＣＹＣ２に切替った場
合には、伝搬パルスＴｄがタイミング制御ゲート回路１
０川こ伝搬してくるまでにゲートがひらかれるためサイ
クル指定信号ＣＹＣ２が′１′の場合に必要なタイミン
グパルスＴ２は出力されることになる。本発明は以上説
明したように簡単なゲート回路を遅延線タイミング発生
回路の途中に挿入するだけで不用パルスを除去し、かつ
一系統のみのタイミング発生回路にて、タイミングパル
スを発生させることができる。
第１図は従来の回路を示し、第２図はそのタイミングチ
ャートを示す。 第３図は本発明の一実施例を示すもので、第４図はその
タイミングチャートを示す。１〜８……遅延線（ディレ
ーラィン）、１１〜１４……ィンバータ回路、１５〜１
８……インバータバツフア回路、２１，２２……出力ア
ンド回路、Ｔｏ……スタートパルス、Ｔ１，Ｔ２・・・
・・・出力パルス、ＣＹＣ１，ＣＹＣ２・・・・・・サ
イクル指定信号、ち，ら・・・・・・スタートパルスＴ
ｏから出力パルスＴ１，Ｔ２までの遅延時間、１００・
・…・タイミングパレルス制御用ゲート回路、ｌｏｌ〜
１０８・・・・・・遅延線、１１１〜１１３・・・・・
・ィンバータ回路、１１５〜１１８・・・・・・インバ
ータバツフア回路、１２１〜１２２…・・・出力ゲート
回路、ｔｄ・・・・・・タイミングパルスＴｄのＴｏか
らの遅延時間、ｔｃ・・…・データエラー時にサイクル
指定信号が切替るＴｏからの遅延時間。 第７図 髪２図 第３図 第４図
ャートを示す。 第３図は本発明の一実施例を示すもので、第４図はその
タイミングチャートを示す。１〜８……遅延線（ディレ
ーラィン）、１１〜１４……ィンバータ回路、１５〜１
８……インバータバツフア回路、２１，２２……出力ア
ンド回路、Ｔｏ……スタートパルス、Ｔ１，Ｔ２・・・
・・・出力パルス、ＣＹＣ１，ＣＹＣ２・・・・・・サ
イクル指定信号、ち，ら・・・・・・スタートパルスＴ
ｏから出力パルスＴ１，Ｔ２までの遅延時間、１００・
・…・タイミングパレルス制御用ゲート回路、ｌｏｌ〜
１０８・・・・・・遅延線、１１１〜１１３・・・・・
・ィンバータ回路、１１５〜１１８・・・・・・インバ
ータバツフア回路、１２１〜１２２…・・・出力ゲート
回路、ｔｄ・・・・・・タイミングパルスＴｄのＴｏか
らの遅延時間、ｔｃ・・…・データエラー時にサイクル
指定信号が切替るＴｏからの遅延時間。 第７図 髪２図 第３図 第４図
Claims (1)
- １ それぞれ少なくとも１つの出力端子を有し縦続接続
したＮ（２以上の整数）段の遅延手段と、サイクル決定
信号が第１のレベルのとき第ｉ（１以上Ｎ未満の整数）
段目の前記遅延手段からの出力信号を第（ｉ＋１）段目
の前記遅延手段に伝播させず前記サイクル決定信号が第
２のレベルのとき該第ｉ段目の遅延手段の出力信号を該
第（ｉ＋１）段目の遅延手段に伝播させる第１のゲート
手段と、第ｊ（１以上i以下の整数）段目の前記遅延手
段の予め定めた出力端子からの出力が与えられ前記サイ
クル決定信号が第１のレベルのとき開き第２のレベルの
とき閉じる第２のゲート手段と、第ｋ（（ｉ＋１）以上
Ｎ以下の整数）段目の前記遅延手段の予め定めた出力端
子からの出力が与えられ前記サイクル決定信号が第２の
レベルのとき開き第１のレベルのとき閉じる第３のゲー
ト手段とを備え、第１段目の前記遅延手段に入力パルス
を与え、前記第２および第３のゲート手段からタイミン
グパルスを得ることを特徴とするタイミングパルス発生
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51150515A JPS601644B2 (ja) | 1976-12-14 | 1976-12-14 | タイミングパルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51150515A JPS601644B2 (ja) | 1976-12-14 | 1976-12-14 | タイミングパルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5373928A JPS5373928A (en) | 1978-06-30 |
| JPS601644B2 true JPS601644B2 (ja) | 1985-01-16 |
Family
ID=15498536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51150515A Expired JPS601644B2 (ja) | 1976-12-14 | 1976-12-14 | タイミングパルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601644B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60124356U (ja) * | 1984-01-31 | 1985-08-22 | 市光工業株式会社 | ドアミラ− |
-
1976
- 1976-12-14 JP JP51150515A patent/JPS601644B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60124356U (ja) * | 1984-01-31 | 1985-08-22 | 市光工業株式会社 | ドアミラ− |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5373928A (en) | 1978-06-30 |
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