JP2554064B2 - パルス数計数方式 - Google Patents

Description

【発明の詳細な説明】 ［概要］ パルス計数器がマイクロプロセッサの制御で計数値を
ラッチ回路にラッチし、ラッチデータをマイクロプロセ
ッサが続出し終わるまでは、たとえパルスが印加されて
も計数することが出来なかったので、当初の入力パルス
は計数器の計数端子とプリセット端子とに与え、プリセ
ット端子にパルスが与えられたことをロード信号により
計数器にセットして計数ミスを無くしたパルス計数方式
である。

［産業上の利用分野］ 本発明はパルス数を正確に計数するパルス計数方式に
関する。

従来のパルス計数器はマイクロプロセッサの制御によ
り計数器をラッチし、ラッチデータをマイクロプロセッ
サが続出し終わるまでは、次のパルスが印加されていて
も、計数することが出来ない欠点があって、そのような
計数ミスを無くすことが要望された。

［従来の技術］ 第４図は従来のパルス計数方式の構成を示す図であ
る。第４図において、１はマイクロプロセッサ、２はア
ップダウン・カウンタ、３はラッチ回路、４はエンコー
ダ、５はデコーダ、６はタイミング制御信号発生回路、
７はマスタクロックMCLK、８はサブクロックSCLK、９は
クリア信号、10はマイクロプロセッサからの続出指令信
号とラッチ信号、11はデコーダ５に印加される位相の異
なるパルスでカウンタ２の計数アップとダウンの方向及
び計数するパルスを得るもの、12はカウンタをアップま
たはダウンカウントすることを指示するパルス、13はカ
ウントするパルス、14はラッチ回路にラッチされたデー
タ、15はカウンタへのクリア動作信号を示す。

第４図の動作について、第５図に示すタイムチャート
により説明する。第５図においてマスタクロック7MCLK
は動作制御用として準備されたもので、サブクロック8S
CLKはマスタクロックを1/2分周したものである。サブク
ロック８はデコーダ５とカウンタ２に印加され、下記の
ような各動作を制御する。第５図11に示すＡ相・Ｂ相の
信号がエンコーダ４からデコーダ５へ印加されたとき、
12と示すアップまたはダウン計数を指示するパルスが第
５図の例ではアップ計数を指示するように与えられる。
そして第５図13と示すパルスがＡ相・Ｂ相パルスのレベ
ル変化時に発生しているので、それをアップ計数する。
マイクロプロセッサ１が所定時刻にカウンタ２の計数値
を知るときは、タイミング制御信号発生回路６から、第
５図10と示す信号を得るようにマイクロプロセッサ１が
制御する。即ちラッチ信号10がラッチ回路３へ与えられ
（第５図時刻T1）、カウンタ２の現在計数値をラッチ回
路３にラッチする。第５図の時刻T2ではマスタクロック
７の立上りエッジでラッチを行い、サブクロック８の発
生を停止させる。ラッチされたデータは第５図14と示さ
れる。次に第５図時刻T3において、ラッチ回路３の出力
端子側ゲートを開き、マイクロプロセッサ１へデータを
伝送し、タイミング信号発生回路６はそのときカウンタ
２にクリア信号15を発する。カウンタ２はクリアされ
る。

［発明が解決しようとする問題点］ 第４図・第５図において、カウンタ２の現在計数値を
ラッチ信号10によりラッチ回路３にラッチし、次にマイ
クロプロセッサ１から読出したとき、ラッチ信号10はラ
ッチ回路３から読出す時間を見込んだ後の時刻T4まで続
いている。若しこの間にカウンタ２が計数すべきパルス
がデコーダ５から与えられたとき、第５図13においてハ
ッチングを施したパルスHPについては、サブクロック８
が動作してないため、カウンタ２は計数することが出来
ない。そのためパルス発生数と計数値とは異なる欠点が
生じている。この現象はパルス１〜２個であるがマイク
ロプロセッサ１の読出しタイミングが計数パルスの発生
時刻とは無関係であるため、補正することが出来なかっ
た。

本発明の目的は前述の欠点を改善し、カウンタとして
プリセット用パルス印加端子を有するものを使用して、
計数誤差のないパルス計数方式を提供することにある。

［問題点を解決するための手段］ 第１図は本発明の原理構成を示す図である。第１図に
おいて、１はマイクロプロセッサ、３はラッチ回路、10
はマイクロプロセッサの発するラッチ回路、17はマイク
ロプロセッサの発するロード信号で、ラッチ信号10を位
相反転したもの、20はパルス計数器、20−Ｃは計数用パ
ルス印加端子、20−Ｐはプリセット用パルス印加端子、
31は入力パルスを示す。

入力パルス31をパルス計数器20により計数し、その計
数値をラッチ回路３に一旦ラッチしてから、マイクロプ
ロセッサ１の指令によりマイクロプロセッサ１に取り込
んで処理を行うパルス数計数方式において、本発明は下
記の構成としている。

即ち、ラッチ信号がオンの間にクロック８の立上りパ
ルスを１つ以上含むようにラッチ信号の時間を設定する
と共に、パルス計数器20として計数用パルス印加端子20
−Ｃ及びプリセット用パルス印加端子20−Ｐを具備する
ものを使用し、マイクロプロセッサ１が発する該ラッチ
信号を位相反転したロード信号17によりパルス計数器20
に入力されるパルスを前記プリセット用パルス印加端子
20−Ｐにも印加することである。

［作用］ 入力パルスがパルス計数器20の計数用パルス印加端子
20−Ｃに印加されるとき、アップまたはダウン計数を行
う。所定の時刻においてマイクロプロセッサ１が計数値
を読出すとき、マイクロプロセッサ１はラッチ回路３に
対し計数器20の計数値をラッチするための信号10を発す
る。計数値はラッチ回路３にラッチされる。次にラッチ
回路３にラッチされたデータは、読出信号（ラッタ信号
と共通）によりマイクロプロセッサ１へ読出される。ラ
ッチ信号を位相反転したロード信号17により計数器20が
クリアされた後、次の入力パルスは、計数用パルス印加
端子20−Ｃとプリセット用パルス印加端子20−Ｐの両者
に印加される。プリセット用パルス印加端子20−Ｐに印
加されたパルスはロード信号17により、計数器20におけ
る当初計数値とされる。このとき通常の計数用パルス印
加端子20−Ｃへの印加パルスはロード信号17が印加され
ているため、計数器20で計数せず、後続の入力パルスが
印加されたときにプリセット計数値の次の計数を行うの
で、計数値にはミスが無くなる。

［実施例］ 第２図は本発明の実施例の構成を示す図である。第２
図において、１はマイクロプロセッサ、21,22は４ビッ
トのアップダウン・カウンタでラッチ回路を内蔵したも
の、21−C,22−Ｃはデコーダ５の出力から計数用パルス
の印加される端子、21−Ｐ（A,B,C,D）,22−Ｐ（A,B,C,
D）はプリセット用パルスの印加端子を示す。51はカウ
ンタ21,22のカウント動作としてアップ・ダウンを指示
するパルスで同時にアップカウントするためのパルス信
号線を示す。即ちこの信号線のパルスとして“H"を続け
るとき、アップカウントを指示し、同時にカウンタの端
子21−Ｃに印加されて計数する。信号線51にパルスが印
加されず、信号線52にパルスが印加されたときは、ダウ
ンカウントを指示することで、このパルスが端子21−Ｃ
に印加され計数される。

デコーダ５に入力するＡ相・Ｂ相の信号は例えばロー
タリエンコーダからの出力で各相信号のレベル変化時に
発生するパルスを計数用とし、且つＡ相・Ｂ相信号間で
の進み・遅れによりアップ・ダウンの計数を切換える。

本発明のカウンタは一定周期毎にカウントデータをラ
ッチし、ロード信号によってカウンタがクリアされ、デ
ータがマイクロプロセッサへ読み込まれる、という一連
の動作を繰り返す。

そしてこのカウンタをクリアするとき、通常のクリア
信号を使用するとカンウトミスを起こすことがあるた
め、本発明ではクリア信号を使用せずに、ロード信号を
クリア信号に流用する。なお、クリア信号９は電源投入
直後にカウンタ21,22の値をクリアするためにのみ使用
する。

なお、クロク８は後述するカウントデータラッチの
時、或いはリードのときも停止することは無く、連続し
て発生している。

第２図の動作について第３図に示すタイムチャートに
より説明する。第３図８と示すクロックがカウンタ21,2
2に印加され、計数用パルスの印加時に各カウンタを計
数動作させる。第３図11と示すＡ相・Ｂ相の信号が入っ
たとき、図示するようにＡ相がＢ相より遅れたこの例で
は、各相のレベル変化時にクロック８と同期して発生す
るパルスをアップカウントする。そして計数したデータ
は第３図18と示すようにｎからｎ＋１になったとする。

第３図に示すタイムチャートの時刻T5以前またはT8以
降で、ロード信号17がオン（ラッチ信号10はオフ）であ
る場合、アップダウン・カウンタ21,22における各プリ
セット入力端子21−P,22−Ｐの電位を見ると、 イ．計数パルス13の入力が無くて、アップパルス51が
“0",ダウンパルス52が“0"とすると、両カウンタの両
端子を順次に並べて “00000000"である。

ロ．計数パルス13の入力が有って、アップパルス51が
“1",ダウンパルス52が“0"とすると、電位は “00000001"である。

次にタイムチャートの時刻T5〜T8で、ラッチ信号10が
オン（ロード信号17がオフ）のとき、同様に各端子の電
位は ハ．計数パルス13の入力が有って、アップパルス51が
“0"、ダウンパルス52が“0"とすると、 “00000001"である。

ニ．また計数パルス13の入力が無くて、アップパルス51
が“0"、ダウンパルス52が“0"とすると “00000000"である。

ロード信号17がオン、またはラッチ信号10がオフであ
って、計数パルス13が到来したとき、カウンタのプリセ
ット端子の電位は“00000001"となり、この値は二進数
で「１」であるから、アップバルス51が“1"でアップカ
ウントしているならば、クロック８の立上りの時カウン
ト内にロードされる。時刻T5において、マイクロプロセ
ッサ１からラッチ信号10が発せられ、計数値ｎ＋１をカ
ウンタ21,22に内蔵しているラッチ回路（図示せず）に
ラッチする。

ここでラッチ信号10がオンのとき、即ち時刻T5〜T8の
間はロード信号17がレベル“L"で、第３図においてはこ
の間アクティブである。第２図においてロード信号は▲
▼で負論理のためである。そしてこのロード信号10
がオンの間にクロック８の立上りパルスを１つ以上含む
ようにラッチ信号の時間を設定する。そのためロード信
号10がアクティブの間にプリセット端子に入力されたパ
ルスCPはクロック８により時刻T9のタイミングでセット
される。したがって入力パルスCPに対しカウントミスが
起こらない。次に時刻T8においてラッチ信号を位相反転
したロード信号LDがカウンタ21,22のロード信号端子に
追加される。そのときカウンタ21の21−Ｐ端子にはパル
ス（CP）が信号線51から印加され、端子D,C,B,Aは“0,
0,0,1"となり、カウンタ22の端子Ｄ〜Ａを含めるとプリ
セット端子の電位は“0,0,0,0,0,0,0,1"である。この値
は２進数で「１」であるからアップカウントの時、プリ
セット用パルス印加端子の信号が“1"として、クロック
８の立上りのときカウンタ内にロードされる。したがっ
て第３図13に示す次の計数すべきパルスが到来したと
き、カウンタ21は計数してカウントデータは２となる。
なおダウンカウントする時は、第３図11の信号位相の進
み遅れが逆になるが、そのときはカウンタ端子21−Ｐに
“1,1,1,1"（２進数表現）が印加され、カウンタ22の端
子も含めるとプリセット端子の電位は“1,1,1,1,1,1,1,
1,"である。この場合は補数をとって−１がカウンタ内
にロードされるため、“−1"がその時のカウントデータ
となる。

以上を整理して見ると、カウントデータをラッチ中に
パルス入力が無い場合、カウンタ21,22のプリセット入
力端子21−P,22−Ｐはローレベルとなっており、ラッチ
信号を反転させたロード信号によるプリセットデータは
全て“0"であり、その状態でカウンタはクリアされた事
になる。

また、カウントデータをラッチ中にパルス入力が有る
場合、そのパルスがアップパルスであれば＋１、ダウン
パルスであるば−１、（プリセットデータは全て“1"）
がカウンタにセットされるため、カウントデータラッチ
時のカウントミスが無くなる。

プリセットデータがカウンタにセットされるのは、ロ
ード信号がローレベルで、クロック８の立上りパルスに
よって行われる。逆にクロック８の立上りパルスが無け
れば、プリセットデータはセットされない。

［発明の効果］ このようにして本発明によると、計数器としてプリセ
ット用パルス印加端子を具備するものを使用したため、
ロード信号を使用してプリセット用パルス印加端子の信
号をカウンタ内部に取り込めば、カウントデータ読出し
中に計数すべきパルスが到来しても、計数ミスを起こす
ことがない。

【図面の簡単な説明】

第１図は本発明の原理構成を示す図、 第２図は本発明の実施例の構成を示す図、 第３図は第２図の動作タイムチャート、 第４図は従来のパルス数計数方式の構成を示す図、 第５図は第４図の動作タイムチャートである。 １……マイクロプロセッサ 2,21,22……アップダウン・カウンタ ３……ラッチ回路 ４……エンコーダ、５……デコーダ ６……タイミング制御信号発生回路 ７……マウタクロック、８……サブクロック 10……ラッチ信号 17……ロード信号 20……パルス計数器 20−P,21−Ｐ……プリセット用パルス印加端子 31……入力パルス

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】入力パルス（31）をパルス計数器（20）に
   より計数し、その計数値をラッチ回路（３）に一旦ラッ
   チしてから、マイクロプロセッサ（１）の指令によりマ
   イクロプロセッサ（１）に取り込んで処理を行うパルス
   計数方式において、 ラッチ信号がオンの間にクロック（８）の立上りパルス
   を１つ以上含むようにラッチ信号の時間を設定すると共
   に、 パルス計数器（20）として計数用パルス印加端子（20−
   Ｃ）及びプリセット用パルス印加端子（20−Ｐ）を具備
   するものを使用し、マイクロプロセッサ（１）が発する
   該ラッチ信号を位相反転したロード信号（17）によりパ
   ルス計数器（20）をクリアした後にパルス計数器（20）
   に入力されるパルスを前記プリセット用パルス印加端子
   （20−Ｐ）にも印加すること を特徴とするパルス計数方式。
2. 【請求項２】上記計数用パルス印加端子（20−Ｃ）が
   （21−Ｃ）及び（22−Ｃ）からなり、該端子（21−
   Ｃ），（22−Ｃ）にはデコーダ（５）からのアップパル
   ス信号線（51）及びダウンパルス信号線（52）からの信
   号が入力されるノア回路を介し、且つ該ノア回路からの
   出力信号が反転されてカウンタ21,22に信号入力され、
   上記プリセット用パルス印加端子（20−Ｐ）が（21−
   Ｐ）及び（22−Ｐ）からなり、プリセット用パルス印加
   端子（21−Ｐ）の端子Ａには、該ノア回路及び該ノア回
   路からの出力信号を反転するインバータを介して信号が
   入力され、プリセット用パルス印加端子（21−Ｐ）の端
   子B,C,D及びプリセット用パルス印加端子（22−Ｐ）の
   端子A,B,C,Dには該ダウンパルス信号線（52）からの信
   号が入力されることを特徴とする特許請求の範囲第１項
   記載のパルス計数方式。