JP2818412B2

JP2818412B2 - 計数回路

Info

Publication number: JP2818412B2
Application number: JP62197487A
Authority: JP
Inventors: 操萩原; 稔菊池
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-08-06
Filing date: 1987-08-06
Publication date: 1998-10-30
Anticipated expiration: 2013-10-30
Also published as: JPS6441328A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はクロック信号に同期して動作する計数回路に
関する。〔従来の技術〕第３図はこの種の計数回路の従来例を示す回路図、第
４図はその動作を示すタイミング図である。回路ブロッ
クU₁₁〜U₁₄は、同一の内部構成よりなるので、その一つ
の回路ブロックU₁₁について説明する。回路ブロックU₁₁
は公知のマスター・スレーブ型・Ｄ型フリップフロップ
である。トランスファーゲート31はインバータ44の出力
がハイレベルの時、したがってクロック信号φがロウレ
ベルの時、イクスクルーシブオアゲート40の出力をイン
バータ32に出力する。そしてクロック信号φがロウから
ハイレベルに変化する時トランスファーゲート31はオフ
して、クロックドインバータ33がオンし、インバータ32
は、クロック信号φがロウレベルの時のレベルを保持す
る。また、クロック信号φがロウからハイレベルに変化
すると、アンドノアゲート35および36によって構成され
るフリップフロップは、インバータ32の出力レベルおよ
びその反転信号であるインバータ34の出力にしたがい、
アンドノアゲート36には、インバータ32のレベルと同じ
レベルを、アンドノアゲート35はインバータ32と反対の
レベルをそれぞれ出力する。そしてクロック信号φがハ
イよりロウレベルに変化するとアンドノアゲート35およ
び36により構成されるフリップフロップは、クロック信
号φがハイレベルの時の状態を保持する。回路ブロック
U₁₁〜U₁₄は同一構成であるのでクロック信号φがロウよ
りハイレベルに変化する時、出力信号B0〜B3およびその
反転信号▲▼〜▲▼が変化し得、そののちイク
スクルーシブオアゲート40〜43の出力が変化しうる。こ
のとき、クロック信号φはハイレベルとなっているの
で、各回路ブロックU₁₁〜U₁₄におけるトランスファーゲ
ート31はオフしている。したがって、各回路ブロックU
₁₁〜U₁₄におけるインバータ32の出力は、クロック信号
がロウよりハイレベルに変化する前のイクスクルーシブ
オアゲート40〜43の出力を入力した時のレベルを保持す
る。クロック信号φがハイレベルであるから、アンドノ
アゲート35および36のフリップフロップはインバータ32
の出力によって変化する。したがって、回路ブロックU
₁₁〜U₁₄の出力B0〜B3および▲▼〜▲▼は、イ
クスクルーシブオアゲート40〜43の出力がクロック信号
φがロウからハイレベルに変化し、トランスファゲート
31がオンしてイクスクルーシブオアゲート40〜43の出力
がインバータ32に入力され、インバータ32の出力がアン
ドノアゲート35、36に供給されてB0および▲▼が決
定するまでに丁度クロック信号Φの１クロック分かかる
ため、１クロック遅れてイクスクルーシブオアゲート40
〜43の出力レベルと同じレベルをそれぞれ回路ブロック
U₁₁，U₁₂，U₁₃，U₁₄の出力B0,B1,B2,B3より出力し、イ
クスクルーシブオアゲート40〜43と反対のレベルをそれ
ぞれ▲▼，▲▼，▲▼，▲▼として出
力する。次に、本従来例の動作を第４図のタイミング図により
説明する。時刻t₀にリセット信号RSTをハイよりロウレベルにし
て、リセットを解除する。リセット解除後、回路ブロッ
クU₁₁〜U₁₄の出力のうち出力B0〜B3はロウレベルを保持
し、出力▲▼〜▲▼はハイレベルを保持する。
インバータ45およびナンドゲート46,47の出力がハイレ
ベルであるから、イクスクルーシブオアゲート40の出力
はハイレベル、イクスクルーシブオアゲート41〜43の出
力はロウレベルとなる。また、各回路ブロックU₁₁〜U₁₄
のトランスファーゲート31はオンしているので、インバ
ータ32の出力は、回路ブロックU₁₁においてロウレベ
ル、回路ブロックU₁₂〜U₁₄においてハイレベルとなって
いる。次に、時刻t₁にクロック信号φがロウよりハイレ
ベルに変化すると、各回路ブロックU₁₁〜U₁₄のインバー
タ32の出力が、回路ブロックU₁₁においてロウレベルを
保持し、回路ブロックU₁₂〜U₁₄はハイレベルを保持する
から、出力B3,B2,B1,B0はそれぞれロウ、ロウ、ロウ、
ハイレベルとなる。また、イクスクルーシブオアゲート
43,42,41,40の出力がそれぞれロウ、ロウ、ハイ、ロウ
レベルとなる。次に、時刻t₂において、クロック信号φ
がロウよりハイレベルに変化すると出力B3,B2,B1,B0は
それぞれロウ、ロウ、ハイ、ロウレベルとなる。以下同
様にしてクロック信号φがロウよりハイレベルに変化す
るごとに、回路ブロックU₁₄〜U₁₁の出力であるB3,B2,B
1,B0は、時刻t₃にロウ、ロウ、ハイ、ハイレベル、時刻
t₄にロウ、ハイ、ロウ、ロウレベルというようにしてク
ロック信号φがロウよりハイレベルに変化するたびに時
刻t₁₅まで１づつ増加していく。〔発明が解決しようとする問題点〕上述した従来の計数回路は、もっとも早く変化する、
最下位ビットの出力B0が、インバータ45,ナンド46およ
び47に入力されるため、もっとも負荷が大きくなり、ま
た本従来例においては、４ビットのカウンタを利用して
説明しているが、ビット数の多いものではさらに負荷が
大きくなるという欠点がある。〔問題点を解決するための手段〕本発明による計数回路は、クロック信号に応答して計
数動作を行う計数回路において、第１のクロック信号が
第１のレベルにあるとき第２のクロック信号が第２のレ
ベルにあり、第１のクロック信号が第２のレベルにある
とき第２のクロック信号が第１のレベルにあり、前記第
１および第２のクロック信号のレベルが変化するタイミ
ングはお互いに重ならないように前記クロック信号から
生成された第１および第２のクロック信号と、リセット
信号がアクティブのときには初期化が行われインアクテ
ィブのときには活性化され出力端が入力端にインバータ
回路を介して接続された第１の回路ブロックであって、
前記第１のクロック信号に応答して動作しその入力が入
力端に接続されたマスター側フリップフロップ、前記第
２のクロック信号に応答して動作しその出力が出力端に
接続されたスレーブ側フリップフロップを備える第１の
回路ブロックと、前記リセット信号が前記アクティブの
ときは初期化が行われ前記インアクティブのときには活
性化され出力端が入力端にインバータ回路を介して接続
された第２の回路ブロックであって、前記第２のクロッ
ク信号に応答して動作しその入力が入力端に接続された
マスター側フリップフロップ、前記第１のクロック信号
に応答して動作しその出力が出力端に接続されたスレー
ブ側フリップフロップを備える第２の回路ブロックと、
前記第１の回路ブロックの出力端と前記第２の回路ブロ
ックの出力端とが入力に接続された排他的論理和ゲート
と、前記排他的論理和ゲートの出力に接続された最下位
ビットの出力端子と、前記第２の回路ブロックの出力端
に接続された前記最下位ビットより１ビット上位の出力
端子とを備えることを特徴とする。〔実施例〕次に、本発明の実施例について図面を参照して説明す
る。第１図は本発明の計数回路の一実施例の構成図、第２
図はそのタイミング図である。アンドノアゲート１のアンドゲート側には、クロック
信号φおよびオアナンドゲート４の出力を入力し、オア
ゲート側にはアンドノアゲート２の出力を入力する。ア
ンドノアゲート２のアンドゲート側にはクロック信号φ
およびオアナンドゲート３の出力を入力し、オアゲート
側にはアンドノアゲート１の出力を入力する。オアナン
ドゲート３のオアゲート側にはクロック信号φおよびア
ンドノアゲート１の出力を入力し、ナンドゲート側には
オアナンドゲート４の出力を入力する。オアナンドゲー
ト４のオアゲート側にはクロック信号φおよびアンドノ
アゲート２の出力を入力し、ナンドゲート側には、オア
ナンドゲート３の出力を入力する。この構成においてク
ロック信号φの２分周した信号をオアナンドゲート３お
よび４に出力する。そののちクロック信号φとオアナン
ドゲート３の出力信号とのナンドを取った信号を▲
▼，その反転信号をφ１とする。同様にクロック信号φ
とオアナンドゲート４とのナンド信号を▲▼、その
反転信号をφ２とする。このようにしてできた２相クロ
ックφ１およびφ２の間には、クロック信号φにおける
ロウ幅のすきまができるため、φ１およびφ２の信号の
タイミングが重なって、両者がともにハイレベルとなる
タイミングは存在しない。また、回路ブロックU₀₁〜U₀₄
はすべて同一構成のマスター・スレーブ・Ｄ形フリップ
フロップである。回路ブロックU₀₁においてトランスフ
ァーゲート21,ノアゲート23,およびクロックドインバー
タ22により構成されるマスター側フリップフロップは信
号φ１のハイレベルにおいてインバータ10の出力データ
を入力し、ロウレベルの区間そのデータを保持し、トラ
ンスファーゲート24、ノアゲート26およびクロックドイ
ンバータ25により構成されるスレーブ側フリップフロッ
プは信号φ２のハイレベルの区間、マスター側フリップ
フロップのデータを入力し、ロウレベルの区間そのデー
タを保持する。そして回路ブロックU₀₁の出力A 0Dは、
インバータ10を介してマスター側フリップフロップの入
力にもどる。また、回路ブロックU₀₂は、マスター側フ
リップフロップはクロック信号φ２のハイレベルの区間
インバータ11の出力データを入力しクロック信号φ２の
ロウレベルの区間データを保持する。そしてスレーブ側
フリップフロップはクロック信号φ１のハイレベルの区
間でマスター側フリップフロップのデータを入力し、ク
ラッド信号φ１のロウレベルの区間はそのデータを保持
する。回路ブロックU₀₂の出力A1はインバータ11を介し
て回路ブロックU₀₂に入力される。また、回路ブロックU
₀₃〜U₀₄は、マスター側フリップフロップはクロック信
号φ２と回路ブロックU₀₂の出力A1を入力するナンドゲ
ート12,15の出力信号によって制御され、またスレーブ
側フリップフロップはクロック信号φ１によって制御さ
れる。また、回路ブロックU₀₁およびU₀₂の出力はイクス
クルーシブオアゲート９に入力され、その出力信号をA
0、また、回路ブロックU₀₂の出力信号をA1、回路ブロッ
クU₀₃の出力信号をA2、回路ブロックU₀₄の出力信号をA3
としている。また、出力信号A2はインバータ14を介して
回路ブロックU₀₃に入力される。また、回路ブロックU₀₄
は、出力信号A2およびA3の入力されたイクスクルーシブ
オアゲート17の出力を入力する。上記構成において計数回路の動作を第２図のタイミン
グ図を用いて説明する。リセット信号RSTを時刻t₀にお
いてハイレベルよりロウレベルにしてリセットを解除す
る。したがって、各回路ブロックU₀₁〜U₀₄のマスター側
フリップフロップの出力であるノアゲート23の出力およ
びスレーブ側フリップフロップの出力であるノアゲート
26の出力はすべてロウレベルとなる。次に区間T₁におい
て信号φ２はハイレベルとなり、回路ブロックU₀₁のス
レーブ側フリップフロップは回路ブロックU₀₁のノアゲ
ート23の出力を入力して、出力A 0Dをロウレベルよりハ
イレベルに変化させ、区間T_1D，T₂，T_2Dの間ハイレベル
を保持する。さて区間T₂においてクロック信号φ１がハ
イレベルとなるため、回路ブロックU₀₁の出力A 0Dの反
転した信号を入力して、回路ブロックU₀₁のノアゲート2
3の出力はロウレベルよりハイレベルとなり、区間T_2D．
T₃ T_3Dの間保持する。また、時刻t₃においてクロック
信号φ２がハイレベルとなるため、回路ブロックU₀₁の
出力A 0Dはハイレベルよりロウレベルに変化する。した
がって、回路ブロックU₀₁の出力A 0Dは、クロック信号
φ２がロウレベルよりハイレベルに変化するたびに、し
たがって時刻t₁においてロウレベルよりハイレベルに、
時刻t₃においてハイレベルよりロウレベルへ、時刻t₅に
おいてロウレベルよりハイレベルへと変化をくりかえ
す。同様に、回路ブロックU₀₂は、回路ブロックU₀₁のφ
1,▲▼の信号の組とφ2,▲▼の信号の組を入れ
かえただけであるから、したがって時刻t₂においてA1の
出力はロウレベルよりハイレベルへ、時刻t₄においてハ
イレベルよりロウレベルへ、時刻t₆においてロウレベル
よりハイレベルへ、変化する。この時出力A 0Dと出力A1
のイクスクルーシブオアゲート９の出力A0は、時刻t₁に
おいてロウよりハイレベル、時刻t₂においてハイレベル
よりロウレベルへと変化する。すなわち、クロック信号
φがロウレベルよりハイレベルに変化するたびにロウレ
ベルとハイレベルを交互にくりかえし出力し、出力A0お
よび出力A1の信号の変化は従来の計数回路の出力の変化
と一致する（下表参照のこと。）。また、回路ブロック
U₀₃およびU₀₄のマスター側フリップフロップの入力をア
クティブにする信号として、出力A1とクロックφ２のナ
ンドをとった信号およびそのインバータ出力が入力され
ている。したがって、回路ブロックU₀₃においてマスタ
ー側フリップフロップのデータの内容が変化するのは時
刻t₃，t₇，t₁₁…のときであるから、出力A2の変化は、
時刻t₄においてロウレベルよりハイレベル、時刻t₈にお
いてハイレベルよりロウレベルへ、時刻t₁₂においてロ
ウレベルよりハイレベルへと変化する。また、回路ブロ
ックU₀₄において、出力A3は出力A2およびA3のイクスク
ルーシブオアゲート17の信号をマスターフリップフロッ
プにもどしているため、時刻t₈においてロウレベルより
ハイレベル、時刻t₁₆においてハイレベルよりロウレベ
ルへと変化する。すなわち、出力A0,A1,A2,A3の変化は、となるため、従来の計数回路の動作と一致する。〔発明の効果〕以上説明したように、本発明は、マスター側のフリッ
プフロップとスレーブ側のフリップフロップとを駆動す
る２つのクロック信号のレベル変化のタイミングが重な
ることがないため、マスター側からスレーブ側へのデー
タ伝達に誤動作が起こることはない。そして、最下位ビ
ットの出力を上位ビットに供給する必要が無いため、最
下位ビットにかかる負荷を軽減することができる。

【図面の簡単な説明】第１図は本発明の計数回路の一実施例の回路図、第２図
はそのタイミング図、第３図は従来例の回路図、第４図
はそのタイミング図である。 1,2…アンドノアゲート、3,4…オアナンドゲート、5,6,
12,15…ナンドゲート、7,8,10,11,13,14,16,22,25…イ
ンバータ、９…イクスクルーシブオアゲート、17,23,26
…ノアゲート、21,24…トランスファゲート、U₀₁，
U₀₂，U₀₃，U₀₄…回路ブロック、φ…クロック信号、RST
…リセット信号、φ1,φ2,▲▼，▲▼…２相ク
ロック信号、A 0D,A1,A2,A3…回路ブロック出力、A0…
イクスクルーシブオアゲート９の出力。

Claims

(57)【特許請求の範囲】１．クロック信号に応答して計数動作を行う計数回路に
おいて、第１のクロック信号が第１のレベルにあるとき
第２のクロック信号が第２のレベルにあり、第１のクロ
ック信号が第２のレベルにあるとき第２のクロック信号
が第１のレベルにあり、前記第１および第２のクロック
信号のレベルが変化するタイミングはお互いに重ならな
いように前記クロック信号から生成された第１および第
２のクロック信号と、リセット信号がアクティブのとき
には初期化が行われインアクティブのときには活性化さ
れ出力端が入力端にインバータ回路を介して接続された
第１の回路ブロックであって、前記第１のクロック信号
に応答して動作しその入力が入力端に接続されたマスタ
ー側フリップフロップ、前記第２のクロック信号に応答
して動作しその出力が出力端に接続されたスレーブ側フ
リップフロップを備える第１の回路ブロックと、前記リ
セット信号が前記アクティブのときは初期化が行われ前
記インアクティブのときには活性化され出力端が入力端
にインバータ回路を介して接続された第２の回路ブロッ
クであって、前記第２のクロック信号に応答して動作し
その入力が入力端に接続されたマスター側フリップフロ
ップ、前記第１のクロック信号に応答して動作しその出
力が出力端に接続されたスレーブ側フリップフロップを
備える第２の回路ブロックと、前記第１の回路ブロック
の出力端と前記第２の回路ブロックの出力端とが入力に
接続された排他的論理和ゲートと、前記排他的論理和ゲ
ートの出力に接続された最下位ビットの出力端子と、前
記第２の回路ブロックの出力端に接続された前記最下位
ビットより１ビット上位の出力端子とを備えることを特
徴とする計数回路。