JP2548784B2 - 周期信号発生装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、例えばクロック信号を計数するクロック
計数カウンタに対してリセット信号を供給するのに用い
られる同期信号発生装置に関するものである。

〔従来の技術〕

入力信号の到来（立ち上がり）でリセットされた後ク
ロック信号の計数を開始する一般的なクロック計数カウ
ンタは、入力信号の立ち上がりに応答してリセット用の
同期信号を発生する同期信号発生装置が必要である。こ
の同期信号発生装置の従来例は、クロック計数カウンタ
のクロック信号と同一のクロック信号を用い、第３図の
ように構成される。

第３図の同期信号発生装置は、３個のＤ型のフリップ
フロップ21,22,23を有している。

フリップフロップ21は、データ入力端子Ｄが電源電位
に固定され、クロック入力端子CKが入力信号印加端子27
に接続されている。

フリップフロップ22,23は、各々クロック入力端子CK
がクロック信号印加端子28に接続され、入力端子Ｄが各
々前段のフリップフロップ21,22の非反転信号出力端子
Ｑに接続されている。また、フリップフロップ22,23の
各非反転信号出力端子Ｑがナンド（NAND）ゲート24の２
つの入力端子にそれぞれ接続されている。

また、ナンドゲート24の出力端子と外部リセット信号
入力端子30とがナンドゲート25の２つの入力端子にそれ
ぞれ接続されている。そして、ナンドゲート25の出力端
子がフリップフロップ21のリセット入力端子Ｒに接続さ
れ、外部リセット信号入力端子30に反転ゲート26を介し
てフリップフロップ22,23の各リセット入力端子Ｒが共
通に接続されている。また、ナンドゲート24の出力端子
が同期信号出力端子29に接続されている。

第４図は第３図の同期信号発生装置における各部のタ
イムチャートであり、（ａ）はクロック信号印加端子28
に加えられるクロック信号CK2を示し、（ｂ）は入力信
号印加端子27に加えられる入力信号Ｘを示している。ま
た、（ｃ）はフリップフロップ21の非反転信号出力端子
Ｑの出力信号F₁（Ｑ）を示し、（ｄ）はフリップフロッ
プ22の非反転信号出力端子Ｑの出力信号F₂（Ｑ）を示
し、（ｅ）はフリップフロップ23の非反転信号出力端子
Ｑの出力信号F₃（Ｑ）を示している。（ｆ）はナンドゲ
ート24の出力信号、すなわち同期信号出力端子29より出
力される同期信号を示し、（ｇ）はナンドゲート25の
出力信号を示している。t0〜t7はクロック信号CK2の立
ち上がりのタイミングである。

ここで、第３図の同期信号発生装置の動作を第４図の
タイムチャートを参照して説明する。

クロック信号CK2の立ち上がりの時刻t0以後におい
て、入力信号Ｘの立ち上がりエッジが到来すると、フリ
ップフロップ21の非反転信号出力端子Ｑの出力信号F
₁（Ｑ）がローからハイへ移行する。この結果、クロッ
ク信号CK2のつぎの立ち上がりの時刻t1において、フリ
ップフロップ22の非反転信号出力端子Ｑの出力信号F
₂（Ｑ）がローからハイへ移行する。すると、クロック
信号CK2のさらにつぎの立ち上がりの時刻t2において、
フリップフロップ23の非反転信号出力端子Ｑの出力信号
F₃（Ｑ）がローからハイへ移行する。

時刻t2において、フリップフロップ22,23の両方の非
反転信号出力端子Ｑの出力信号F₂（Ｑ）,F₃（Ｑ）がと
もにハイになると、ナンドゲート24の出力信号、すなわ
ち同期信号がハイからローへ移行する。このとき、外
部リセット信号▲▼はハイであり、ナンドゲート24
の出力信号がローになると、ナンドゲート25の出力信号
がローからハイへ変化し、このときにフリップフロップ
21がリセットされ、フリップフロップ21の非反転信号出
力端子Ｑの出力信号F₁（Ｑ）がローに復帰する。

フリップフロップ21の非反転信号出力端子Ｑの出力信
号F₁（Ｑ）がローになると、その後のクロック信号CK2
の立ち上がりの時刻t3でフリップフロップ22の非反転信
号出力端子Ｑの出力信号F₂（Ｑ）がローになる。この結
果、ナンドゲート24の出力信号、すなわち同期信号が
ハイに復帰し、したがってナンドゲート25の出力信号が
ローに復帰し、フリップフロップ21がリセットされるこ
とになる。

さらに、そのつぎのクロック信号CK2の立ち上がりの
時刻t4でフリップフロップ23の非反転信号出力端子Ｑの
出力信号F₃（Ｑ）がローになり、初期の状態にもどる。

以上のように動作することにより、例えばクロック信
号CK2の立ち上がりの時刻t0からつぎのクロック信号CK
の立ち上がりの時刻t1までの間に入力信号Ｘが立ち上が
ると、時刻t2から時刻t3までの間同期信号がロー（ア
クティブ）となり、この同期信号でもって、クロック
計数カウンタがリセットされる。

なお、外部リセット信号入力端子30に加えられる外部
リセット信号▲▼がロー（アクティブ）となったと
きにも、フリップフロップ21がリセットされ、このとき
にフリップフロップ22,23も同時にリセットされる。

〔発明が解決しようとする課題〕

以上に示したクロック計数カウンタのリセットパルス
発生用の同期信号発生装置は、入力信号Ｘの取り込み誤
差をクロック計数カウンタのクロック周期内に収めるた
めに、クロック計数カウンタで計数するクロック信号と
同一周波数のクロック信号CK2を用いている。

一方、クロック計数カウンタで計数すべきクロック信
号は、システムにおける最高動作周波数であることが多
く、また集積回路としてパイポーラロジックにより集積
化する場合にプロセスの特性としてぎりぎりの動作周波
数であることが多い。

しかし、この場合最高動作周波数は高いが、消費電力
が大きく、集積回路化した場合に、チップサイズも大き
くなるので、実際上は動作周波数をできるだけ低くした
方が望ましい。

したがって、この発明の目的は、クロック計数カウン
タのリセットに用いられる同期信号をクロック計数カウ
ンタの計数すべきクロック信号より低い周波数のクロッ
ク信号で従来例と同等の取り込み誤差内で作成すること
ができ、消費電力の低減および集積回路化した場合のチ
ップサイズの低減を図ることができる同期信号発生装置
を提供することである。

〔課題を解決するための手段〕

この発明の同期信号発生装置は、Ｄ型の第１のフリッ
プフロップとＴ型の第２および第３のフリップフロップ
と第１および第２の論理ゲート回路と論理ゲートと同期
信号出力端子とを備えている。

この場合、Ｄ型の第１のフリップフロップは、データ
入力端子が電源電位に固定され、クロック入力端子に入
力信号が印加される。また、Ｔ型の第２のフリップフロ
ップは、クロック信号がクロック入力端子に印加され
る。また、Ｔ型の第３のフリップフロップは、クロック
信号を反転した反転クロック信号がクロック入力端子に
印加される。

第１の論理ゲート回路は、第１のフリップフロップの
クロック入力端子へ印加される入力信号がアクティブで
かつ第１のフリップフロップの出力信号および第２のフ
リップフロップの出力信号の少なくとも何れか一方がア
クティブのときに第２のフリップフロップのリセットを
解除する機能を有する。また、第２の論理ゲート回路
は、第１のフリップフロップのクロック入力端子へ印加
される入力信号がアクティブでかつ第１のフリップフロ
ップの出力信号および第３のフリップフロップの出力信
号の少なくとも何れか一方がアクティブのときに第３の
フリップフロップのリセットを解除する機能を有する。

論理ゲートは、第２および第３のフリップフロップの
両出力信号がともにアクティブの期間に出力信号をアク
ティブにして第１のフリップフロップをリセットする機
能を有し、この論理ゲートの出力端子に同期信号出力端
子が接続される。

〔作用〕

この発明の構成においては、入力信号がアクティブと
なると、第１のフリップフロップの出力信号がアクティ
ブとなり、第１の論理ゲート回路が第２のフリップフロ
ップのリセットを解除し、第２の論理ゲート回路が第３
のフリップフロップのリセットを解除することになる。
この結果、第２のフリップフロップは、入力信号がアク
ティブとなった後のクロック信号の最初の到来に応答し
て出力信号をイナクティブからアクティブに変化し、そ
のつぎの到来に応答してイナクティブに戻る。また、第
３のフリップフロップは、入力信号がアクティブとなっ
た後の反転クロック信号の最初の到来に応答して出力信
号をイナクティブからアクティブに変化し、そのつぎの
到来に応答してイナクティブに戻る。

上記第２および第３のフリップフロップの出力信号が
それぞれアクティブとなる期間は、入力信号がアクティ
ブとなるタイミングによって前後するが、第２および第
３のフリップフロップがアクティブとなる期間はクロッ
ク信号の1/2周期の間重なることになる。第２および第
３のフリップフロップの出力信号の両方がともにアクテ
ィブとなったときに論理ゲートの出力信号がアクティブ
となって第１のフリップフロップがリセットされること
になる。

入力信号がまだアクティブである状態において、上記
第１のフリップフロップがリセットされると、第１の論
理ゲート回路は、第２のフリップフロップの出力信号が
イナクティブとなった時点で第２のフリップフロップを
リセットすることになる。また同様に、第２の論理ゲー
ト回路は、第３のフリップフロップの出力信号がイナク
ティブとなった時点で第３のフリップフロップをリセッ
トすることになる。したがって、入力信号がアクティブ
となると、第２および第３のフリップフロップはそれぞ
れ１回だけクロック信号の１周期間アクティブとなり、
その後はイナクティブの状態を保持することになる。し
たがって、同期信号出力端子から出力される同期信号
は、入力信号がアクティブとなると、これに応答して１
回だけアクティブとなる。

〔実 施 例〕

以下、この発明の実施例を図面を参照しながら説明す
る。

第１図はこの発明の一実施例の同期信号発生装置の構
成を示すブロック図を示している。

第１図の同期信号発生装置は、Ｄ型の第１のフリップ
フロップ１とＴ型の第２および第３のフリップフロップ
（Ｄ型のフリップフロップの反転信号出力端子とデー
タ入力端子Ｄと接続することにより実現している）2,3
とを有している。

Ｄ型の第１のフリップフロップ１は、データ入力端子
Ｄが電源電位に固定され、クロック入力端子CKが入力信
号印加端子13に接続されている。Ｔ型の第２のフリップ
フロップ２は、クロック入力端子CKがクロック信号印加
端子14に直接接続され、Ｔ型の第３のフリップフロップ
３は、クロック入力端子CKが反転ゲート12を介してクロ
ック信号入力端子14に接続されている。

第１のフリップフロップ１の反転信号出力端子がナ
ンドゲート4,9の各一方の入力端子に接続され、このナ
ンドゲート4,9の各出力端子がナンドゲート5,10の各一
方の入力端子に接続されている。また、ナンドゲート5,
10の各々の他方の入力端子に入力信号印加端子13が接続
されている。そして、ナンドゲート5,10の各出力端子が
第２および第３のフリップフロップ2,3の各リセット入
力端子Ｒに接続されている。この第２および第３のフリ
ップフロップ2,3は前記したとおり、反転信号出力端子
とデータ入力端子Ｄとが各々接続されている。

第２のフリップフロップ２の非反転信号出力端子Ｑが
ナンドゲート７の一方に入力端子に接続され、第３のフ
リップフロップ３の非反転信号出力端子Ｑがナンドゲー
ト11の一方の入力端子に接続され、両ナンドゲート7,11
の各他方の入力端子が外部リセット信号入力端子16に接
続され、両ナンドゲート7,11の各出力端子がナンドゲー
ト4,9の各他方の入力端子に接続されている。

上記において、ナンドゲート4,5,7が第１の論理ゲー
ト回路17を構成し、外部リセット信号▲▼がイナク
ティブの場合において、入力信号Ｘがハイ（アクティ
ブ）でかつ第１のフリップフロップ１の非反転信号出力
端子Ｑの出力信号および第２のフリップフロップ２の非
反転信号出力端子Ｑの出力信号の少なくとも何れか一方
がハイ（アクティブ）のときに第２のフリップフロップ
２のリセットを解除する機能を有する。

また、ナンドゲート9,10,11が第２の論理ゲート回路1
8を構成し、外部リセット信号▲▼がイナクティブ
の場合において、入力信号Ｘがハイ（アクティブ）でか
つ第１のフリップフロップ１の非反転信号出力端子Ｑの
出力信号および第３のフリップフロップ３の非反転信号
出力端子Ｑの出力信号の少なくとも何れか一方がハイ
（アクティブ）のときに第３のフリップフロップ３のリ
セットを解除する機能を有する。

なお、上記第１および第２の論理ゲート回路17,18に
おいて、外部リセットを行わない場合はナンドゲート7,
11は単なるインバータゲートでよい。もしくは、ナンド
ゲート17,11を省いて第２および第３のフリップフロッ
プ2,3の反転信号出力端子の出力信号をナンドゲート
4,9にそれぞれ入力すればよい。

また、第２のフリップフロップ２の非反転信号出力端
子Ｑと第３のフリップフロップ３の非反転信号出力端子
Ｑとがそれぞれ論理ゲートであるナンドゲート６の一方
および他方の入力端子に接続されている。そして、ナン
ドゲート６の出力端子が同期信号出力端子15に接続され
るとともに、ナンドゲート８の一方の入力端子に接続さ
れ、このナンドゲート８の他方の入力端子が外部リセッ
ト信号入力端子16に接続され、ナンドゲート８の出力端
子が第１のフリップフロップ１のリセット入力端子Ｒに
接続されている。

上記のナンドゲート６は、第２および第３のフリップ
フロップ2,3の両非反転信号出力端子Ｑの出力信号がと
もにハイ（アクティブ）の期間に出力信号をロー（アク
ティブ）にし、ナンドゲート８を介して第１のフリップ
フロップ１をリセットする機能を有する。なお、ナンド
ゲート８は外部リセット信号▲▼でも第１のフリッ
プフロップ１をリセットできるようにするために挿入さ
れている。外部リセットが不要であれば、単なるインバ
ータゲートでよい。

第２図は第１図の同期信号発生装置における各部のタ
イムチャートであり、（ａ）はクロック信号印加端子14
に加えられるクロック信号CK1を示し、（ｂ）はクロッ
ク信号CK1を反転した反転クロック信号▲▼を示
し、（ｃ）入力信号印加端子13に加えられる入力信号Ｘ
を示している。また、（ｄ）は第１のフリップフロップ
１の非反転信号出力端子Ｑの出力信号F₁（Ｑ）を示し、
（ｅ）はナンドゲート４の出力信号を示し、（ｆ）はナ
ンドゲート５の出力信号を示し、（ｇ）は第２のフリッ
プフロップ２の非反転信号出力端子Ｑの出力信号F
₂（Ｑ）を示し、（ｈ）は第３フリップフロップ３の非
反転信号出力端子Ｑの出力信号F₃（Ｑ）を示している。
（ｉ）はナンドゲート６の出力信号、すなわち同期信号
出力端子15より出力される同期信号を示し、（ｊ）は
ナンドゲート７の出力信号を示し、（ｋ）はナンドゲー
ト11の出力信号を示し、（ｌ）はナンドゲート８の出力
信号を示している。t0〜t7はクロック信号CK1の立ち上
がりおよび立ち下がりのタイミングである。

ここで、第１図の同期信号発生装置の動作を第２図の
タイムチャートを参照して説明する。

この同期信号発生装置においては、外部リセット信号
▲▼がハイ（イナクティブ）の状態においてつぎの
ように動作する。すなわち、入力信号Ｘが立ち上がる
（アクティブとなる）と、第１のフリップフロップ１の
非反転信号出力端子Ｑの出力信号がハイ（アクティブ）
となり、第１の論理ゲート回路17が第２のフリップフロ
ップ２のリセットを解除し、第２の論理ゲート回路18が
第３のフリップフロップ３のリセットを解除することに
なる。

この結果、第２のフリップフロップ２は、入力信号Ｘ
がハイ（アクティブ）となった後のクロック信号CK1の
最初の立ち上がりに応答して非反転信号出力端子Ｑの出
力信号をロー（イナクティブ）からハイ（アクティブ）
に変化し、そのつぎの立ち上がりに応答してロー（イナ
クティブ）に戻る。また、第３のフリップフロップ３
は、入力信号Ｘがハイ（アクティブ）となった後の反転
クロック信号▲▼の最初の立ち上がりに応答して
出力信号をロー（イナクティブ）からハイ（アクティ
ブ）に変化し、そのつぎの立ち上がりに応答してロー
（イナクティブ）に戻る。

上記第２および第３のフリップフロップ2,3の非反転
信号出力端子Ｑの出力信号がそれぞれハイ（アクティ
ブ）となる期間は、入力信号Ｘがハイ（アクティブ）と
なるタイミングによって前後するが、第２および第３の
フリップフロップ2,3がハイ（アクティブ）となる期間
はクロック信号CK1の1/2周期の間重なることになる。第
２および第３のフリップフロップ2,3の非反転信号出力
端子Ｑの出力信号の両方がともにハイ（アクティブ）と
なったときに論理ゲートであるナンドゲート６の出力信
号がアクティブとなって第１のフリップフロップ１がリ
セットされることになる。

入力信号Ｘがまだハイ（アクティブ）である状態にお
いて、上記第１のフリップフロップ１がリセットされる
と、第１の論理ゲート回路17は、第２フリップフロップ
２の非反転信号出力端子Ｑの出力信号がロー（イナクテ
ィブ）となった時点で第２のフリップフロップ２をリセ
ットすることになる。また同様に、第２の論理ゲート回
路18は、第３のフリップフロップ３の非反転信号出力端
子Ｑの出力信号がロー（イナクティブ）となった時点で
第３のフリップフロップ３をリセットすることになる。
したがって、入力信号Ｘがハイ（アクティブ）となる
と、第２および第３のフリップフロップ2,3のそれぞれ
１回だけクロック信号の１周期間ハイ（アクティブ）と
なり、その後はロー（イナクティブ）の状態を保持する
ことになる。したがって、同期信号出力端子16から出力
される同期信号は、入力信号Ｘがハイ（アクティブ）
となると、これに応答して１回だけロー（アクティブ）
となる。

以下、動作をより詳しく説明する。

例えば、クロック信号CK1の立ち下がりの時刻t0以後
において、入力信号Ｘの立ち上がりエッジが到来する
と、第１のフリップフロップ１の非反転信号出力端子Ｑ
の出力信号F₁（Ｑ）がローからハイへ移行し、したがっ
て反転信号出力端子の出力信号▲▼がハイ
からローへ移行する。この結果、ナンドゲート4,9の出
力信号がそれぞれローからハイへ移行し、その時点で入
力信号Ｘがハイであるから、ナンドゲート5,10の出力信
号はそれぞれハイからローへ移行し、第２および第３の
フリップフロップ2,3のリセットが解除される。

したがって、クロック信号CK1のつぎの立ち上がりの
時刻t1で第２のフリップフロップ２の非反転信号出力端
子Ｑの出力信号F₂（Ｑ）がローからハイへ移行し、ナン
ドゲート７の出力信号がハイからローへ移行する。

そのあとのクロック信号CK1の立ち下がりの時刻t2で
第３のフリップフロップ３の非反転信号出力端子Ｑの出
力信号F₃（Ｑ）がローからハイへ移行する。この結果、
ナンドゲート６の２入力がともにハイとなって、その出
力信号、すなわち同期信号がハイからローへ移行す
る。このとき、リセット信号入力端子16の外部リセット
信号▲▼はハイ（イナクティブ）であるから、同期
信号がハイからローへ移行すると同時にナンドゲート
８の出力信号がローからハイへ移行し、第１のフリップ
フロップ１がリセットされ、第１のフリップフロップ１
の非反転信号出力端子Ｑの出力信号F₁（Ｑ）がローに復
帰し、したがって反転信号出力端子の出力信号▲
▼がハイに復帰する。なお、このとき、ナンドゲ
ート11の出力信号がハイからローへ移行する。

その後、第２および第３のフリップフロップ2,3にク
ロック信号CK1が入力されることにより、クロック信号C
K1の立ち上がりの時刻t3にて第２のフリップフロップ２
の非反転信号出力端子Ｑの出力信号F₂（Ｑ）がローに復
帰する。このとき、ナンドゲート６の出力信号がハイに
復帰、すなわち同期信号がハイに復帰する。また、ナ
ンドゲート７の出力信号がハイに復帰し、したがってナ
ンドゲート４の出力信号がローに復帰し、ナンドゲート
５の出力信号がハイに復帰する。また、ナンドゲート８
の出力信号がローに復帰する。

そして、その後のクロック信号CK1の立ち下がりの時
刻t4にて第３のフリップフロップ３の非反転信号出力端
子Ｑの出力信号F₃（Ｑ）がローに復帰し、ナンドゲート
11の出力信号がハイに復帰する。

第２および第３のフリップフロップ2,3のリセット
は、入力信号Ｘがつぎに立ち上がるまで解除されない。

以上のように動作することにより、クロック信号音CK
1の立ち下がりの時刻t0からつぎのクロック信号CK1の立
ち上がりの時刻t1までの間に入力信号Ｘが立ち上がる
と、従来例と同様に、時刻t2から時刻t3までの間同期信
号がロー（アクティブ）となり、この同期信号でも
って、クロック計数カウンタがリセットされる。この実
施例の同期信号発生装置で用いたクロック信号CK1は、
従来例におけるクロック信号CK2の丁度半分の周波数で
ある。

なお、入力信号Ｘが例えば時刻t1からt2までの間に立
ち上がると、第２および第３のフリップフロップ2,3と
が上記と丁度逆の動作をすることになり、第３のフリッ
プフロップ３の非反転信号出力端子Ｑの出力信号F
₃（Ｑ）が第２のフリップフロップ２の非反転信号出力
端子Ｑの出力信号F₂（Ｑ）よりクロック信号CK1の1/2周
期先にハイ（アクティブ）となり、同期信号は時刻t3
からt4までの間ローとなる。

また、外部リセット信号▲▼をロー（アクティ
ブ）にすると、第1,第２および第３のフリップフロップ
1,2,3はそれぞれリセットされることになる。

この実施例の同期信号発生装置によれば、クロック計
数カウンタをリセットするための同期信号を作成するた
めのクロック信号CK1の周波数は従来例におけるクロッ
ク信号CK2の半分の周波数、すなわちクロック計数カウ
ンタがカウントすべきクロック信号の半分の周波数でよ
く、クロック計数カウンタのリセットに用いられる同期
信号をクロック計数カウンタの計数すべきクロック信
号より低い周波数のクロック信号CK1で同等の取り込み
誤差内で作成することができ、集積回路化した場合のチ
ップサイズの低減および消費電力の低減を図ることがで
きる。

また、同期信号発生装置のクロック信号CK1がクロッ
ク計数カウンタのカウントすべきクロック信号の周波数
の半分の周波数でよいことから、クロック計数カウンタ
および同期信号発生装置において、クロック計数カウン
タの初段のフリップフロップのみ高速動作が可能なエミ
ッタ・カップルド・ロジック（ECL）を用い、残りの回
路はすべてインテグレーテッド・インジェクション・ロ
ジック（IIL）で実現することができる。

なお、第１および第２の論理ゲート回路17,18の具体
回路構成は、図示の回路の同等の動作を行うものであれ
ば、図示のものに限らずどのような回路構成であっても
よい。その他の回路部についても同様である。

〔発明の効果〕

この発明の同期信号発生装置によれば、同期信号を作
成するためのクロック信号の周波数が従来例の半分の周
波数でよいので、クロック計数カウンタのリセットに用
いられる同期信号をクロック計数カウンタの計数すべき
クロック信号より低い周波数のクロック信号で同等の取
り込み誤差内で作成することができ、集積回路化した場
合のチップサイズの低減および消費電力の低減を図るこ
とができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の同期信号発生装置の構成
を示すブロック図、第２図は第１図の各部のタイムチャ
ート、第３図は従来の同期信号発生装置の一例の構成を
示すブロック図、第４図は第３図の各部のタイムチャー
トである。 １……第１のフリップフロップ、２……第２のフリップ
フロップ、３……第３のフリップフロップ、４〜11……
ナンドゲート、13……入力信号印加端子、14……クロッ
ク信号印加端子、15……同期信号出力端子、17……第１
の論理ゲート回路、18……第２の論理ゲート回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】データ入力端子が電源電位に固定されたク
   ロック入力端子に入力信号が印加されるＤ型の第１のフ
   リップフロップと、クロック信号がクロック入力端子に
   印加されるＴ型の第２のフリップフロップと、前記クロ
   ック信号を反転した反転クロック信号がクロック入力端
   子に印加されるＴ型の第３のフリップフロップと、前記
   第１のフリップフロップのクロック入力端子へ印加され
   る入力信号がアクティブでかつ前記第１のフリップフロ
   ップの出力信号および前記第２のフリップフロップの出
   力信号の少なくとも何れか一方がアクティブのときに前
   記第２のフリップフロップのリセットを解除する第１の
   論理ゲート回路と、前記第１のフリップフロップのクロ
   ック入力端子へ印加される入力信号がアクティブでかつ
   前記第１のフリップフロップの出力信号および前記第３
   のフリップフロップの出力信号の少なくとも何れか一方
   がアクティブのときに前記第３のフリップフロップのリ
   セットを解除する第２の論理ゲート回路と、前記第２お
   よび第３のフリップフロップの両出力信号がともにアク
   ティブの期間に出力信号をアクティブにして前記第１の
   フリップフロップをリセットする論理ゲートと、この論
   理ゲートの出力端子に接続された同期信号出力端子とを
   備えた同期信号発生装置。