JPS6313195A - 高速メモリ装置 - Google Patents
高速メモリ装置Info
- Publication number
- JPS6313195A JPS6313195A JP61157244A JP15724486A JPS6313195A JP S6313195 A JPS6313195 A JP S6313195A JP 61157244 A JP61157244 A JP 61157244A JP 15724486 A JP15724486 A JP 15724486A JP S6313195 A JPS6313195 A JP S6313195A
- Authority
- JP
- Japan
- Prior art keywords
- internal control
- function
- control signals
- relating
- clock pulse
- Prior art date
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- Pending
Links
- 230000004044 response Effects 0.000 claims abstract description 5
- 230000000630 rising effect Effects 0.000 claims description 2
- 230000006870 function Effects 0.000 abstract description 25
- 238000006243 chemical reaction Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高速メモリ装置、例えば画像処理メモリのよう
な多量のデータを高速で処理するメモリ装置に係わシ、
％に１メモリ装置の内部制御信号を発生させるタイミン
グジェネレータに関する。
な多量のデータを高速で処理するメモリ装置に係わシ、
％に１メモリ装置の内部制御信号を発生させるタイミン
グジェネレータに関する。
従来、この種の高速メモリ装置はシステムクロックに基
づきアドレス信号のラッチに必要なラッチ信号や、デー
タを保持するシフトレジスタに供給するリセット信号等
の内部制御信号をタイミングジェネレータにて発生させ
、各徨機能の実現を図っている。かかるシステムクロッ
ク等のクロックパルスＰ１は第２図（Ａ） Ｋ示されて
いるように前縁ＦＥと後縁ＲＥとを有し周期的に立上が
９と立下がシとを繰シ返している。一方、タイミングジ
ェネレータ１はクロックパルスＰ１の前縁にて機能にて
機能Ａ乃至りに関する内部制御信号群２を発生し、クロ
ックパルスＰ１の後縁にて機能Ｅ乃至Ｈに関する内部制
御信号群３を発生している。
づきアドレス信号のラッチに必要なラッチ信号や、デー
タを保持するシフトレジスタに供給するリセット信号等
の内部制御信号をタイミングジェネレータにて発生させ
、各徨機能の実現を図っている。かかるシステムクロッ
ク等のクロックパルスＰ１は第２図（Ａ） Ｋ示されて
いるように前縁ＦＥと後縁ＲＥとを有し周期的に立上が
９と立下がシとを繰シ返している。一方、タイミングジ
ェネレータ１はクロックパルスＰ１の前縁にて機能にて
機能Ａ乃至りに関する内部制御信号群２を発生し、クロ
ックパルスＰ１の後縁にて機能Ｅ乃至Ｈに関する内部制
御信号群３を発生している。
一般にクロックパルスＰ１のサイクル時間Ｔｃはハイレ
ベルの期間ＩＴｕ、ローレベルの期間をＴＬとすると、
Ｔｃ）ＴＨ−）−ＴＬ となっている。
ベルの期間ＩＴｕ、ローレベルの期間をＴＬとすると、
Ｔｃ）ＴＨ−）−ＴＬ となっている。
これは、メモリ装置を構成する半導体回路のスキュ一時
間Δτを考慮しているためであシ、しだがって、上記機
能Ａ乃至Ｈは本来サイクル時間Ｔｃ内に実現すればよい
ことになる。しかしながら、上記従来例では、機能Ａ乃
至りに関する内部制御信号は機能Ａ乃至りがハイレベル
期間Ｔｏ中に終了するように発生し、機能Ｅ乃至Ｈに関
する内部制御信号は機能Ｅ乃至Ｈがローレベル期間ＴＬ
に実現するように発生させなければなら々い。したがっ
て、本来スキニ一時間ΔＴ分の余分があるＫもかかわら
ず短時間（ＴＨ＋ＴＬ）で機能Ａ乃至Ｈの実現を図らな
ければならないので、サイクル時間Ｔｃの短縮を図シに
＜＜、高速化を図れないという問題膚があった。
間Δτを考慮しているためであシ、しだがって、上記機
能Ａ乃至Ｈは本来サイクル時間Ｔｃ内に実現すればよい
ことになる。しかしながら、上記従来例では、機能Ａ乃
至りに関する内部制御信号は機能Ａ乃至りがハイレベル
期間Ｔｏ中に終了するように発生し、機能Ｅ乃至Ｈに関
する内部制御信号は機能Ｅ乃至Ｈがローレベル期間ＴＬ
に実現するように発生させなければなら々い。したがっ
て、本来スキニ一時間ΔＴ分の余分があるＫもかかわら
ず短時間（ＴＨ＋ＴＬ）で機能Ａ乃至Ｈの実現を図らな
ければならないので、サイクル時間Ｔｃの短縮を図シに
＜＜、高速化を図れないという問題膚があった。
さらに、高速メモリの入カレペル＃′１ＴＴＬレベルで
あるが、内部回路はこれと異なる電源レベルで機能して
いるので、電圧レベルの変換が必要である。ところが、
この電圧変換回路の動作速度が低いので、１サイクル期
間Ｔｃ中に２度も電圧レベルの変換を行なわなければな
らないと、高速化が防げられるという問題点もあった。
あるが、内部回路はこれと異なる電源レベルで機能して
いるので、電圧レベルの変換が必要である。ところが、
この電圧変換回路の動作速度が低いので、１サイクル期
間Ｔｃ中に２度も電圧レベルの変換を行なわなければな
らないと、高速化が防げられるという問題点もあった。
〔問題ＡＦｆ解決するための手段、作用および効果〕不
発明はすべての内部制御信号をクロックパルスの立上が
シおよび立下が９のいずれか一万に応答して発生させる
タイミングジェネレータを具えたことを要旨としておシ
、かかるタイミングジェネレータはクロックパルスの全
サイクル期間内に全ての機能の実現が図れるように内部
制御信号を発生させればよいので、サイクル期間の短縮
を図シ易い。さらに電圧レベルの変換も１度でよいこと
から電圧変換に要する遅延時間も短縮され、一層の高速
化を図るこ とができる。
発明はすべての内部制御信号をクロックパルスの立上が
シおよび立下が９のいずれか一万に応答して発生させる
タイミングジェネレータを具えたことを要旨としておシ
、かかるタイミングジェネレータはクロックパルスの全
サイクル期間内に全ての機能の実現が図れるように内部
制御信号を発生させればよいので、サイクル期間の短縮
を図シ易い。さらに電圧レベルの変換も１度でよいこと
から電圧変換に要する遅延時間も短縮され、一層の高速
化を図るこ とができる。
第１図（Ａ） ＦｉクロックパルスＰ１の波形図であシ
、前縁ＦＥと後縁ＲＥとを有する。本発明の一実施例に
係わるタイミングジェネレータ１１はクロックパルスＰ
１の前縁ＦＥに応答して機能Ａ。
、前縁ＦＥと後縁ＲＥとを有する。本発明の一実施例に
係わるタイミングジェネレータ１１はクロックパルスＰ
１の前縁ＦＥに応答して機能Ａ。
Ｂ、Ｄに関する内部制御信号１２，１３．１４ を発
生させ、機能Ｂの実現完了後、機能Ｃに関する内部制御
信号１５を発生させる。機能Ｃの実現終了後、これを受
けて機能Ｅ、Ｇ、Ｈに関する内部制御信号１６，１７．
１８を発生させ、機能Ｅの実現完了後に機能Ｆに関する
内部制御信号１９を発生させる。したがって、各内部制
御信号１２乃至１９はクロックパルスＰ１の前縁ＦＥに
基づき発生しておシ、クロックパルスＰ１のハイレベル
期間とローレベル期間とに分割する必要がないので、全
サイクル期間を利用でき高速化を図れる。
生させ、機能Ｂの実現完了後、機能Ｃに関する内部制御
信号１５を発生させる。機能Ｃの実現終了後、これを受
けて機能Ｅ、Ｇ、Ｈに関する内部制御信号１６，１７．
１８を発生させ、機能Ｅの実現完了後に機能Ｆに関する
内部制御信号１９を発生させる。したがって、各内部制
御信号１２乃至１９はクロックパルスＰ１の前縁ＦＥに
基づき発生しておシ、クロックパルスＰ１のハイレベル
期間とローレベル期間とに分割する必要がないので、全
サイクル期間を利用でき高速化を図れる。
さらに１人力の電圧レベルも１度の変換で済み遅延時間
を短縮できる。なお、一実施例では前縁ＦＥを使用した
が後縁ＲＥを使用してもよい。
を短縮できる。なお、一実施例では前縁ＦＥを使用した
が後縁ＲＥを使用してもよい。
第１図（Ａ）はクロックパルスの波形図、第１図ＣＢ）
Ｆｉ本発明の一実施例を示すブロック図、第２図（Ａ）
はクロックパルスの波形図、第２図（Ｂ）は従来例のブ
ロック図である。 １１・・・・・・タイミングジェネレータ、１２〜１９
・・・・・・内部制御信号。 代理人 弁理士 内 原 −′Ｈ＋）３日 刑１図
Ｆｉ本発明の一実施例を示すブロック図、第２図（Ａ）
はクロックパルスの波形図、第２図（Ｂ）は従来例のブ
ロック図である。 １１・・・・・・タイミングジェネレータ、１２〜１９
・・・・・・内部制御信号。 代理人 弁理士 内 原 −′Ｈ＋）３日 刑１図
Claims (1)
- 発振器から供給されるクロックパルスに基づき複数の
内部制御信号を発生させるタイミングジェネレータを含
んだ高速メモリ装置において、上記タイミングジェネレ
ータはクロックパルスの立上がりおよび立下がりのいず
れか一方に応答してすべての内部制御信号を発生させる
ことを特徴とする高速メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61157244A JPS6313195A (ja) | 1986-07-03 | 1986-07-03 | 高速メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61157244A JPS6313195A (ja) | 1986-07-03 | 1986-07-03 | 高速メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6313195A true JPS6313195A (ja) | 1988-01-20 |
Family
ID=15645396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61157244A Pending JPS6313195A (ja) | 1986-07-03 | 1986-07-03 | 高速メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6313195A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010218671A (ja) * | 2009-03-19 | 2010-09-30 | Renesas Electronics Corp | 半導体記憶装置 |
-
1986
- 1986-07-03 JP JP61157244A patent/JPS6313195A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010218671A (ja) * | 2009-03-19 | 2010-09-30 | Renesas Electronics Corp | 半導体記憶装置 |
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