JPH01212018A - パルスノイズ除去回路 - Google Patents
パルスノイズ除去回路Info
- Publication number
- JPH01212018A JPH01212018A JP63037280A JP3728088A JPH01212018A JP H01212018 A JPH01212018 A JP H01212018A JP 63037280 A JP63037280 A JP 63037280A JP 3728088 A JP3728088 A JP 3728088A JP H01212018 A JPH01212018 A JP H01212018A
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- pulse noise
- inverter
- output
- Prior art date
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- Pending
Links
- 230000008030 elimination Effects 0.000 title 1
- 238000003379 elimination reaction Methods 0.000 title 1
- 230000001934 delay Effects 0.000 claims description 4
- 239000000872 buffer Substances 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパルスノイズ除去回路に関する。
従来、この種のパルスノイズ除去回路は、第４図に示す
ように、入力信号１４に対する順序回路１８の出力信号
１９を制御信号１７によって出力するようにしている。
ように、入力信号１４に対する順序回路１８の出力信号
１９を制御信号１７によって出力するようにしている。
すなわち、第５図に示すように、入力信号１４に発生す
るパルスノイズを予測し、そのパルスノイズの発生後に
順序回路１８を制御信号１７によって活性化してパルス
ノイズが出力信号１９に含まれないようにし、この出力
信号１９を内部回路に供給している。
るパルスノイズを予測し、そのパルスノイズの発生後に
順序回路１８を制御信号１７によって活性化してパルス
ノイズが出力信号１９に含まれないようにし、この出力
信号１９を内部回路に供給している。
上述した従来回路は、順序回路１８を使用するため、第
６図の様に制御信号１７のタイミングを取り違えたり、
予期せぬパルスノイズが発生したりするとパルスノイズ
を除去することができないし、順序回路１８の周期分の
時間遅れが起きる。
６図の様に制御信号１７のタイミングを取り違えたり、
予期せぬパルスノイズが発生したりするとパルスノイズ
を除去することができないし、順序回路１８の周期分の
時間遅れが起きる。
本発明の目的は、入力信号に発生するパルスノイズをタ
イミングを取ること無く容易に除去することにある。
イミングを取ること無く容易に除去することにある。
本発明の回路は、入力信号を反転する第１のインバータ
と、 該第１のインバータの出力を前記入力信号に混入するパ
ルスノイズのパルス幅以上だけ遅延させる第１の遅延回
路と、 前記第１のインバータおよび前記第１の遅延回路の各出
力の論理和をとるオワゲートと、該オワゲートの出力を
反転する第２のインバータと、 前記オワゲートの出力を所定時間だけ遅延させる第２の
遅延回路と、前記第２のインバータおよび前記第２の遅
延回路の各出力の論理積をとって前記入力信号に対する
出力信号とするアンドゲートとを有することを特徴とす
る。
と、 該第１のインバータの出力を前記入力信号に混入するパ
ルスノイズのパルス幅以上だけ遅延させる第１の遅延回
路と、 前記第１のインバータおよび前記第１の遅延回路の各出
力の論理和をとるオワゲートと、該オワゲートの出力を
反転する第２のインバータと、 前記オワゲートの出力を所定時間だけ遅延させる第２の
遅延回路と、前記第２のインバータおよび前記第２の遅
延回路の各出力の論理積をとって前記入力信号に対する
出力信号とするアンドゲートとを有することを特徴とす
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示し、２つのインバータ１
および２と、２つの信号遅延回路３および４と一オワゲ
ート５とアンドゲート６とから成る。
および２と、２つの信号遅延回路３および４と一オワゲ
ート５とアンドゲート６とから成る。
インバータ１の入力は入力信号源と接続され、信号遅延
回路３はインバータ１の出力を時間ｔ１だけ遅延させる
ために、３つのバッファ７．８および９を直列に接続し
て構成している。オワゲート５は、インバータ１と信号
遅延回路３の各圧力の論理和をとる。また、インバータ
２の入力はオワゲート５の出力と接続され、オワゲート
５の出力を時間ｔ２だけ遅延させるために、信号遅延回
路４は４つのバッファ１０，１１．１２および１３を直
列に接続して構成している。
回路３はインバータ１の出力を時間ｔ１だけ遅延させる
ために、３つのバッファ７．８および９を直列に接続し
て構成している。オワゲート５は、インバータ１と信号
遅延回路３の各圧力の論理和をとる。また、インバータ
２の入力はオワゲート５の出力と接続され、オワゲート
５の出力を時間ｔ２だけ遅延させるために、信号遅延回
路４は４つのバッファ１０，１１．１２および１３を直
列に接続して構成している。
信号遅延回路３を構成しているバッファの数は、入力信
号１４に混入するパルスノイズの信号幅よりも大きい遅
延時間を持たせるのに必要な数以上とする。また、信号
遅延回路４を構成しているバッファの数は、本回路の出
力信号１６に接続している、たとえばフリップフロップ
のクロック入力等の組み合わせ回路を正常動作しうる信
号幅よりも大きい遅延時間を持たせるに必要な数以上と
する。
号１４に混入するパルスノイズの信号幅よりも大きい遅
延時間を持たせるのに必要な数以上とする。また、信号
遅延回路４を構成しているバッファの数は、本回路の出
力信号１６に接続している、たとえばフリップフロップ
のクロック入力等の組み合わせ回路を正常動作しうる信
号幅よりも大きい遅延時間を持たせるに必要な数以上と
する。
次に、本実施例の動作を第２図と第３図に示すタイミン
グ図を使って説明する。
グ図を使って説明する。
まず第２図のように入力信号１４にロウ−ハイ−ロウの
極めて信号幅の小さいパルスノイズが発生したとき、信
号遅延回路３の出力３′には時間ｔ１だけ遅れた信号が
出力されるが、信号幅が小さいため、オワゲート５の入
力が共にロウである時間が無くオワゲート５の出力５′
ではロウ−ハイ−ロウのパルスノイズは除去される。
極めて信号幅の小さいパルスノイズが発生したとき、信
号遅延回路３の出力３′には時間ｔ１だけ遅れた信号が
出力されるが、信号幅が小さいため、オワゲート５の入
力が共にロウである時間が無くオワゲート５の出力５′
ではロウ−ハイ−ロウのパルスノイズは除去される。
次に、第３図のように、入力信号１４に時間ｔ１より信
号幅の大きいロウ−ハイ−ロウの信号が発生した時、信
号遅延回路３の出力３′には時間ｔ、だけ遅れた信号が
出力され、これがオワゲート３の一方の入力となる。こ
の場合には、信号幅が十分法いため、オワゲートの２人
力が共にロウとなる時間帯があるので、オワゲート５の
出力５′は、ロウパルスとなる。
号幅の大きいロウ−ハイ−ロウの信号が発生した時、信
号遅延回路３の出力３′には時間ｔ、だけ遅れた信号が
出力され、これがオワゲート３の一方の入力となる。こ
の場合には、信号幅が十分法いため、オワゲートの２人
力が共にロウとなる時間帯があるので、オワゲート５の
出力５′は、ロウパルスとなる。
オワゲート５の出力５′はインバータ２で反量されると
共に信号遅延回路４で時間ｔ２だけ遅延され、アンドゲ
ート６で論理積がとられる。この結果、出力信号１６は
、入力信号１４から時間ｔ１遅れてロウ−ハイとなり、
かつ時間ｔ２後にハイ−ロウに立ち下がる。
共に信号遅延回路４で時間ｔ２だけ遅延され、アンドゲ
ート６で論理積がとられる。この結果、出力信号１６は
、入力信号１４から時間ｔ１遅れてロウ−ハイとなり、
かつ時間ｔ２後にハイ−ロウに立ち下がる。
以上説明したように本発明は、論理回路を利用すること
によってノイズを識別する構成としたため、パルスノイ
ズの発生時刻に無関係に容易にパルスノイズを除去する
ことができるという効果を有する。
によってノイズを識別する構成としたため、パルスノイ
ズの発生時刻に無関係に容易にパルスノイズを除去する
ことができるという効果を有する。
第１図は、本発明の一実施例の回路ｉ、第２図と第３図
は本実施例のタイミング図、第４図は従来例の回路図、
第５図と第６図は本従来例のタイミング図である。 １．２・・・インバータ、３．４・・・信号遅延回路、
５・・・オワゲート、６・・・アンドゲート、７，８゜
９．１０，１１．１２．１３・・・バッファ、１８・・
・順序回路。
は本実施例のタイミング図、第４図は従来例の回路図、
第５図と第６図は本従来例のタイミング図である。 １．２・・・インバータ、３．４・・・信号遅延回路、
５・・・オワゲート、６・・・アンドゲート、７，８゜
９．１０，１１．１２．１３・・・バッファ、１８・・
・順序回路。
Claims (1)
- 【特許請求の範囲】 入力信号を反転する第１のインバータと、 該第１のインバータの出力を前記入力信号に混入するパ
ルスノイズのパルス幅以上だけ遅延させる第１の遅延回
路と、 前記第１のインバータおよび前記第１の遅延回路の各出
力の論理和をとるオワゲートと、 該オワゲートの出力を反転する第２のインバータと、 前記オワゲートの出力を所定時間だけ遅延させる第２の
遅延回路と、前記第２のインバータおよび前記第２の遅
延回路の各出力の論理積をとって前記入力信号に対する
出力信号とするアンドゲートとを有することを特徴とす
るパルスノイズ除去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63037280A JPH01212018A (ja) | 1988-02-18 | 1988-02-18 | パルスノイズ除去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63037280A JPH01212018A (ja) | 1988-02-18 | 1988-02-18 | パルスノイズ除去回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01212018A true JPH01212018A (ja) | 1989-08-25 |
Family
ID=12493283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63037280A Pending JPH01212018A (ja) | 1988-02-18 | 1988-02-18 | パルスノイズ除去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01212018A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6578124B1 (en) | 1995-02-10 | 2003-06-10 | Micron Technology, Inc. | Serial command port method, circuit, and system including main and command clock generators to filter signals of less than a predetermined duration |
| US6744673B2 (en) | 1995-02-10 | 2004-06-01 | Micron Technology, Inc. | Feedback biasing integrated circuit |
-
1988
- 1988-02-18 JP JP63037280A patent/JPH01212018A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6578124B1 (en) | 1995-02-10 | 2003-06-10 | Micron Technology, Inc. | Serial command port method, circuit, and system including main and command clock generators to filter signals of less than a predetermined duration |
| US6581146B1 (en) | 1995-02-10 | 2003-06-17 | Micron Technology, Inc. | Serial command port method, circuit, and system including main and command clock generators to filter signals of less than a predetermined duration |
| US6744673B2 (en) | 1995-02-10 | 2004-06-01 | Micron Technology, Inc. | Feedback biasing integrated circuit |
| US6914822B2 (en) | 1995-02-10 | 2005-07-05 | Micron Technology Inc. | Read-biasing and amplifying system |
| US6996010B2 (en) | 1995-02-10 | 2006-02-07 | Micron Technology, Inc. | Fast-sensing amplifier for flash memory |
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