JPH0210418A - 同期化論理回路 - Google Patents
同期化論理回路Info
- Publication number
- JPH0210418A JPH0210418A JP63161476A JP16147688A JPH0210418A JP H0210418 A JPH0210418 A JP H0210418A JP 63161476 A JP63161476 A JP 63161476A JP 16147688 A JP16147688 A JP 16147688A JP H0210418 A JPH0210418 A JP H0210418A
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- JP
- Japan
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- terminal
- reset
- master
- lpen
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は同期化論理回路、特に、同一構成の２台以上の
装置を同期化して動かすためのマスター・スレーブ機能
を有する同期化論理回路に関する。
装置を同期化して動かすためのマスター・スレーブ機能
を有する同期化論理回路に関する。
従来の同期化論理回路のリセット時のマスター・スレー
ブの状態は第３図（ａ＞、（ｂ）に示す様に次の２つの
タイプのものがあった。
ブの状態は第３図（ａ＞、（ｂ）に示す様に次の２つの
タイプのものがあった。
（ａ） リセット時には、フラグの状態は不定。
ＣＰＵからのコマンド書き込みで初めて状態が決まるタ
イプ。
イプ。
（ｂ） リセット時には、スレーブモード。その後、
ＣＰＵからのコマンド書き込みで、フラグを書き換える
ことが可能なタイプ。
ＣＰＵからのコマンド書き込みで、フラグを書き換える
ことが可能なタイプ。
ここで第３図（ａ）、（ｂ）共、同一構成の表示制御装
置を２台用いたシステムである。
置を２台用いたシステムである。
第３図（ａ）は全く同じ装置をマスター装置３０、スレ
ーブ装置３１にするためには、それぞれマスタスレーブ
モードレジスタであるＭ ／ ｓ ２２のフラグを１′
′および” ｏ ”にすればよい。
ーブ装置３１にするためには、それぞれマスタスレーブ
モードレジスタであるＭ ／ ｓ ２２のフラグを１′
′および” ｏ ”にすればよい。
このときマスタ側装置３０の出力バッファ２１はアクテ
ィブとなり、マスター側のクロック分周器２０で生成し
た表示データ処理クロックを出力する。
ィブとなり、マスター側のクロック分周器２０で生成し
た表示データ処理クロックを出力する。
また、スレーブ側の出力バッファ２１はハイインピーダ
ンスとなっている。マスター装置３０もスレーブ装置３
１も、マスター側のクロック分周器２０で生成した、表
示データ処理クロックで動作させることにより、マスタ
ー側と、スレーブ側の動作を同期化することができる。
ンスとなっている。マスター装置３０もスレーブ装置３
１も、マスター側のクロック分周器２０で生成した、表
示データ処理クロックで動作させることにより、マスタ
ー側と、スレーブ側の動作を同期化することができる。
第３図（ｂ）のマスター装置３２とスレーブ装置３３も
全く同じ装置で、第３図（ａ）の装置との違いは、Ｍ／
５２７（モードレジスタ）に、ＲＥＳＥＴ信号１４０が
入力している点だけで、それ以外の動作については同じ
である。
全く同じ装置で、第３図（ａ）の装置との違いは、Ｍ／
５２７（モードレジスタ）に、ＲＥＳＥＴ信号１４０が
入力している点だけで、それ以外の動作については同じ
である。
上述した第３図（ａ）の同期化論理回路では、電源立上
げ時に、両方の装置がマスター側に設定されていると、
コマンドにより、一方をスレーブに設定するまでの期間
、両方の装置の表示データ処理クロック出力がぶつかり
続けるという欠点を持つ。
げ時に、両方の装置がマスター側に設定されていると、
コマンドにより、一方をスレーブに設定するまでの期間
、両方の装置の表示データ処理クロック出力がぶつかり
続けるという欠点を持つ。
また第３図（ｂ）の同期化論理回路では、リセットによ
り、両方の装置がスレーブに設定されるので、出力がぶ
つかり続けることはないが、コマンドにより一方をマス
ターに設定するまでの期間、表示データ処理クロックが
止っているため、リセットにクロックを必要とする回路
を表示データ処理回路の中に設けることができないとい
う欠点を持つ。
り、両方の装置がスレーブに設定されるので、出力がぶ
つかり続けることはないが、コマンドにより一方をマス
ターに設定するまでの期間、表示データ処理クロックが
止っているため、リセットにクロックを必要とする回路
を表示データ処理回路の中に設けることができないとい
う欠点を持つ。
本発明の同期化論理回路は、独立の同期信号で制御され
る少なくとも、２つ以上の同期化論理回路において、リ
セット時のリセット端子以外の端子の入力信号に応じて
マスター、スレーブの状態を任意に決めるための回路を
有している。
る少なくとも、２つ以上の同期化論理回路において、リ
セット時のリセット端子以外の端子の入力信号に応じて
マスター、スレーブの状態を任意に決めるための回路を
有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図で、ＲＥＳ
ＥＴ時のＬＰＥＮ端子からの信号を取り込む回路が設け
られている。
ＥＴ時のＬＰＥＮ端子からの信号を取り込む回路が設け
られている。
マスタモードにするときは外付けのマルチプレクサ８を
用いてＲＥＳＥＴ時のＬＰＥＮ端子からの入力を強制的
に“１″にしておけばよい。動作は第２図（ａ）に示す
様に、ＲＥＳＥＴの立ち下りでＬＰＥＮ端子からの入力
１０３を遅延した信号１０４をラッチしてマスターモー
ドに入る。
用いてＲＥＳＥＴ時のＬＰＥＮ端子からの入力を強制的
に“１″にしておけばよい。動作は第２図（ａ）に示す
様に、ＲＥＳＥＴの立ち下りでＬＰＥＮ端子からの入力
１０３を遅延した信号１０４をラッチしてマスターモー
ドに入る。
また、スレーブモードにするときは、外付けのマルチプ
レクサ１６を用いて、ＲＥＳＥＴ時のＬＰＥＮ端子から
の入力を強制的に°°０″にしておけばよい。動作は第
２図（ｂ）に示す様に、ＲＥＳＢＴ信号１０２の立ち下
りでＬＰＥＮ端子からの入力１１２を遅延した信号１１
３をラッチしてスレーブモードに入る。リセット後のマ
スター・スレーブの切換えは、ＣＰＵからのコマンドに
より、マスタスレーブモードレジスタであるＭ／５４（
１２）の値を書き換えてやればよい。
レクサ１６を用いて、ＲＥＳＥＴ時のＬＰＥＮ端子から
の入力を強制的に°°０″にしておけばよい。動作は第
２図（ｂ）に示す様に、ＲＥＳＢＴ信号１０２の立ち下
りでＬＰＥＮ端子からの入力１１２を遅延した信号１１
３をラッチしてスレーブモードに入る。リセット後のマ
スター・スレーブの切換えは、ＣＰＵからのコマンドに
より、マスタスレーブモードレジスタであるＭ／５４（
１２）の値を書き換えてやればよい。
以上述べた様に本発明の実施例では、ＲＥＳＥＴ入力時
のＬＰＥＮ端子からの入力信号を取り込んでマスタ／ス
レーブを決定する機能を有することにより、コマンド書
き込みを待つことなしに、マスター・スレーブの状態を
決めることを可能としている。
のＬＰＥＮ端子からの入力信号を取り込んでマスタ／ス
レーブを決定する機能を有することにより、コマンド書
き込みを待つことなしに、マスター・スレーブの状態を
決めることを可能としている。
なお、ＬＰＥＮ端子の代りに他の端子、例えば、σ丁端
子を使用することが考えられる。この場合には、単に、
第１図のＬＰＥＮ端子をσ子端子に置き換えればよい。
子を使用することが考えられる。この場合には、単に、
第１図のＬＰＥＮ端子をσ子端子に置き換えればよい。
以上説明したように本発明は、ある端子の本来の機能は
残したまま、リセット時の前記ある端子の状態に応じて
内部のフラグを決めることができるので、設定が完了す
るまでの期間に出力がぶつかったり、停止したりしない
という効果がある。
残したまま、リセット時の前記ある端子の状態に応じて
内部のフラグを決めることができるので、設定が完了す
るまでの期間に出力がぶつかったり、停止したりしない
という効果がある。
第１図は本発明の一実施例を示すブロック図、第２図（
ａ）、（ｂ）は第１図のマスタースレーブモードレジス
タへの設定タイミング図、第３図（ａ）、（ｂ）は従来
の一例を示すブロック図である。 １・・・マスタ装置、９・・・スレーブ装置、２．１０
・・・クロック分周器、３．１１・・・遅延回路、４．
１２・・・マスタースレーブモードレジスタ、５，１３
・・・出力バッファ、６，１４・・・入力バッファ、７
゜１５・・・表示データ処理回路、８，１６・・・２人
力選択出力回路、１７・・・クロック発振器、１００・
・・原クロツタ、１０１・・・ＬＰＥＮ信号、１０２・
・・ＲＥＳＥＴ信号、１０３，１１２・・・ＬＰＥＮ端
子入力信号、１０４，１１３・・・ＬＰＥＮ端子入力遅
延信号、１０５，１１４・・・コマンド信号、１０６，
１１５・・・出力バッファコントロール信号、１０７゜
１１６・・・クロック分周器出力、１０８，１１７・・
・表示データ処理回路用クロック、１０９・・・表示デ
ータ処理回路用クロック、１１０，１１８・・・出力デ
ータ、１１１，１１９・・・入力データ、２２．２７・
・・マスタースレーブモードレジスタ、１３０゜１３８
・・・原クロック、１３１，１３９・・・クロック分周
器出力、１３２，１４１・・・コマンド信号、１３３．
１４２・・・マスタースレーブモードレジスタ、１３４
．１３５，１４３．１４４・・・表示データ処理クロッ
ク、１３６，１３７，１４５，１４６・・・入出力デー
タ、１４０・・・ＲＥＳＥＴ信号。
ａ）、（ｂ）は第１図のマスタースレーブモードレジス
タへの設定タイミング図、第３図（ａ）、（ｂ）は従来
の一例を示すブロック図である。 １・・・マスタ装置、９・・・スレーブ装置、２．１０
・・・クロック分周器、３．１１・・・遅延回路、４．
１２・・・マスタースレーブモードレジスタ、５，１３
・・・出力バッファ、６，１４・・・入力バッファ、７
゜１５・・・表示データ処理回路、８，１６・・・２人
力選択出力回路、１７・・・クロック発振器、１００・
・・原クロツタ、１０１・・・ＬＰＥＮ信号、１０２・
・・ＲＥＳＥＴ信号、１０３，１１２・・・ＬＰＥＮ端
子入力信号、１０４，１１３・・・ＬＰＥＮ端子入力遅
延信号、１０５，１１４・・・コマンド信号、１０６，
１１５・・・出力バッファコントロール信号、１０７゜
１１６・・・クロック分周器出力、１０８，１１７・・
・表示データ処理回路用クロック、１０９・・・表示デ
ータ処理回路用クロック、１１０，１１８・・・出力デ
ータ、１１１，１１９・・・入力データ、２２．２７・
・・マスタースレーブモードレジスタ、１３０゜１３８
・・・原クロック、１３１，１３９・・・クロック分周
器出力、１３２，１４１・・・コマンド信号、１３３．
１４２・・・マスタースレーブモードレジスタ、１３４
．１３５，１４３．１４４・・・表示データ処理クロッ
ク、１３６，１３７，１４５，１４６・・・入出力デー
タ、１４０・・・ＲＥＳＥＴ信号。
Claims (1)
- 独立の同期信号で制御される少なくとも、２つ以上の同
期化論理回路において、リセット時のリセット端子以外
の端子の入力信号に応じてマスター、スレーブの状態を
任意に決めるための回路を有することを特徴とした同期
化論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161476A JPH0210418A (ja) | 1988-06-28 | 1988-06-28 | 同期化論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161476A JPH0210418A (ja) | 1988-06-28 | 1988-06-28 | 同期化論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0210418A true JPH0210418A (ja) | 1990-01-16 |
Family
ID=15735816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63161476A Pending JPH0210418A (ja) | 1988-06-28 | 1988-06-28 | 同期化論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0210418A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007321283A (ja) * | 2006-05-31 | 2007-12-13 | Gold-Pak Kk | ユニフォームの名札 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5980931U (ja) * | 1982-11-25 | 1984-05-31 | 日立工機株式会社 | 安全スイツチ |
-
1988
- 1988-06-28 JP JP63161476A patent/JPH0210418A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5980931U (ja) * | 1982-11-25 | 1984-05-31 | 日立工機株式会社 | 安全スイツチ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007321283A (ja) * | 2006-05-31 | 2007-12-13 | Gold-Pak Kk | ユニフォームの名札 |
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