JPS61501661A - 並列同期動作 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 並列同期動作 技術分野 本発明はコンピュータ・システム中の少なくとも２個のマイクロプロセッサの並 列同期動作を行なう装置に関係する。

背景技術 現代のコンピュータ及びコンピュータ・システムは、副機能を実行するマイクロ プロセッサをしばしば含んでいる。その性能に大きな信頼性を得るため、並列に 動作する２つのマイクロプロセッサで副機能を同時に実行することが望ましい。

プロセッサは同期して動作してその結果の比較を可能にしなければならない。そ のクロック周波数はコンピュータのシステム・クロックにより制御され、クロッ クの周波数はマイクロプロセッサのクロック・カウンタで分割される。しばしば ４の一定分割が行なわれる。さらに分割が必要な場合、これは各クロック入力に 接続したＪＫフリップフロップの助けにより適切に実行される。２個以上のマイ クロプロセッサを同期する際の問題は、その内部機能が外側からアクセス不能で ある点である。それ故、リセット・パルスの助けにより並列同期を達成すること は不可能である。

発明の開示 本発明は、２個以上のマイクロプロセッサを並列同期動作させる装置に関係する 。本発明は添附した請求の範囲で特徴づけられる。

図面の簡単な説明 請求の範囲による本発明を以後添附図面の簡単な説明するが、第１図は本発明の １実施例を図示し、第２図は他の実施例を図示する。第３図は同期に関する信号 のタイム・チャートである。

発明の最良実ｍ態様 第１図は論理線図で、本装置は負論理排他ＯＲ回路３と、各々がマイク０プロセ ツサ６．７と関係している２個のクロック・カウンタ１，２に接続されたＡＮＤ 回路４を含む。コンピュータのシステム・クロックＣ１はクロック・カウンタ１ の入力に接続される。回路４の出力は他のクロック・カウンタ２の入力に接続さ れ、回路４の一方の入力はシステム・りＯツクＣ１に接続される。

このクロックの周波数はクロック・カウンタ１，２で４分割される。カウンタの 出力は各々回路３の入力に接続され、その出力は回路４の他方の入力に接続され る。

回路３の出力はクロック・カウンタ１．２の出力の信号差に対しては零となる。

この時システム・クロック信号は回路４によりクロック・カウンタ２に到達する のを阻止される。りＯツク・カウンタの出力の信号に差がない場合、回路３の出 力は１で、回路４はシステム・クロック信号がクロック・カウンタ２に到達する ことを可能とする。このことから、りＯツク・カウンタ間の非同期に対して、並 列同期が生じるまでカウンタ２は周期的に停止される（第３図と関連して詳細に 記述される）。

第２図は他の実施例を図示する。各マイクロプロセッサに対してＪＫフリップフ ロップを含む算術回路５をシステム・クロックとマイクロプロセッサ間に接続す る。

算術回路はシステム・クロック周波数を２分割し、周波数の全分割数を８とする 。出力を他方のマイクロプロセッサ２のクロック入力に接続したフリップ７０ツ ブへのＪＫ大入力論理回路３の出力へ共通に接続される。第１図の回路４のＡＮ Ｄ機能はこのようにして置換えられる。

第３図のタイム・チャートは、第２図により信号りＯツクＣ１の周波数が８分割 されている場合のマイクロプロセッサ間の並列同期への位相合せを図示している 。チャートで、Ａ１、Ｂ１、Ｃ１はマイクロプロセッサ−の周波数分割順を表わ し、一方Ａ２、Ｂ２、Ｃ２はマイクロプロセッサ２の周波数分割順を表わす。２ つの可能な最も望ましくない場合の内の１つが図に示されている。

位相合せを説明するため、正の周期を論理１で、負を論理Ｏで記す。Ｃ１がＯか ら１へ移行した時Ａはシフトし、ＢはＡが１からＯへ移行した時シフトし、Ｃは Ｂが１からＯへ移行した時シフトする。Ａ２への０１パルスはＣ１と０２間の差 で停止される。チャートによると、０１周期３の後Ｃ１がＯから１に移行する時 これが最初に発生する。Ａ　はＣ１が１からＯへ移行するＣ１周期、すなわち周 期８以後まで状態１にある。この時Ａ２はＣ１パルスを得て１からＯへ移行する 。同時に８２は１から０へ、Ｃ２は０から１へ移行する。この時再びＣ１とＣの 間に差があるため、Ａ２は再びＣ１パルスを阻止される。この差は、周期１１の 後に発生するＣ１が再びＯから１へ移行する時まで、続行する。以後はＡ１とＡ 　、Ｂ　とＢ　、ＣとＣ２間は等しい。すなわち並列間期の状態が生じる。０１ 周波数に対して何分側を用いるかには関係なく、位相合せはりＵツク・カウンタ のサイクル時間の最大でも１．５倍以内に生じる。第３図は又第１図による装置 の位相合せも説明し、分割は４分割を用い、周波数分割順Ａ、Ｂのみが存在する 点が異なっている。

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Claims (1)

1. 【特許請求の範囲】 １．コンピユータ・システム中の第１及び第２のマイクロプロセツサ（１，２） の並列同期動作を行なう装置において、前記マイクロプロセツサのクロツク周波 数はシステム・クロツク周波数の内部分割で得られ、前記第２のマイクロプロセ ツサ（２）のクロツク入力へのシステム・クロツク信号路をオン、オフするスイ ツチ（４）と、前記スイツチ（４）を制御する論理回路（３）とを含み、前記論 理回路はその入力間の信号差に対して前記スイツチ（４）にシステム・クロツク 信号路をオフさせ、クロツク入力の信号が等しい場合には前記スイツチに前記信 号路をオンさせ、並列同期への段階的位相合わせを達成するように回路（３）の ２つの入力は前記マイクロプロセツサ（１，２）のクロツク入力に接続されてい るコンピユータ・システム中の第１及び第２のマイクロプロセツサの並列同期動 作を行なう装置。 ２．請求の範囲第１項記載の装置において、前記論理回路（３）は負排他ＯＲ回 路を含み、前記スイツチ（４）はＡＮＤ回路を含むコンピユータ・システムの第 １及び第２のマイクロプロセツサの並列同期動作を行なう装置。 ３．請求の範囲第１項記載の装置において、前記スイツチ（４）は分割算術回路 （５）に含まれ、第１及び第２のＪＫフリツプフロツプであつて、各フリツプフ ロツプに割当てたマイクロプロセツサのクロツク入力とシステム・クロツクとの 間に接続された前記ＪＫフリツプフロツプを含み、前記第２のＪＫフリツプフロ ツプはその出力を前記第２のマイクロプロセツサ（２）へ接続され、そのＪ及び Ｋ入力は前記論理回路（３）の出力に接続され、このＪＫフリツプフロツプが前 記スイツチ（４）の機能を実行するコンピユータ・システム中の第１及び第２の マイクロプロセツサの並列同期動作を行なう装置。