JPH04169957A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサに関し、特ニ同期化しなけ
ればならない入力端子を持つマイクロプロセッサに関す
る。

〔従来の技術〕

第６図に示すように、従来のマイクロプロセッサは、Ｒ
ＥＡＤＹ入力８などの同期化を必要とする入力について
は、外部回路においてクロック信号人カフに同期化して
ＣＰＵｌ０に入力することを前提とし、１個のフリップ
フロップ１またはデータのサンプル回路を有している。

このような回路の場合、第７図に示すように、クロック
（ＣＬＫ）入力、ＲＥＡＤＹ　（Ｄ）入力を有するフリ
ップフロップ１のサンプル点（クロックの立ち上がり）
に対し、十分なセットアツプ／ホールド時間がある場合
、わずかなデイレイの後、サンプルした結果が出力Ｑと
して出方される。

しかし、第８図に示すように、フリップフロップ１のサ
ンプル点に対しセットアツプ時間がないと、フリップフ
ロップ１の出力（Ｑ）はメタステートと呼ばれる中間レ
ベル状態となる場合がある。

〔発明が解決しようとする課題〕

このような従来のマイクロプロセッサでは、１組のフリ
ップフロップ１にて入力を同期化しているため、その端
子への入力の同期化が不十分であると、フリップフロッ
プ１のセットアツプ／ホールド時間に余裕がなく、メタ
ステートと呼ばれる一ｍの不定状態になり、マイクロプ
ロセッサの誤動作を引きおこし、その上マイクロプロセ
ッサではそれを認知できないという問題点があった。

本発明の目的は、前記問題点を解決し、不定状態が発生
しないようにしたマイクロプロセッサを提供することに
ある。

〔課題を解決するための手段〕

本発明のマイクロプロセッサの構成は、入力信号を保持
する第１のサンプル回路と、前記第１のサンプル回路よ
り遅れて前記入力信号と同一の信号を内部回路へ伝達す
る第２のサンプル回路と、前記第２のサンプル回路より
もさらに遅れて前記入力信号と同一の信号を保持する第
３のサンプル回路と、前記第１．第２．第３のサンプル
回路の保持する信号のレベルが一致しているか否かを検
出する比較回路とを備えたことを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例のマイクロプロセッサのブロ
ック図、第２図、第３図はそのタイミング図である。

第１図において、本実施例のマイクロプロセッサの構成
は、従来のサンプル用フリップフロップ１と、前サンプ
ル用フリップフロップ２と、後サンプル用フリップフロ
ップ３と、デイレイ用バッファ４と、フリップフロップ
不一致検出回路５と、出力Ｑ６をＣＰＵｌ０へ入力する
不一致出力用フリップフロップ６とを備え、サンプルク
ロック人カフ、ＲＥＡＤＹ入力８．内部ＲＥＡＤＹ信号
９とが示されている。

本実施例のマイクロプロセッサは、同期化を必要とする
入力信号をマイクロプロセッサが、サンプルする前と後
にそれぞれ１回以上サンプルする回路と、その２回以上
のサンプルと入力信号のサンプルの結果を比較し、不一
致の場合システムに対し不一致を知らせる回路とを備え
ている。

本実施例においては、同期化を必要とする入力としてＲ
ＥＡＤＹ信号８を用いている。

外部よりのＲＥＡＤＹ入力８は、サンプルクロック人カ
フを基準にデイレイ用バッファ４による遅延を持ちつつ
、順次前サンプル用フリップフロップ２．従来のサンプ
ル用フリップフロップ１゜後サンプル用フリップフロッ
プ３にサンプルされる。そのサンプル結果は、フリップ
フロップ不一致検出回路５によって、一致しているか否
かの判定を行ない、不一致となった場合には不一致出力
用フリップフロップ６より、不一致信号を出力する。

次に第１図の実施例の回路の動作について第２図を用い
て説明する。第２図は、ＲＥＡＤＹ入力８が、セットア
ツプ／ホールド時間に余裕をもって、入力されるタイミ
ング図である。

第２図において、フリップフロップ２のクロック（ＣＬ
Ｋ２）入力には、クロック人カフが入力され、−個のデ
イレイ用バッファ４を介して、フリップフロップ１のク
ロック（ＣＬＫＩ）に入力され、２個のバッファ４を介
して、フリップフロップ３のクロック（ＣＬＫ３）に入
力される。フリ、プフロップ１，２．３の出力をそれぞ
Ｑｌ。

Ｑ２．Ｑ３としており、フリップフロップ６の入力をＤ
Ｂ、出力をＱ６としている。

この場合、前サンプル用フリップフロップ２゜従来のサ
ンプル用フυツブフロップ１．後サンプル用フリップフ
ロップ３においてサンプルされるレベルが等しいので、
不一致出力用フリップフロップの出力はアクティブとな
らず、ＣＰＵ工Ｏはそのまま実行を継続する。

第３図はＲＥＡＤＹ信号がセットアツプ／ホールド時間
に余裕をもたないで入力された場合のタイミング図の例
である。この場合、従来のサンプル用フリップフロップ
１の出力Ｑ１はメタステートと呼ばれる中間レベル状態
となっている。しかし、その前後のタイミングでＲＥＡ
ＤＹ人力８をサンプルした前サンプル用フリップフロッ
プ２の出力Ｑ２と、後サンプル用フリップフロップ３の
出力Ｑ３のレベルが異なるため、不一致出力用フリップ
フロップ６の出力Ｑ６がアクティブとなり、ＣＰＵ１０
は非同期入力があったことを認知することができる。

第４図は本発明の他の実施例のマイクロプロセッサを示
すブロック図、第５図はそのタイミング図である。

第４図において、本実施例のマイクロプロセッサの構成
は、従来のサンプル用フリップフロップ１と、前サンプ
ル用フリップフロップ２と、後サンプル用フリップフロ
ップ３と、デイレイ用バッファ４と、排他的ＯＲゲート
−個からなるフリップフロップ不一致検出回路５と、不
一致出力用フリップフロップ６とを備え、サンプルクロ
ック人カフ、ＲＥＡＤＹ入力８．内部ＲＥＡＤＹ信号９
、ＣＰＵｌ０が示されている。

本実施例においては、前サンプル用フリップフロップ２
のデータ入力に、デイレイ用バッファ４を入れている。

この構成によれば、第５図に示すように、従来のサンプ
ル用フリップフロップ１はＲＥＡＤＹ人力８．クロック
人カフともデイレイなどを挿入していないため、本実施
例を使用しない回路と同様のタイミングでＲＥＡＤＹ信
号をサンプルできる。

〔発明の効果〕

以上説明したように、本発明は、従来の入力のサンプル
の前後で少なくとも１回ずつサンプルを行ない、それぞ
れのサンプルした結果が不一致した場合、その不一致を
検出する機能を有したので、サンプル点に近接した変化
の検出が可能であり、特に内部フリップフロップが不定
状態になる場合はここで不一致が発生するため、マイク
ロプロセッサが不定状態にならない様に監視でき、かつ
使用法に応じてシステムの暴走を防ぐことができるとい
う効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のマイクロプロセッサのブロ
ック図、第２図、第３図はいずれも第１図のタイミング
図、第４図は本発明の他の実施例のブロック図、第５図
は第４図のタイミング図、゛第６図は従来のマイクロプ
ロセッサの回路のブロック図、第７図、第８図はいずれ
も第６図のタイミング図である。 １・・・従来のサンプル用フリップフロップ、２・・・
前サンプル用フリップフロップ、３・・・後サンプル用
フリップフロップ、４・・・デイレイ用バッファ、５・
・・フリップフロップ不一致検出回路、６・・・不一致
出力用フリップフロップ、７・・・サンプルクロック入
力、８・・・ＲＥＡＤＹ入力、９・・・内部ＲＥＡＤＹ
信号、１０・・・ＣＰＵ％ＣＬＫＩ・・・従来のサンプ
ル用フリップフロップへのクロック入力、ＣＬＫ２・・
・前サンプル用フリップフロップへのクロック入力、Ｃ
ＬＫ３・・・後サンプル用フリップフロップへのクロッ
ク入力、ＲＥＡＤＹ・・・ＲＥＡＤＹ入力、Ｑｌ・・・
従来のサンプル用フリップフロップの出力、Ｑ２・・・
前サンプル用フリップフロップの出力、Ｑ３・・・後サ
ンプル用フリップフロップの出力、Ｄ６・・・不一致出
力用フリップフロップ入力、Ｑ６・・・不一致出力用フ
リップフロップ出力、ＣＬＫ・・・外部クロック入力、
Ｑ・・・従来の回路におけるサンプル用フリップフロッ
プの出力。

Claims (1)

1. 【特許請求の範囲】 １、入力信号を保持する第１のサンプル回路と、前記第
   １のサンプル回路より遅れて前記入力信号と同一の信号
   を内部回路へ伝達する第２のサンプル回路と、前記第２
   のサンプル回路よりもさらに遅れて前記入力信号と同一
   の信号を保持する第３のサンプル回路と、前記第１、第
   ２、第３のサンプル回路の保持する信号のレベルが一致
   しているか否かを検出する比較回路とを備えたことを特
   徴とするマイクロプロセッサ。 ２、第１、第２、第３のサンプル回路が、いずれもＤ型
   フリップフロップからなる請求項１記載のマイクロプロ
   セッサ。