JPH01149517A - クロック位相差検出方式 - Google Patents
クロック位相差検出方式Info
- Publication number
- JPH01149517A JPH01149517A JP62308127A JP30812787A JPH01149517A JP H01149517 A JPH01149517 A JP H01149517A JP 62308127 A JP62308127 A JP 62308127A JP 30812787 A JP30812787 A JP 30812787A JP H01149517 A JPH01149517 A JP H01149517A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- flop
- flip
- phase difference
- input data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 claims description 34
- 238000001514 detection method Methods 0.000 claims description 9
- 230000001934 delay Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はクロック位相差検出方式に関し、特に一つのク
ロック信号が異なるユニットや装置（以下ユニットと総
称する）に分配された場合における分配先の２つのクロ
ック信号に対するクロック位相差検出方式に関する。
ロック信号が異なるユニットや装置（以下ユニットと総
称する）に分配された場合における分配先の２つのクロ
ック信号に対するクロック位相差検出方式に関する。
一つのクロック信号が異なるユニットに分配された場合
には、クロック信号源からそのユニットに到る距離やユ
ニットの位置によってＪクロック信号に位相差が生じる
ことになる。このため、従来、２つのユニットの内部所
定位置におけるクロック信号をサンプリングオシロスコ
ープ等で観測して、２つのクロック信号の位相差を目視
により検出し、もし位相差が検出でき、位相差を調整し
なければならない場合には、ユニット内の調整手段を用
いて調整していた。
には、クロック信号源からそのユニットに到る距離やユ
ニットの位置によってＪクロック信号に位相差が生じる
ことになる。このため、従来、２つのユニットの内部所
定位置におけるクロック信号をサンプリングオシロスコ
ープ等で観測して、２つのクロック信号の位相差を目視
により検出し、もし位相差が検出でき、位相差を調整し
なければならない場合には、ユニット内の調整手段を用
いて調整していた。
上述した従来のクロック位相差検出方式においては、２
つのクロック信号の位相差の有無検出を目視によって行
っているため、測定者乃至は検査者の個人差による検出
誤りが発生するという問題があり、調整に多大な時間を
要するという欠点がある。
つのクロック信号の位相差の有無検出を目視によって行
っているため、測定者乃至は検査者の個人差による検出
誤りが発生するという問題があり、調整に多大な時間を
要するという欠点がある。
本発明のクロック位相差検出方式の構成は、クロック信
号をそれぞれ可変量分だけ遅延させて第１及び第２の遅
延クロック信号を送出する第１及び第２の可変遅延回路
と、前記第１及び第２の遅延クロック信号にそれぞれ応
答して作動する第１及び第２７リツプ７０ツブと、前記
第１の遅延クロック信号を前記第２のツリツブフロップ
の入力データホールドタイムだけ遅延させて前記第２フ
リップフロップの入力データ信号として、また前記第２
の遅延クロック信号を前記第１のフリップフロップの入
力データホールドタイムだけ遅延させて第１のフリップ
フロップの入力データ信号としてそれぞれ供給する第１
及び第２の遅延回路とを含んで構成される事を特徴とす
る。
号をそれぞれ可変量分だけ遅延させて第１及び第２の遅
延クロック信号を送出する第１及び第２の可変遅延回路
と、前記第１及び第２の遅延クロック信号にそれぞれ応
答して作動する第１及び第２７リツプ７０ツブと、前記
第１の遅延クロック信号を前記第２のツリツブフロップ
の入力データホールドタイムだけ遅延させて前記第２フ
リップフロップの入力データ信号として、また前記第２
の遅延クロック信号を前記第１のフリップフロップの入
力データホールドタイムだけ遅延させて第１のフリップ
フロップの入力データ信号としてそれぞれ供給する第１
及び第２の遅延回路とを含んで構成される事を特徴とす
る。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。第
１図に示すクロック位相差検出方式は、入力したクロッ
ク信号１０１をそれぞれ可変量分だけ遅延させて第１及
び第２の遅延クロック信号１０２及び２０２を送出する
２つの可変遅延回路１２及び２２と、可変遅延回路１２
及び２２から送出される遅延クロック信号１０２及び２
０２にそれぞれ応答して作動する２つの２リツプフロツ
プ１１及び２１と、第１の遅延クロック信号１０２を第
２のフリップフロップ２１の入力データホールドタイム
だけ遅延させてフリップフロップ２１の入力データ信号
２０３として、また、第２の遅延クロック信号２０２を
第１のフリップフロップ１１の入力データホールドタイ
ムだけ遅延させてフリップフロップ１１０入力データ信
号１０３としてそれぞれ供給する第１及び第２の遅延回
路としての２つのゲート２３及び１３とにより構成され
ている場合を示している。
１図に示すクロック位相差検出方式は、入力したクロッ
ク信号１０１をそれぞれ可変量分だけ遅延させて第１及
び第２の遅延クロック信号１０２及び２０２を送出する
２つの可変遅延回路１２及び２２と、可変遅延回路１２
及び２２から送出される遅延クロック信号１０２及び２
０２にそれぞれ応答して作動する２つの２リツプフロツ
プ１１及び２１と、第１の遅延クロック信号１０２を第
２のフリップフロップ２１の入力データホールドタイム
だけ遅延させてフリップフロップ２１の入力データ信号
２０３として、また、第２の遅延クロック信号２０２を
第１のフリップフロップ１１の入力データホールドタイ
ムだけ遅延させてフリップフロップ１１０入力データ信
号１０３としてそれぞれ供給する第１及び第２の遅延回
路としての２つのゲート２３及び１３とにより構成され
ている場合を示している。
クロック信号１０１は、可変遅延回路１２．２２に入力
され、可変遅延回路１２．２２では、クロック信号１０
１をそれぞれあらかじめ調整された遅延量だけ遅らせて
遅延クロック信号１０２，２０２を送出する。
され、可変遅延回路１２．２２では、クロック信号１０
１をそれぞれあらかじめ調整された遅延量だけ遅らせて
遅延クロック信号１０２，２０２を送出する。
遅延クロック信号１０２は、ユニットにて使用するクロ
ック信号になるとともに、フリップフロップ１１のクロ
ック端子及びゲート２３に入力される。ゲート２３はフ
リップフロップ２１０入力データホールドタイム以上だ
け遅延クロック信号１０２を遅延させ、フリップフロッ
プ２１のデータ入力端子に供給している。
ック信号になるとともに、フリップフロップ１１のクロ
ック端子及びゲート２３に入力される。ゲート２３はフ
リップフロップ２１０入力データホールドタイム以上だ
け遅延クロック信号１０２を遅延させ、フリップフロッ
プ２１のデータ入力端子に供給している。
一方、遅延クロック信号２０２は他ユニットにて使用す
るクロック信号になるとともに、フリップフロップ２１
のクロック端子及びゲート１３に入力される。ゲート１
３は、フリップフロップ１１の入力データホールドタイ
ム以上だけ遅延クロック信号２０２を遅延させ、フリッ
プフロップ１１のデータ入力端子に供給している。
るクロック信号になるとともに、フリップフロップ２１
のクロック端子及びゲート１３に入力される。ゲート１
３は、フリップフロップ１１の入力データホールドタイ
ム以上だけ遅延クロック信号２０２を遅延させ、フリッ
プフロップ１１のデータ入力端子に供給している。
ここで、入力データホールドタイムとは、一般にクリッ
プフロップはクロック信号が入力したときにおける入力
データ信号の高低論理レベルに応じてセットまたはリセ
ットされるのであるが、そのために必要な７リツプ７０
ツブ内部回路の応答を保障するための時間であり、クロ
ック信号の入力時点から所定値以上に定められている。
プフロップはクロック信号が入力したときにおける入力
データ信号の高低論理レベルに応じてセットまたはリセ
ットされるのであるが、そのために必要な７リツプ７０
ツブ内部回路の応答を保障するための時間であり、クロ
ック信号の入力時点から所定値以上に定められている。
フリップフロップ１１．２１ の各出力データ信号１
１１．２２１は外部回路ρ送出され、外部回路では出力
データ信号１１１，２２１の値により、遅延クロック信
号１０２．２０２の位相差を判断する。
１１．２２１は外部回路ρ送出され、外部回路では出力
データ信号１１１，２２１の値により、遅延クロック信
号１０２．２０２の位相差を判断する。
次に、本実施例の動作について、第２図に示したタイム
チャートを用いて説明する。
チャートを用いて説明する。
各ユニットで使用するクロック信号である遅延クロック
信号１０２，２０２がフリップフロップ１１゜２１のク
ロック入力端子に入力する時刻を’ｒｔ、 ＴＺ ｈ時
刻Ｔ１ とＴｚ との差をΔＴ、フリップフロップ
１１．２１の入力データホールドタイム、すなわちゲー
）１３．２３ の遅延時間をΔＨとする。
信号１０２，２０２がフリップフロップ１１゜２１のク
ロック入力端子に入力する時刻を’ｒｔ、 ＴＺ ｈ時
刻Ｔ１ とＴｚ との差をΔＴ、フリップフロップ
１１．２１の入力データホールドタイム、すなわちゲー
）１３．２３ の遅延時間をΔＨとする。
（１） 位相差が零の場合
第２図（Ａ）Ｋ示すように、遅延クロック信号１０２．
２０２がフリップフロップ１１．２１ のクロック端
子に入力される時刻Ｔｌｓ Ｔｚ において、フリッ
プフロップ１１．２１ の入力データ信号１０３，２
０３は、それぞれ遅延クロック信号２０２．１０２によ
りΔＨ１すなわちゲート１３．２３ の遅延時間だけ
遅れて入力される。
２０２がフリップフロップ１１．２１ のクロック端
子に入力される時刻Ｔｌｓ Ｔｚ において、フリッ
プフロップ１１．２１ の入力データ信号１０３，２
０３は、それぞれ遅延クロック信号２０２．１０２によ
りΔＨ１すなわちゲート１３．２３ の遅延時間だけ
遅れて入力される。
よって、フリップフロップ１１．２１ の動作は保障
され、入力データ信号１０３，２０３のＴ １ ｅＴ＝
時刻における状態（両方とも論理″′０”）がフリップ
フロップ１１．２１ に保持され、その値つまり両方
とも論理″Ｏ”が出力データ信号１１１．２２１として
送出される。
され、入力データ信号１０３，２０３のＴ １ ｅＴ＝
時刻における状態（両方とも論理″′０”）がフリップ
フロップ１１．２１ に保持され、その値つまり両方
とも論理″Ｏ”が出力データ信号１１１．２２１として
送出される。
（２）遅延クロック信号２０２が遅れている場合第２図
ＣＢ）Ｋ示すようＩＣ１遅延クロック信号２０２がツリ
ツブフロップ２１に入力される時刻Ｔ２は、遅延クロッ
ク信号１０２がフリップフロップｌｌＩｃ入力される時
刻ＴＩよりΔＴだけ遅れている。ツリツブフロップ１１
の動作時刻Ｔ１において入力データ信号１０３は、ΔＴ
十ΔＨだけＴ１より遅れてフリップフロップ１１に入力
される。このとき、ツリツブフロップ１１は（１）と同
様にｓＴ１時刻における入力データ信号１０３の状態（
論理″′０”）を保持し、出力データ信号１１１は論理
″０”が送出される。
ＣＢ）Ｋ示すようＩＣ１遅延クロック信号２０２がツリ
ツブフロップ２１に入力される時刻Ｔ２は、遅延クロッ
ク信号１０２がフリップフロップｌｌＩｃ入力される時
刻ＴＩよりΔＴだけ遅れている。ツリツブフロップ１１
の動作時刻Ｔ１において入力データ信号１０３は、ΔＴ
十ΔＨだけＴ１より遅れてフリップフロップ１１に入力
される。このとき、ツリツブフロップ１１は（１）と同
様にｓＴ１時刻における入力データ信号１０３の状態（
論理″′０”）を保持し、出力データ信号１１１は論理
″０”が送出される。
一方、フリップフロップ２１の動作時刻Ｔ２において、
入力データ信号２０３はΔＨだけＴ１より遅れてフリッ
プフロップ２１に入力されるため、フリップフロップ２
１はＴ２時刻における入力データ信号２０３の状態（論
理″′１”）を保持し、出力データ信号２２１は、論理
″１”が送出される。
入力データ信号２０３はΔＨだけＴ１より遅れてフリッ
プフロップ２１に入力されるため、フリップフロップ２
１はＴ２時刻における入力データ信号２０３の状態（論
理″′１”）を保持し、出力データ信号２２１は、論理
″１”が送出される。
（３）遅延クロック信号１０２が遅れている場合第２図
（Ｑに示すように、この場合には（２）の動作と同じ様
になり、遅延クロック信号１０２と２０２、入力データ
信号１０３，２０３がそれぞれ入れ換った関係になる。
（Ｑに示すように、この場合には（２）の動作と同じ様
になり、遅延クロック信号１０２と２０２、入力データ
信号１０３，２０３がそれぞれ入れ換った関係になる。
従って、出力データ１１１．２２１はｌ）の場合とは逆
に、それぞれ論理″１”、論理″′０”が送出される。
に、それぞれ論理″１”、論理″′０”が送出される。
以上説明したように、フリップフロップ１１゜２１から
出力される出力データ信号１１１．２２１の値により、
各ユニットで使用する遅延クロック信号１０２．２０２
の位相差を判断することが可能となり、第１表の様にな
る。
出力される出力データ信号１１１．２２１の値により、
各ユニットで使用する遅延クロック信号１０２．２０２
の位相差を判断することが可能となり、第１表の様にな
る。
第１表
このように、出力データ信号１１１，２２１から。
調整が必要なユニットをランプ等により表示すれば、可
変遅延回路１２．２２ を使用して、クロック位相差
の調整をすばやく行なうことが可能となる。
変遅延回路１２．２２ を使用して、クロック位相差
の調整をすばやく行なうことが可能となる。
なお１以上は、ΔＨ〈ΔＴの場合について説明したが、
ΔＨ≧ΔＴの場合には、フリップフロップ１１．２１
の正常動作範囲を超えてしまうが、ΔＨ≧ΔＴである
ため１両クロックが一致していると考えてもさしつかえ
ない。たとえ、出力データ信号１１１，２２１とにより
位相差が検出されても、それは真に位相差があるため問
題にならない。
ΔＨ≧ΔＴの場合には、フリップフロップ１１．２１
の正常動作範囲を超えてしまうが、ΔＨ≧ΔＴである
ため１両クロックが一致していると考えてもさしつかえ
ない。たとえ、出力データ信号１１１，２２１とにより
位相差が検出されても、それは真に位相差があるため問
題にならない。
また、２つの出力データ信号１１１，２２１がともに論
理“０”にならない場合も起こり得るが（可変遅延回路
１２．２２ の調整ステップ誤差等による）％この場合
には、出力データ信号１１１゜２２１がそれぞれ論理″
Ｏ”、′１′′から論理″ｌ”。
理“０”にならない場合も起こり得るが（可変遅延回路
１２．２２ の調整ステップ誤差等による）％この場合
には、出力データ信号１１１゜２２１がそれぞれ論理″
Ｏ”、′１′′から論理″ｌ”。
′Ｏ”に変わる時点でクロック信号が一致していると考
えれば問題にならない。
えれば問題にならない。
以上説明したように本発明のクロック位相差検出方式に
よれば、２つのクロック信号の位相差を容易に検出する
ことができるとともに、調整が必要なユニットをすばや
く判断でき２つのクロック信号の調整が短時間で行える
という効果がある。
よれば、２つのクロック信号の位相差を容易に検出する
ことができるとともに、調整が必要なユニットをすばや
く判断でき２つのクロック信号の調整が短時間で行える
という効果がある。
第１１ＥＩは本発明の一実施例を示すブロック図、第２
図は本実施例の動作タイムチャートを示す。 １１．２１ ・・・・・・クリップフロップ、１２．
２２・・・・・・可変遅延回路、 １３．２３ ・
・・・・・ゲー）、１０１・・・・・・クロック信号、
１０２，２０２・・・・・・遅延クロック、１０３，２
０３・・・・・・入力データ信号、１１１゜２２１・・
・・・・出力データ信号。 代理人 弁理士 内 原 晋
図は本実施例の動作タイムチャートを示す。 １１．２１ ・・・・・・クリップフロップ、１２．
２２・・・・・・可変遅延回路、 １３．２３ ・
・・・・・ゲー）、１０１・・・・・・クロック信号、
１０２，２０２・・・・・・遅延クロック、１０３，２
０３・・・・・・入力データ信号、１１１゜２２１・・
・・・・出力データ信号。 代理人 弁理士 内 原 晋
Claims (1)
- クロック信号をそれぞれ可変量分だけ遅延させて第１及
び第２の遅延クロック信号を送出する第１及び第２の可
変遅延回路と、前記第１及び第２の遅延クロック信号に
それぞれ応答して作動する第１及び第２フリップフロッ
プと、前記第１の遅延クロック信号を前記第２のフリッ
プフロップの入力データホールドタイムだけ遅延させて
前記第２のフリップフロップの入力データ信号として、
また前記第２の遅延クロック信号を前記第１のフリップ
フロップの入力データホールドタイムだけ遅延させて前
記第１のフリップフロップの入力データ信号としてそれ
ぞれ供給する第１及び第２の遅延回路とを含んで構成さ
れる事を特徴とするクロック位相差検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62308127A JPH01149517A (ja) | 1987-12-04 | 1987-12-04 | クロック位相差検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62308127A JPH01149517A (ja) | 1987-12-04 | 1987-12-04 | クロック位相差検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01149517A true JPH01149517A (ja) | 1989-06-12 |
Family
ID=17977209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62308127A Pending JPH01149517A (ja) | 1987-12-04 | 1987-12-04 | クロック位相差検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01149517A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0399519A (ja) * | 1989-09-05 | 1991-04-24 | Motorola Inc | ディジタル・タイム・ベース発性回路および２つの出力信号間の遅延時間調整方法 |
| US5973532A (en) * | 1997-03-27 | 1999-10-26 | Endress + Hauser Gmbh + Co. | Circuit arrangement for generating two signals staggered in time from a clock signal and for measuring their time stagger |
-
1987
- 1987-12-04 JP JP62308127A patent/JPH01149517A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0399519A (ja) * | 1989-09-05 | 1991-04-24 | Motorola Inc | ディジタル・タイム・ベース発性回路および２つの出力信号間の遅延時間調整方法 |
| US5973532A (en) * | 1997-03-27 | 1999-10-26 | Endress + Hauser Gmbh + Co. | Circuit arrangement for generating two signals staggered in time from a clock signal and for measuring their time stagger |
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