JPH021031A - 演算処理装置 - Google Patents
演算処理装置Info
- Publication number
- JPH021031A JPH021031A JP63136394A JP13639488A JPH021031A JP H021031 A JPH021031 A JP H021031A JP 63136394 A JP63136394 A JP 63136394A JP 13639488 A JP13639488 A JP 13639488A JP H021031 A JPH021031 A JP H021031A
- Authority
- JP
- Japan
- Prior art keywords
- reset
- signal
- mode
- circuit
- terminal
- Prior art date
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims description 10
- 230000001934 delay Effects 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 abstract description 6
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 230000010355 oscillation Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、リセット機能を持つ演算処理装置に関するも
のである。
のである。
従来の技術
従来、半導体集積化された演算処理装置は、量産時の検
査のため、テスト用のモードを、半導体集積回路装置の
機能として持っている。第４図に示すように、モード設
定には、発振信号入力端子１３と、リセット信号入力端
子１４の他に、モード設定用の入力端子１５を設ける必
要がある。また、半導体装置を安定に動作させるために
、リセット解除後、発振信号入力端子１３からのシステ
ムクロックが、停止状態から正常発振に至るまで、リセ
ット遅延回路１２により、中央演算処理装置（ｃｐｕ）
１１に、リセット状態の解除を遅延させる機能を持つも
のが利用されてきた。
査のため、テスト用のモードを、半導体集積回路装置の
機能として持っている。第４図に示すように、モード設
定には、発振信号入力端子１３と、リセット信号入力端
子１４の他に、モード設定用の入力端子１５を設ける必
要がある。また、半導体装置を安定に動作させるために
、リセット解除後、発振信号入力端子１３からのシステ
ムクロックが、停止状態から正常発振に至るまで、リセ
ット遅延回路１２により、中央演算処理装置（ｃｐｕ）
１１に、リセット状態の解除を遅延させる機能を持つも
のが利用されてきた。
発明が解決しようとする課題
ｃｐｕモードの変更のためには、発振端子、リセット端
子、モード設定用の端子という、最低３つの端子が必要
であるが、半導体集積回路装置の端子の有効利用を図る
ため、可能な限り、外部端子を少な（する必要がある。
子、モード設定用の端子という、最低３つの端子が必要
であるが、半導体集積回路装置の端子の有効利用を図る
ため、可能な限り、外部端子を少な（する必要がある。
課題を解決するための手段
本発明は、システムクロックを基準として、リセット端
子に入力されるシリアルデータ列を基に、ｃｐｕ実動作
モードとテストモードとを発生させるモード変換回路と
、前記モード変換回路によって得られたリセットモード
信号を、システムクロックが停止状態から正常発振に至
るまで、遅延させるためのリセット遅延回路とで構成さ
れる演算処理装置である。
子に入力されるシリアルデータ列を基に、ｃｐｕ実動作
モードとテストモードとを発生させるモード変換回路と
、前記モード変換回路によって得られたリセットモード
信号を、システムクロックが停止状態から正常発振に至
るまで、遅延させるためのリセット遅延回路とで構成さ
れる演算処理装置である。
作用
本発明の構成によると、リセット端子と、発振端子の２
端子だけで、モード設定が可能となる。
端子だけで、モード設定が可能となる。
実施例
第１図は、本発明の演算処理装置の一実施例を示すブロ
ック図である。第２図は、モード設定のタイミングの一
例である。リセット端子５からのシステムクロックを基
準とするシリアルデータの信号ライン６は、モード変換
回路３により、ｃｐｕｌへのモード信号と、リセット遅
延回路２へのリセットモード信号に変換される。リセッ
トを行なう時、リセット端子５から入力される信号は、
従来の装置と互換性をもつために、全部ロウレベルのシ
リアルデータ列とする。同様の理由で、リセット解除状
態は、全部ハイレベルのシリアルデータとする。またモ
ード変換回路３における、リセット状態の解除は、第２
図のように、外部信号とリセット遅延回路２への信号と
同じタイミングで立上げることにより、リセットの遅延
が長（なることを防ぐ。リセットモード信号ライン７は
、リセット遅延回路２により、システムクロックが停止
状態から正常発振に至るまで、ｃｐｕｌをリセット状態
にすることを遅延させる。このため、第２図のように、
リセット遅延時間領域が存在する。
ック図である。第２図は、モード設定のタイミングの一
例である。リセット端子５からのシステムクロックを基
準とするシリアルデータの信号ライン６は、モード変換
回路３により、ｃｐｕｌへのモード信号と、リセット遅
延回路２へのリセットモード信号に変換される。リセッ
トを行なう時、リセット端子５から入力される信号は、
従来の装置と互換性をもつために、全部ロウレベルのシ
リアルデータ列とする。同様の理由で、リセット解除状
態は、全部ハイレベルのシリアルデータとする。またモ
ード変換回路３における、リセット状態の解除は、第２
図のように、外部信号とリセット遅延回路２への信号と
同じタイミングで立上げることにより、リセットの遅延
が長（なることを防ぐ。リセットモード信号ライン７は
、リセット遅延回路２により、システムクロックが停止
状態から正常発振に至るまで、ｃｐｕｌをリセット状態
にすることを遅延させる。このため、第２図のように、
リセット遅延時間領域が存在する。
ｃｐｕモード信号は、第２図におけるリセット遅延時間
領域で、リセット端子５から、シリアルデータ列のモー
ドコード信号を入力し、第１図のモード変換回路３によ
り生成する。外部からリセットを行なう時は、リセット
認識時間領域という、時間的な幅が必要なために、それ
以外の、シリアルデータが入力されても、リセット信号
と区別が可能である。また、リセット遅延時間領域内で
リセットが行なわれた時、リセットがかかるように、リ
セット認識時間領域は、リセット遅延時間領域に対して
、十分短かい時間でなければならない。 また、第３図
は、モード設定のタイミングの第２の例であり、前記の
実施例との相違点は、ｃｐｕモードの、モードコード信
号を、ｃｐｕ動作時間領域で、リセット端子５から入力
することである。ｃｐｕモード信号は、第２図における
リセット遅延時間領域で、リセット端子５から、シリア
ルデータ列のモードコード信号を入力し、第１図のモー
ド変換回路３により生成する。外部からリセットを行な
う時は、リセット認識時間領域という、時間的な幅が必
要なために、それ以外のシリアルデータ列が入力されて
も、リセット信号と区別が可能である。
領域で、リセット端子５から、シリアルデータ列のモー
ドコード信号を入力し、第１図のモード変換回路３によ
り生成する。外部からリセットを行なう時は、リセット
認識時間領域という、時間的な幅が必要なために、それ
以外の、シリアルデータが入力されても、リセット信号
と区別が可能である。また、リセット遅延時間領域内で
リセットが行なわれた時、リセットがかかるように、リ
セット認識時間領域は、リセット遅延時間領域に対して
、十分短かい時間でなければならない。 また、第３図
は、モード設定のタイミングの第２の例であり、前記の
実施例との相違点は、ｃｐｕモードの、モードコード信
号を、ｃｐｕ動作時間領域で、リセット端子５から入力
することである。ｃｐｕモード信号は、第２図における
リセット遅延時間領域で、リセット端子５から、シリア
ルデータ列のモードコード信号を入力し、第１図のモー
ド変換回路３により生成する。外部からリセットを行な
う時は、リセット認識時間領域という、時間的な幅が必
要なために、それ以外のシリアルデータ列が入力されて
も、リセット信号と区別が可能である。
発明の効果
本発明によると、リセット端子と発振端子だけでｃｐｕ
モードを設定できるため、外部端子の有効利用を図るこ
とができる。また、品種展開を行なう時に、検査を統一
的に行なうことができるという、優れた効果を有するも
のである。
モードを設定できるため、外部端子の有効利用を図るこ
とができる。また、品種展開を行なう時に、検査を統一
的に行なうことができるという、優れた効果を有するも
のである。
第１図は本発明の実施例装置のブロック図、第２図は実
施例におけるモード設定のタイミング図、第３図は実施
例におけるモード設定の第２のタイミング図、第４図は
従来例装置のブロック図である。 １．１１・・・・・・ｃｐｕ、２，１２・・・・・・リ
セット遅延回路、３・・・・・・モード変換回路、４，
１３・・・・・・発振端子、５，１４・・・・・・リセ
ット端子、７・・・・・・リセットモード信号ライン、
９・・・・・・ｃｐｕモード信号ライン、１０．１７・
・・・・・半導体装置、１５・・・・・・モード設定端
子。 代理人の氏名 弁理士 中尾敏男 ほか１名第 図
施例におけるモード設定のタイミング図、第３図は実施
例におけるモード設定の第２のタイミング図、第４図は
従来例装置のブロック図である。 １．１１・・・・・・ｃｐｕ、２，１２・・・・・・リ
セット遅延回路、３・・・・・・モード変換回路、４，
１３・・・・・・発振端子、５，１４・・・・・・リセ
ット端子、７・・・・・・リセットモード信号ライン、
９・・・・・・ｃｐｕモード信号ライン、１０．１７・
・・・・・半導体装置、１５・・・・・・モード設定端
子。 代理人の氏名 弁理士 中尾敏男 ほか１名第 図
Claims (1)
- システムクロックを基準として、リセット端子に入力さ
れるシリアルデータ列を基に、実動作モードとテストモ
ードとを発生させるモード変換回路と、前記モード変換
回路によって得られたリセット信号を所定期間遅延させ
るためのリセット遅延回路とにより構成される演算処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63136394A JPH021031A (ja) | 1988-06-02 | 1988-06-02 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63136394A JPH021031A (ja) | 1988-06-02 | 1988-06-02 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH021031A true JPH021031A (ja) | 1990-01-05 |
Family
ID=15174132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63136394A Pending JPH021031A (ja) | 1988-06-02 | 1988-06-02 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH021031A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5638648A (en) * | 1979-09-07 | 1981-04-13 | Nec Corp | Test input circuit |
| JPS6284363A (ja) * | 1985-10-08 | 1987-04-17 | Oki Electric Ind Co Ltd | マイクロプロセツサ |
-
1988
- 1988-06-02 JP JP63136394A patent/JPH021031A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5638648A (en) * | 1979-09-07 | 1981-04-13 | Nec Corp | Test input circuit |
| JPS6284363A (ja) * | 1985-10-08 | 1987-04-17 | Oki Electric Ind Co Ltd | マイクロプロセツサ |
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