JPH03186938A - テスト回路 - Google Patents
テスト回路Info
- Publication number
- JPH03186938A JPH03186938A JP1326890A JP32689089A JPH03186938A JP H03186938 A JPH03186938 A JP H03186938A JP 1326890 A JP1326890 A JP 1326890A JP 32689089 A JP32689089 A JP 32689089A JP H03186938 A JPH03186938 A JP H03186938A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- connection point
- buffer
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 31
- 239000004065 semiconductor Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に、テスト回路に関
する。
する。
従来の、出力ピンを入力ピンとして使用することが可能
なテスト回路について、第４図を用いて説明する。接続
点４０１はここでは図示していないがＩＣチップ上の内
部回路が接続されている。
なテスト回路について、第４図を用いて説明する。接続
点４０１はここでは図示していないがＩＣチップ上の内
部回路が接続されている。
接続点４０１にはデイメンジョンの大きい、バッファ４
０４が接続される。バッファ４０４と外部端子４０２の
間には抵抗４０７が接続される。抵抗４０７はまた、不
一致回路４０６０入力として、接続点４０９で接続され
ている。また不一致回路４０６には接続点４０８が入力
されている。不一致回路４０６の出力信号はラッチ４０
５に入力されている。ラッチ４０５の出力は接続点４０
３に出力され、接続点４０３にはトリガ信号により動作
するような内部回路が接続される。
０４が接続される。バッファ４０４と外部端子４０２の
間には抵抗４０７が接続される。抵抗４０７はまた、不
一致回路４０６０入力として、接続点４０９で接続され
ている。また不一致回路４０６には接続点４０８が入力
されている。不一致回路４０６の出力信号はラッチ４０
５に入力されている。ラッチ４０５の出力は接続点４０
３に出力され、接続点４０３にはトリガ信号により動作
するような内部回路が接続される。
上述した図４のテスト回路では、出力バッファに対して
直列に抵抗が接続されているため、通常の出力バッファ
と比較した場合、立ち上がり、立ち下がりなど信号の変
化速度が遅い。また。オープンドレイン型の出力バッフ
ァを持つものでは、定常的な電流が通ずるため消費電力
の増大の原因となる。
直列に抵抗が接続されているため、通常の出力バッファ
と比較した場合、立ち上がり、立ち下がりなど信号の変
化速度が遅い。また。オープンドレイン型の出力バッフ
ァを持つものでは、定常的な電流が通ずるため消費電力
の増大の原因となる。
本発明のテスト回路は、３ステートの出力バッファを有
し、出力バッファの入力信号線と出力信号線を入力とす
る不一致または一致回路と、その不一致または、−数回
路の出力を入力とするラッチを有している。
し、出力バッファの入力信号線と出力信号線を入力とす
る不一致または一致回路と、その不一致または、−数回
路の出力を入力とするラッチを有している。
このように、本発明では、出力バッファには抵抗が接続
されていないため、出力ピンとして使用しているときは
他の出力ピンと同一の性能を有する。この端子を入力ピ
ンとして用いる場合は、３ステート出力バツフアの出力
をハイインピーダンス状態にし、出力の値を保持させる
。その状態で外部から端子に信号を加えると、その値を
ラッチに取り込むことができる。
されていないため、出力ピンとして使用しているときは
他の出力ピンと同一の性能を有する。この端子を入力ピ
ンとして用いる場合は、３ステート出力バツフアの出力
をハイインピーダンス状態にし、出力の値を保持させる
。その状態で外部から端子に信号を加えると、その値を
ラッチに取り込むことができる。
次に本発明について図面を参照して説明する。
第１図は本発明の第１実施例である。接続点Ｓｌｌはこ
こでは図示していないがＩＣチップ上の内部回路が接続
されている。接続点Ｓｌｌにば３ステート・バッファ１
０１が接続される。バッファ１０１は不一致回路］０２
の入力として接続点］、 ０５で接続されている。また
不一致回路１．０２には接続点１０４が入力されている
。不一致回路１０２の出力信号はラッチ１０３に入力さ
れている。ラッチ１０３の出力は接続点Ｓ１３に出力さ
れ、接続点Ｓ１３にはトリガ信号により動作するような
内部回路が接続される。３ステート・バッファ１０１と
ラッチ１０３には、互いに逆相の信号に１１．、Ｋ１．
１が接続されている。
こでは図示していないがＩＣチップ上の内部回路が接続
されている。接続点Ｓｌｌにば３ステート・バッファ１
０１が接続される。バッファ１０１は不一致回路］０２
の入力として接続点］、 ０５で接続されている。また
不一致回路１．０２には接続点１０４が入力されている
。不一致回路１０２の出力信号はラッチ１０３に入力さ
れている。ラッチ１０３の出力は接続点Ｓ１３に出力さ
れ、接続点Ｓ１３にはトリガ信号により動作するような
内部回路が接続される。３ステート・バッファ１０１と
ラッチ１０３には、互いに逆相の信号に１１．、Ｋ１．
１が接続されている。
第２図は実施例のタイミング・チャー１・である。
制御信号Ｋｌｌが“′０″レベルの間は出力バッファ１
０１の出力は入力Ｓ １． Ｉと等価である。制御信号
Ｋｌｌがｌ″になると出力バッファ１０１は前の値を保
持している。ラッチの出力１０３：ＱはＫｌｌが“ｌ″
の間のＳｌｌとＳ ］、 ２との不一致を検出して“ｌ
″を出力し続ける。
０１の出力は入力Ｓ １． Ｉと等価である。制御信号
Ｋｌｌがｌ″になると出力バッファ１０１は前の値を保
持している。ラッチの出力１０３：ＱはＫｌｌが“ｌ″
の間のＳｌｌとＳ ］、 ２との不一致を検出して“ｌ
″を出力し続ける。
第３図は本発明の第２実施例を示す図である。
接続点Ｓ２１は３ステート・バッファ２０１に入力され
、出力バッファ２０１の出力と接続点２０５は一致回路
２０２に接続される。制御信号に２１が“１”°の時の
Ｓ２１とＳ２２の値によってラッチに８２２の値を取り
込むことができる。
、出力バッファ２０１の出力と接続点２０５は一致回路
２０２に接続される。制御信号に２１が“１”°の時の
Ｓ２１とＳ２２の値によってラッチに８２２の値を取り
込むことができる。
以上説明したように本発明は、通常は出力として用いら
れる端子を、出力バッファに与える制御信号によって、
入力端子として用いることができる。パッケージを変更
する必要なしに、入力ピンを増やすことが可能である。
れる端子を、出力バッファに与える制御信号によって、
入力端子として用いることができる。パッケージを変更
する必要なしに、入力ピンを増やすことが可能である。
また、出力のみとして使っている場合は、通常の出力バ
ッファと変わりなく使用することができる。
ッファと変わりなく使用することができる。
第１図は本発明の第１実施例を示す図、第２図は第１実
施例のタイミング図、第３図は第２実施例を示す図、第
４図は従来例を示す図である。 Ｓｌｌ・・・・・・内部接続点、Ｓ１２・・・・・・外
部端子、８１３・・・・・・トリガ信号出力点、１０１
・・・・・・３ステート・バッファ、１０２・・・・・
・不一致回路、１０３・・・・・・ラッチ、１０４，１
０５・・・・・・接続点、Ｋｌ１・・・・・制御信号、
Ｋｌｌ・・・・・・Ｋｌｌと逆相の制御信号、８２］・
・・・・・内部接続点、Ｓ２２・・・・・外部端子、Ｓ
２３・・・・・・トリガ信号出力点、２０１・・・・・
・３ステート・バッファ、２０２・・・・・・不一致回
路、２０３・・・・・ラッチ、２０４，２０５・・・・
・・接続点、Ｋ２１・・・・・・制御信号、Ｋ２１・・
・・・・Ｋ２１と逆相の制御信号、４０１・・・・・・
内部接続点、４０２・・・・・・外部端子、４０３・・
・・・・トリガ信号出力点、４０４・・・・・・外部出
力用バッファ、４０５・・・・・・ラッチ、４０６・・
・・・・不一致回路、４０７・・・・・・抵抗、４０８
，４０９・・・・・接続点。
施例のタイミング図、第３図は第２実施例を示す図、第
４図は従来例を示す図である。 Ｓｌｌ・・・・・・内部接続点、Ｓ１２・・・・・・外
部端子、８１３・・・・・・トリガ信号出力点、１０１
・・・・・・３ステート・バッファ、１０２・・・・・
・不一致回路、１０３・・・・・・ラッチ、１０４，１
０５・・・・・・接続点、Ｋｌ１・・・・・制御信号、
Ｋｌｌ・・・・・・Ｋｌｌと逆相の制御信号、８２］・
・・・・・内部接続点、Ｓ２２・・・・・外部端子、Ｓ
２３・・・・・・トリガ信号出力点、２０１・・・・・
・３ステート・バッファ、２０２・・・・・・不一致回
路、２０３・・・・・ラッチ、２０４，２０５・・・・
・・接続点、Ｋ２１・・・・・・制御信号、Ｋ２１・・
・・・・Ｋ２１と逆相の制御信号、４０１・・・・・・
内部接続点、４０２・・・・・・外部端子、４０３・・
・・・・トリガ信号出力点、４０４・・・・・・外部出
力用バッファ、４０５・・・・・・ラッチ、４０６・・
・・・・不一致回路、４０７・・・・・・抵抗、４０８
，４０９・・・・・接続点。
Claims (1)
- 半導体集積回路において、出力バッファに３ステート
のバッファをもち、出力バッファの入力信号線と出力端
子につながる信号線とを入力とする不一致（または一致
）回路と、その不一致（一致）回路の出力を入力とする
ラッチを含むことを特徴とするテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326890A JPH03186938A (ja) | 1989-12-15 | 1989-12-15 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326890A JPH03186938A (ja) | 1989-12-15 | 1989-12-15 | テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03186938A true JPH03186938A (ja) | 1991-08-14 |
Family
ID=18192887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1326890A Pending JPH03186938A (ja) | 1989-12-15 | 1989-12-15 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03186938A (ja) |
-
1989
- 1989-12-15 JP JP1326890A patent/JPH03186938A/ja active Pending
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