JP2785748B2 - 双方向入出力バッファ - Google Patents
双方向入出力バッファInfo
- Publication number
- JP2785748B2 JP2785748B2 JP7155810A JP15581095A JP2785748B2 JP 2785748 B2 JP2785748 B2 JP 2785748B2 JP 7155810 A JP7155810 A JP 7155810A JP 15581095 A JP15581095 A JP 15581095A JP 2785748 B2 JP2785748 B2 JP 2785748B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- state
- buffer
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Logic Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路における
双方向入出力バッファに係わり、特に外部入出力端子に
接続される負荷容量の影響を改善した双方向入出力バッ
ファに関する。
双方向入出力バッファに係わり、特に外部入出力端子に
接続される負荷容量の影響を改善した双方向入出力バッ
ファに関する。
【０００２】
【従来の技術】半導体素子の微細化の進展に伴ない、半
導体集積回路装置に収容される回路規模も増大し、周辺
回路との信号のやりとりに使用する入出力用端子数も多
ピン化の傾向にあるが、チップサイズとの兼合いから端
子を出来るだけ共有化して使用することによって端子数
が増加するのを抑えている。
導体集積回路装置に収容される回路規模も増大し、周辺
回路との信号のやりとりに使用する入出力用端子数も多
ピン化の傾向にあるが、チップサイズとの兼合いから端
子を出来るだけ共有化して使用することによって端子数
が増加するのを抑えている。
【０００３】端子の共有化には１本の端子を入力と出力
の両方の端子として共用する場合が一般的であり、この
共用端子に接続されるバッファは入力バッファと出力バ
ッファの両方の機能を備えた双方向入出力バッファが用
いられている。
の両方の端子として共用する場合が一般的であり、この
共用端子に接続されるバッファは入力バッファと出力バ
ッファの両方の機能を備えた双方向入出力バッファが用
いられている。
【０００４】この種の従来の双方向入出力バッファの例
が日本電気社のデータブック「８ビットシングルチップ
・マイクロコンピュータ」１９９１年４月発行，第１２
頁〜第１３頁に記載されている。この双方向入出力バッ
ファの一例をブロック図で示した図５（ａ）を参照する
と、内部回路１と外部入出力端子Ｉ／Ｏとの間に３ステ
ート出力バッファ２ｃが挿入され、この双方向入出力バ
ッファ２ｃはディセイブル端子を有する３ステート出力
バッファ２１と入力バッファ２７とからなり、双方向入
出力バッファ２ｃのデータ入力端には、内部回路１から
出力データＳ２の信号線が接続され、ディセイブル端子
には双方向制御信号Ｓ１の信号線が接続され、双方向入
出力バッファ２ｃの出力端子は外部入出力端子Ｉ／Ｏに
接続される。
が日本電気社のデータブック「８ビットシングルチップ
・マイクロコンピュータ」１９９１年４月発行，第１２
頁〜第１３頁に記載されている。この双方向入出力バッ
ファの一例をブロック図で示した図５（ａ）を参照する
と、内部回路１と外部入出力端子Ｉ／Ｏとの間に３ステ
ート出力バッファ２ｃが挿入され、この双方向入出力バ
ッファ２ｃはディセイブル端子を有する３ステート出力
バッファ２１と入力バッファ２７とからなり、双方向入
出力バッファ２ｃのデータ入力端には、内部回路１から
出力データＳ２の信号線が接続され、ディセイブル端子
には双方向制御信号Ｓ１の信号線が接続され、双方向入
出力バッファ２ｃの出力端子は外部入出力端子Ｉ／Ｏに
接続される。
【０００５】入力バッファ２７の入力端は外部入出力端
子Ｉ／Ｏに接続され、この入力バッファ２７の出力端か
ら出力される入力信号Ｓ４の信号線が内部回路１に接続
されている。
子Ｉ／Ｏに接続され、この入力バッファ２７の出力端か
ら出力される入力信号Ｓ４の信号線が内部回路１に接続
されている。
【０００６】なお、ここでは外部入出力端子Ｉ／Ｏに接
続される外部回路を等価的に容量に置換えて外部負荷容
量３として接続してある。
続される外部回路を等価的に容量に置換えて外部負荷容
量３として接続してある。
【０００７】上述した双方向入出力バッファ２ｃに用い
られる３ステート出力バッファの一例の回路図を示した
図５（ｂ）を参照すると、電源電位ＶＤＤおよび接地電
位間にＰチャネル型ＭＯＳトランジスタＰ１およびＮチ
ャネル型ＭＯＳトランジスタＮ１が直列接続で挿入さ
れ、この直列接続点が外部入出力端子Ｉ／Ｏに接続され
る。Ｐチャネル型ＭＯＳトランジスタＰ１のゲート電極
には２入力ＮＡＮＤ回路２１１の出力端が接続され、Ｎ
チャネル型ＭＯＳトランジスタＮ１のゲート電極には２
入力ＮＯＲ回路２１２の出力端が接続され、これらＮＡ
ＮＤ回路２１１およびＮＯＲ回路２１２の一方の入力端
は共通接続されて信号Ｓ２が供給される。
られる３ステート出力バッファの一例の回路図を示した
図５（ｂ）を参照すると、電源電位ＶＤＤおよび接地電
位間にＰチャネル型ＭＯＳトランジスタＰ１およびＮチ
ャネル型ＭＯＳトランジスタＮ１が直列接続で挿入さ
れ、この直列接続点が外部入出力端子Ｉ／Ｏに接続され
る。Ｐチャネル型ＭＯＳトランジスタＰ１のゲート電極
には２入力ＮＡＮＤ回路２１１の出力端が接続され、Ｎ
チャネル型ＭＯＳトランジスタＮ１のゲート電極には２
入力ＮＯＲ回路２１２の出力端が接続され、これらＮＡ
ＮＤ回路２１１およびＮＯＲ回路２１２の一方の入力端
は共通接続されて信号Ｓ２が供給される。
【０００８】ＮＯＲ回路２１２の他方の入力端はＤｉｓ
ａｂｌｅ端子であり、供給された双方向制御信号Ｓ１を
インバータ２１３を介してＮＡＮＤ回路２１１の他方の
入力端にも供給する構成からなる。
ａｂｌｅ端子であり、供給された双方向制御信号Ｓ１を
インバータ２１３を介してＮＡＮＤ回路２１１の他方の
入力端にも供給する構成からなる。
【０００９】内部回路１のデータ出力を外部入出力端子
Ｉ／Ｏに出力する出力モードの場合は、双方向制御信号
Ｓ１を論理レベルのロウレベルにすると、ＮＯＲ２１２
の一方の入力はロウレベルおよびＮＡＮＤ回路２１１の
一方の入力はハイレベルになるから、ＮＯＲ回路２１２
およびＮＡＮＤ回路２１１の出力は、それぞれ他方の入
力端に供給される信号Ｓ２に依存する。
Ｉ／Ｏに出力する出力モードの場合は、双方向制御信号
Ｓ１を論理レベルのロウレベルにすると、ＮＯＲ２１２
の一方の入力はロウレベルおよびＮＡＮＤ回路２１１の
一方の入力はハイレベルになるから、ＮＯＲ回路２１２
およびＮＡＮＤ回路２１１の出力は、それぞれ他方の入
力端に供給される信号Ｓ２に依存する。
【００１０】信号Ｓ２がハイレベルならＮＡＮＤ回路２
１１の出力はロウレベルになってＰチャネル型ＭＯＳト
ランジスタＰ１が導通状態に、ＮＯＲ回路２１２の出力
はロウレベルになるからＮチャネル型ＭＯＳトランジス
タＮ１が非導通状態になり、外部入出力端子Ｉ／Ｏはハ
イレベルとなる。
１１の出力はロウレベルになってＰチャネル型ＭＯＳト
ランジスタＰ１が導通状態に、ＮＯＲ回路２１２の出力
はロウレベルになるからＮチャネル型ＭＯＳトランジス
タＮ１が非導通状態になり、外部入出力端子Ｉ／Ｏはハ
イレベルとなる。
【００１１】このときデータ出力は、外部入出力端子Ｉ
／Ｏに入力端が接続された入力バッファ２７にも供給さ
れているので、内部回路１に戻されるように構成されて
いる。
／Ｏに入力端が接続された入力バッファ２７にも供給さ
れているので、内部回路１に戻されるように構成されて
いる。
【００１２】外部から外部出力端子Ｉ／Ｏに供給される
信号を内部回路１にとり込む入力モードの場合には、双
方向制御信号Ｓ１をハイレベルにすることによって、Ｎ
ＯＲ回路２１２の出力はロウレベルに、ＮＡＮＤ回路２
１１の出力はハイレベルになるので、Ｐチャネル型ＭＯ
ＳトランジスタＰ１およびＮチャネル型ＭＯＳトランジ
スタＮ１が共に非導通状態になり、３ステート出力バッ
ファ２１の出力はハイインピーダンス状態になる。
信号を内部回路１にとり込む入力モードの場合には、双
方向制御信号Ｓ１をハイレベルにすることによって、Ｎ
ＯＲ回路２１２の出力はロウレベルに、ＮＡＮＤ回路２
１１の出力はハイレベルになるので、Ｐチャネル型ＭＯ
ＳトランジスタＰ１およびＮチャネル型ＭＯＳトランジ
スタＮ１が共に非導通状態になり、３ステート出力バッ
ファ２１の出力はハイインピーダンス状態になる。
【００１３】したがって内部回路１から外部へ出力され
るデータ出力は遮断され、外部から供給される信号が入
力バッファ２７を介して内部回路１に取り込まれる。
るデータ出力は遮断され、外部から供給される信号が入
力バッファ２７を介して内部回路１に取り込まれる。
【００１４】
【発明が解決しようとする課題】上述した従来の半導体
集積回路における双方向入出力バッファ２ｃは、動作時
には、外部入出力端子Ｉ／Ｏに周辺装置として他の半導
体集積回路装置が接続される。
集積回路における双方向入出力バッファ２ｃは、動作時
には、外部入出力端子Ｉ／Ｏに周辺装置として他の半導
体集積回路装置が接続される。
【００１５】前述したように、外部入出力端子Ｉ／Ｏに
は負荷回路が接続されているので、双方向入出力バファ
２ｃの３ステート出力バッファ２１から外部入出力端子
Ｉ／Ｏを介して内部回路１へ信号伝送するときの伝達速
度は、その伝送径路のインピーダンスと外部負荷容量３
の等価容量値との積の関係で表される遅延時間として算
出される。すなわち、外部負荷容量３の容量値に影響さ
れることになる。
は負荷回路が接続されているので、双方向入出力バファ
２ｃの３ステート出力バッファ２１から外部入出力端子
Ｉ／Ｏを介して内部回路１へ信号伝送するときの伝達速
度は、その伝送径路のインピーダンスと外部負荷容量３
の等価容量値との積の関係で表される遅延時間として算
出される。すなわち、外部負荷容量３の容量値に影響さ
れることになる。
【００１６】そのため、設計時にはこの双方向入出力バ
ッファを用いる半導体集積回路装置の用途に応じて外部
負荷容量３の容量値がどの程度ななるかを予測した所定
値を仮定して設計している。
ッファを用いる半導体集積回路装置の用途に応じて外部
負荷容量３の容量値がどの程度ななるかを予測した所定
値を仮定して設計している。
【００１７】他方、この半導体集積回路装置の製造工程
のなかの選別工程において、半導体集積回路装置を実際
に動作させながらその良品、不良品を選別する電気的特
性検査が行なわれる。そのため、半導体集積回路装置の
外部入出力端子Ｉ／Ｏには試験装置としてＬＳＩテスタ
ーが一時的に接続される。
のなかの選別工程において、半導体集積回路装置を実際
に動作させながらその良品、不良品を選別する電気的特
性検査が行なわれる。そのため、半導体集積回路装置の
外部入出力端子Ｉ／Ｏには試験装置としてＬＳＩテスタ
ーが一時的に接続される。
【００１８】このＬＳＩテスターは汎用機として製作さ
れたものであるから、外部入出力端子Ｉ／Ｏに接続され
る負荷容量３の容量値としては大きな値であり、また、
このＬＳＩテスターとのインターフェイスとして用いら
れるソケット、テストボードおよびプローブカード等も
負荷容量値としてさらに加算されなければならない。
れたものであるから、外部入出力端子Ｉ／Ｏに接続され
る負荷容量３の容量値としては大きな値であり、また、
このＬＳＩテスターとのインターフェイスとして用いら
れるソケット、テストボードおよびプローブカード等も
負荷容量値としてさらに加算されなければならない。
【００１９】したがって、この集積回路装置の実使用状
態を考慮して設計時に仮定した外部負荷容量値と検査時
の試験装置を接続したときの外部負荷容量値とは異る値
になっていた。
態を考慮して設計時に仮定した外部負荷容量値と検査時
の試験装置を接続したときの外部負荷容量値とは異る値
になっていた。
【００２０】上述したように信号の伝達速度は、遅延時
間が小さいほど高速になるから遅延時間は負荷容量値に
比例する関係にあるから、設計時に仮定した外部負荷容
量値と検査時の外部負荷容量値とが異なると、回路の信
号伝達速度も異なることになる。
間が小さいほど高速になるから遅延時間は負荷容量値に
比例する関係にあるから、設計時に仮定した外部負荷容
量値と検査時の外部負荷容量値とが異なると、回路の信
号伝達速度も異なることになる。
【００２１】一般にデジタル回路では、複数の信号間の
信号の伝達するタイミングにより動作するので、設計時
と検査時とにおいて信号の伝達速度が異なると、検査時
に設計通りの動作の確認が出来ないので安定した検査も
出来ない。
信号の伝達するタイミングにより動作するので、設計時
と検査時とにおいて信号の伝達速度が異なると、検査時
に設計通りの動作の確認が出来ないので安定した検査も
出来ない。
【００２２】本発明の目的は、上述の欠点に鑑みなされ
たものであり、設計時に仮定された外部負荷容量値と検
査時に接続される試験装置の負荷容量値が異っていても
安定した検査が出来る半導体集積回路装置における双方
向入出力バッファを提供することにある。
たものであり、設計時に仮定された外部負荷容量値と検
査時に接続される試験装置の負荷容量値が異っていても
安定した検査が出来る半導体集積回路装置における双方
向入出力バッファを提供することにある。
【００２３】
【課題を解決するための手段】本発明の双方向入出力バ
ッファの特徴は、内部回路の信号出力端から供給される
出力データを外部入出力端子に出力するときに、双方向
制御信号に応答して論理レベルのハイレベル出力状態、
論理レベルのロウレベル出力状態または出力を遮断する
ハイインピーダンス状態のいずれかを出力する第１の３
ステート出力バッファとこの３ステート出力バッファか
ら出力された前記データまたは前記外部入出力端子に供
給される外部入力信号を前記内部回路の信号入力端に取
り込む入力バッファとからなり、前記第１の３ステート
出力バッファの出力端と前記入力バッファの入力端と前
記外部入出力端子とが共通接続され、前記双方向制御信
号がアクティブ状態のときに前記内部回路から供給され
るテストモード切替信号に応答して前記出力データが前
記第１の３ステート出力バッファと前記外部入出力端子
と前記入力バッファとをバイパスして前記内部回路の信
号入力端に供給されるバイパス手段を備えた双方向入出
力バッファにおいて、前記バイパス手段は、前記入力バ
ッファが３ステート入力バッファであって、前記内部回
路の前記信号出力端および第２の３ステート出力バッフ
ァの入力端の間に所定の遅延量を有する信号遅延素子が
挿入され、前記第２の３ステート出力バッファの出力端
は前記内部回路の前記信号入力端に接続され、前記第２
の３ステート出力バッファの制御入力端には、前記内部
回路の双方向制御信号出力端に一方の入力端が接続され
他方の入力端が前記内部回路のテストモード切替信号出
力端に接続される論理回路の出力端が接続され、この論
理回路の出力端がさらにインバータを介して前記３ステ
ート入力バッファの制御端子に接続された構成を有する
ことにある。
ッファの特徴は、内部回路の信号出力端から供給される
出力データを外部入出力端子に出力するときに、双方向
制御信号に応答して論理レベルのハイレベル出力状態、
論理レベルのロウレベル出力状態または出力を遮断する
ハイインピーダンス状態のいずれかを出力する第１の３
ステート出力バッファとこの３ステート出力バッファか
ら出力された前記データまたは前記外部入出力端子に供
給される外部入力信号を前記内部回路の信号入力端に取
り込む入力バッファとからなり、前記第１の３ステート
出力バッファの出力端と前記入力バッファの入力端と前
記外部入出力端子とが共通接続され、前記双方向制御信
号がアクティブ状態のときに前記内部回路から供給され
るテストモード切替信号に応答して前記出力データが前
記第１の３ステート出力バッファと前記外部入出力端子
と前記入力バッファとをバイパスして前記内部回路の信
号入力端に供給されるバイパス手段を備えた双方向入出
力バッファにおいて、前記バイパス手段は、前記入力バ
ッファが３ステート入力バッファであって、前記内部回
路の前記信号出力端および第２の３ステート出力バッフ
ァの入力端の間に所定の遅延量を有する信号遅延素子が
挿入され、前記第２の３ステート出力バッファの出力端
は前記内部回路の前記信号入力端に接続され、前記第２
の３ステート出力バッファの制御入力端には、前記内部
回路の双方向制御信号出力端に一方の入力端が接続され
他方の入力端が前記内部回路のテストモード切替信号出
力端に接続される論理回路の出力端が接続され、この論
理回路の出力端がさらにインバータを介して前記３ステ
ート入力バッファの制御端子に接続された構成を有する
ことにある。
【００２４】また、前記信号遅延素子の所定の遅延量
は、前記外部入出力端子に外部負荷が接続されたときに
前記第１の３ステート出力バッファと前記外部入出力端
子と前記３ステート入力バッファとを経由する信号経路
で生じる信号遅延量に等しい値とすることができる。
は、前記外部入出力端子に外部負荷が接続されたときに
前記第１の３ステート出力バッファと前記外部入出力端
子と前記３ステート入力バッファとを経由する信号経路
で生じる信号遅延量に等しい値とすることができる。
【００２５】さらに、前記信号遅延素子の所定の遅延量
は、前記外部入出力端子に外部負荷が接続されたときに
前記３ステート出力バッファと前記外部入出力端子と前
記３ステート入力バッファとを経由する信号経路で生じ
る信号遅延量に等しい値とすることができる。
は、前記外部入出力端子に外部負荷が接続されたときに
前記３ステート出力バッファと前記外部入出力端子と前
記３ステート入力バッファとを経由する信号経路で生じ
る信号遅延量に等しい値とすることができる。
【００２６】
【００２７】
【００２８】
【作用】内部回路から出力される出力データを３ステー
ト出力バッファ、外部入出力端子および３ステート入力
バッファからなる信号伝達経路から再び内部回路に取り
込むときのバイパス手段として、遅延素子および３ステ
ート出力バッファからなる信号伝達経路を設ける。この
双方向入出力バッファを内蔵した半導体集積回路装置の
電気的特性を検査するときに、バイパス手段を介して内
部回路に戻すデータ出力は、外部入出力端子に接続され
る検査装置の等価負荷容量による信号遅延の影響を受け
ずに検査することが出来る。
ト出力バッファ、外部入出力端子および３ステート入力
バッファからなる信号伝達経路から再び内部回路に取り
込むときのバイパス手段として、遅延素子および３ステ
ート出力バッファからなる信号伝達経路を設ける。この
双方向入出力バッファを内蔵した半導体集積回路装置の
電気的特性を検査するときに、バイパス手段を介して内
部回路に戻すデータ出力は、外部入出力端子に接続され
る検査装置の等価負荷容量による信号遅延の影響を受け
ずに検査することが出来る。
【００２９】
【実施例】まず、本発明の第１の実施例について図面を
参照しながら説明する。図１は本発明の双方向入出力バ
ッファの第１の実施例を示す回路図であり、図２はその
動作説明用のタイミングチャートである。図１を参照す
ると、この双方向入出力バッファ２ａは、内部回路１の
双方向制御信号の出力端子Ｏ１から双方向制御信号Ｓ１
が供給され、かつ出力端子Ｏ２から出力データＳ２が供
給されるとともに、出力データＳ２を外部入出力端子Ｉ
／Ｏへ出力するときに、双方向制御信号Ｓ１に応答して
ハイレベル出力状態、ロウレベル出力状態または出力を
遮断するハイインピーダンス状態のいずれかを出力する
３ステート出力バッファ２１と、この３ステート出力バ
ッファ２１から出力された出力データＳ２または外部入
出力端子Ｉ／Ｏに供給される外部入力信号を内部回路１
の信号入力端Ｉ１に信号Ｓ４として取り込む３ステート
入力バッファ２２と、この３ステート入力バッファ２２
の入力端と３ステート出力バッファ２１の出力端と外部
入出力端子Ｉ／Ｏとが共通接続された双方向入出力バッ
ファ２ａを有し、内部回路１の信号出力端Ｏ１および３
ステート出力バッファ２３の入力端の間に所定の遅延量
を有する信号遅延素子２４が挿入され、３ステート出力
バッファ２３の出力端は内部回路１の信号入力端Ｉ１に
接続され、３ステート出力バッファ２３の制御入力端に
は、内部回路１の双方向制御信号Ｓ１の信号出力端Ｏ１
に一方の入力端が接続され他方の入力端が内部回路１の
テストモード切替信号Ｓ３の信号出力端Ｏ３に接続され
るＡＮＤ回路２５の出力端が接続され、このＡＮＤ回路
２５の出力端がさらにインバータ２６を介して３ステー
ト入力バッファ２２の制御端子に接続された構成を有す
る。外部入出力端子Ｉ／Ｏには外部負荷の等価容量３が
接続されている。
参照しながら説明する。図１は本発明の双方向入出力バ
ッファの第１の実施例を示す回路図であり、図２はその
動作説明用のタイミングチャートである。図１を参照す
ると、この双方向入出力バッファ２ａは、内部回路１の
双方向制御信号の出力端子Ｏ１から双方向制御信号Ｓ１
が供給され、かつ出力端子Ｏ２から出力データＳ２が供
給されるとともに、出力データＳ２を外部入出力端子Ｉ
／Ｏへ出力するときに、双方向制御信号Ｓ１に応答して
ハイレベル出力状態、ロウレベル出力状態または出力を
遮断するハイインピーダンス状態のいずれかを出力する
３ステート出力バッファ２１と、この３ステート出力バ
ッファ２１から出力された出力データＳ２または外部入
出力端子Ｉ／Ｏに供給される外部入力信号を内部回路１
の信号入力端Ｉ１に信号Ｓ４として取り込む３ステート
入力バッファ２２と、この３ステート入力バッファ２２
の入力端と３ステート出力バッファ２１の出力端と外部
入出力端子Ｉ／Ｏとが共通接続された双方向入出力バッ
ファ２ａを有し、内部回路１の信号出力端Ｏ１および３
ステート出力バッファ２３の入力端の間に所定の遅延量
を有する信号遅延素子２４が挿入され、３ステート出力
バッファ２３の出力端は内部回路１の信号入力端Ｉ１に
接続され、３ステート出力バッファ２３の制御入力端に
は、内部回路１の双方向制御信号Ｓ１の信号出力端Ｏ１
に一方の入力端が接続され他方の入力端が内部回路１の
テストモード切替信号Ｓ３の信号出力端Ｏ３に接続され
るＡＮＤ回路２５の出力端が接続され、このＡＮＤ回路
２５の出力端がさらにインバータ２６を介して３ステー
ト入力バッファ２２の制御端子に接続された構成を有す
る。外部入出力端子Ｉ／Ｏには外部負荷の等価容量３が
接続されている。
【００３０】次に上述した構成の双方向入出力バッファ
の動作を説明する。図１および図２を併せて参照する
と、まず双方向制御信号Ｓ１がハイレベル（Ａ点〜Ｅ
点）で、テストモード切替信号Ｓ３がロウレベル（Ａ点
〜Ｃ点）の期間は、３ステート出力バッファ２１はデー
タ出力状態にあるがＡＮＤ回路２５の出力がロウレベル
になるから３ステートバッファ２３はハイインピーダン
ス状態となり、従来例と同様に、３ステート出力バッフ
ァ２１から出力された出力データＳ２のＤ１は３ステー
ト入力バッファ２２を経由して信号Ｓ４として入力端子
Ｉ１から内部回路１に取り込まれる。
の動作を説明する。図１および図２を併せて参照する
と、まず双方向制御信号Ｓ１がハイレベル（Ａ点〜Ｅ
点）で、テストモード切替信号Ｓ３がロウレベル（Ａ点
〜Ｃ点）の期間は、３ステート出力バッファ２１はデー
タ出力状態にあるがＡＮＤ回路２５の出力がロウレベル
になるから３ステートバッファ２３はハイインピーダン
ス状態となり、従来例と同様に、３ステート出力バッフ
ァ２１から出力された出力データＳ２のＤ１は３ステー
ト入力バッファ２２を経由して信号Ｓ４として入力端子
Ｉ１から内部回路１に取り込まれる。
【００３１】このとき、外部入出力端子Ｉ／Ｏに接続さ
れた負荷容量３のためにデータの伝達速度が遅くなる
（図中では説明を容易にするために元のデータＳ２から
１クロック分のＣ点〜Ｄ点まで遅延させてある）。通常
の動作時にはこの状態で使用されることになる。
れた負荷容量３のためにデータの伝達速度が遅くなる
（図中では説明を容易にするために元のデータＳ２から
１クロック分のＣ点〜Ｄ点まで遅延させてある）。通常
の動作時にはこの状態で使用されることになる。
【００３２】次に、双方向制御信号Ｓ１がハイレベル
（Ａ点〜Ｅ点）で、テストモード切替信号Ｓ３もハイレ
ベル（Ｃ点〜Ｅ点）の期間は、ＡＮＤ回路２５がハイレ
ベルになるから３ステート出力バッファ２３もデータ出
力状態になり、出力データＳ２のＤ２は信号遅延素子２
４で元のデータに対してＣ点からＤ点まで遅延された後
に、３ステート出力バッファ２３を経由して信号Ｓ４と
して入力端子Ｉ１から内部回路１に取り込まれる。
（Ａ点〜Ｅ点）で、テストモード切替信号Ｓ３もハイレ
ベル（Ｃ点〜Ｅ点）の期間は、ＡＮＤ回路２５がハイレ
ベルになるから３ステート出力バッファ２３もデータ出
力状態になり、出力データＳ２のＤ２は信号遅延素子２
４で元のデータに対してＣ点からＤ点まで遅延された後
に、３ステート出力バッファ２３を経由して信号Ｓ４と
して入力端子Ｉ１から内部回路１に取り込まれる。
【００３３】このとき、ＡＮＤ回路２５出力がインバー
タ２６で反転されてロウレベルになるから３ステート入
力バッファ２２はハイインピーダンス状態にあり、３ス
テート出力バッファ２３から出力された出力データは負
荷容量３の影響を受けることはない。
タ２６で反転されてロウレベルになるから３ステート入
力バッファ２２はハイインピーダンス状態にあり、３ス
テート出力バッファ２３から出力された出力データは負
荷容量３の影響を受けることはない。
【００３４】したがって、このＤ点〜Ｅ点の期間を検査
期間とすることにより、外部入出力端子Ｉ／Ｏの影響を
受けることなく安定な検査を実行することが出来る。
期間とすることにより、外部入出力端子Ｉ／Ｏの影響を
受けることなく安定な検査を実行することが出来る。
【００３５】さらに、双方向制御信号Ｓ１がロウレベル
（Ｅ点〜）で、テストモード切替信号Ｓ３もロウレベル
（Ｅ点〜）の期間は、３ステート出力バッファ２１およ
び２３は共にハイインピーダンス状態となり、従来例と
同様に、内部回路１から出力される出力データＳ２のＤ
３は３ステート出力バッファ２１で内部回路１への出力
禁止状態となり、双方向入出力バッファ２ａとしては外
部信号入力状態となるので、外部端子Ｉ／Ｏに外部から
供給される信号（図２のデータＤ４およびＤ５）が３ス
テート入力バッファ２２を経由して内部回路１に取り込
まれる。
（Ｅ点〜）で、テストモード切替信号Ｓ３もロウレベル
（Ｅ点〜）の期間は、３ステート出力バッファ２１およ
び２３は共にハイインピーダンス状態となり、従来例と
同様に、内部回路１から出力される出力データＳ２のＤ
３は３ステート出力バッファ２１で内部回路１への出力
禁止状態となり、双方向入出力バッファ２ａとしては外
部信号入力状態となるので、外部端子Ｉ／Ｏに外部から
供給される信号（図２のデータＤ４およびＤ５）が３ス
テート入力バッファ２２を経由して内部回路１に取り込
まれる。
【００３６】すなわち、この第１の実施例では出力デー
タＳ２を３ステート出力バッファ２１、外部入出力端子
Ｉ／Ｏおよび３ステート入力バッファ２１からなる信号
伝達経路から再び内部回路１に取り込むときのバイパス
手段として、遅延素子２４および３ステート出力バッフ
ァ２３からなる信号伝達経路を設けたので、この双方向
入出力バッファ２ａを内蔵した半導体集積回路装置の電
気的特性を検査するときに、内部回路１から出力された
出力データをバイパス手段を介して内部回路１の入力端
子Ｉ１から戻すことによって、外部入出力端子Ｉ／Ｏに
接続される検査装置の等価負荷容量（一般に１０ｐＦか
ら数１０ｐＦ）による信号遅延の影響を受けずに検査す
ることが出来る。
タＳ２を３ステート出力バッファ２１、外部入出力端子
Ｉ／Ｏおよび３ステート入力バッファ２１からなる信号
伝達経路から再び内部回路１に取り込むときのバイパス
手段として、遅延素子２４および３ステート出力バッフ
ァ２３からなる信号伝達経路を設けたので、この双方向
入出力バッファ２ａを内蔵した半導体集積回路装置の電
気的特性を検査するときに、内部回路１から出力された
出力データをバイパス手段を介して内部回路１の入力端
子Ｉ１から戻すことによって、外部入出力端子Ｉ／Ｏに
接続される検査装置の等価負荷容量（一般に１０ｐＦか
ら数１０ｐＦ）による信号遅延の影響を受けずに検査す
ることが出来る。
【００３７】さらに信号遅延素子２４は実使用状態のと
きに外部入出力端子Ｉ／Ｏに接続される負荷の等価容量
（一般に５０ｐＦから２００ｐＦ）で遅延する遅延量に
相当する遅延量をあらかじめ設定してあるので、検査時
と実使用時のデータの遅延差を少なくすることが出来
る。
きに外部入出力端子Ｉ／Ｏに接続される負荷の等価容量
（一般に５０ｐＦから２００ｐＦ）で遅延する遅延量に
相当する遅延量をあらかじめ設定してあるので、検査時
と実使用時のデータの遅延差を少なくすることが出来
る。
【００３８】次に本発明の第２の実施例を説明する。
【００３９】第２の実施例の回路図を示した図３および
その動作説明用タイミングチャートを示した図４を参照
すると、第１の実施例との相違点は、第１の実施例にお
ける双方向入出力バッファ２ａから遅延素子２４を削除
して３ステート出力バッファ２３の入力端が内部回路１
の信号出力端Ｏ２に直接接続されていることである。
その動作説明用タイミングチャートを示した図４を参照
すると、第１の実施例との相違点は、第１の実施例にお
ける双方向入出力バッファ２ａから遅延素子２４を削除
して３ステート出力バッファ２３の入力端が内部回路１
の信号出力端Ｏ２に直接接続されていることである。
【００４０】それ以外の構成要素は第１の実施例と同様
であり、同一構成要素には同一の符号を付して、説明は
省略する。
であり、同一構成要素には同一の符号を付して、説明は
省略する。
【００４１】第２の実施例の構成によれば、双方向入出
力バッファ２ｂは、出力データＳ２を３ステート出力バ
ッファ２１、外部入出力端子Ｉ／Ｏおよび３ステート入
力バッファ２２からなる信号伝達経路から再び内部１に
取り込むときのバイパス手段として、第１の実施例で用
いた信号遅延素子２４および３ステート出力バッファ２
３からなる信号伝達経路から信号遅延素子２４を削除し
て３ステート出力バッファ２３のみを経由するようにし
たので、双方向制御信号Ｓ１がハイレベル（Ａ点〜Ｅ
点）で、テストモード切替信号Ｓ３もハイレベル（Ｃ点
〜Ｅ点）の期間は、ＡＮＤ回路２５がハイレベルになる
から３ステート出力バッファ２３もデータ出力状態にな
り、出力データＳ２のＤ２は元のデータに対して３ステ
ート出力バッファ２３の素子遅延のみで、３ステート出
力バッファ２３を経由して入力端子Ｉ１から内部回路１
に取り込まれる。
力バッファ２ｂは、出力データＳ２を３ステート出力バ
ッファ２１、外部入出力端子Ｉ／Ｏおよび３ステート入
力バッファ２２からなる信号伝達経路から再び内部１に
取り込むときのバイパス手段として、第１の実施例で用
いた信号遅延素子２４および３ステート出力バッファ２
３からなる信号伝達経路から信号遅延素子２４を削除し
て３ステート出力バッファ２３のみを経由するようにし
たので、双方向制御信号Ｓ１がハイレベル（Ａ点〜Ｅ
点）で、テストモード切替信号Ｓ３もハイレベル（Ｃ点
〜Ｅ点）の期間は、ＡＮＤ回路２５がハイレベルになる
から３ステート出力バッファ２３もデータ出力状態にな
り、出力データＳ２のＤ２は元のデータに対して３ステ
ート出力バッファ２３の素子遅延のみで、３ステート出
力バッファ２３を経由して入力端子Ｉ１から内部回路１
に取り込まれる。
【００４２】このときもＡＮＤ回路２５出力がインバー
タ２６で反転されてロウレベルになるから３ステート入
力バッファ２２はハイインピーダンス状態にあり、３ス
テート出力バッファ２３から出力された出力データは負
荷容量３の影響を受けることはない。
タ２６で反転されてロウレベルになるから３ステート入
力バッファ２２はハイインピーダンス状態にあり、３ス
テート出力バッファ２３から出力された出力データは負
荷容量３の影響を受けることはない。
【００４３】したがって、第１の実施例と同様にこのＣ
点〜Ｅ点期間を検査期間とすることにより、この双方向
入出力バッファ２ｂを内蔵した半導体集積回路装置の電
気的特性を検査するとき実使用状態と同じ伝達速度には
ならないが、外部入出力端子Ｉ／Ｏに接続される検査装
置の負荷容量による信号遅延の影響を受けずに検査する
ことは出来る。
点〜Ｅ点期間を検査期間とすることにより、この双方向
入出力バッファ２ｂを内蔵した半導体集積回路装置の電
気的特性を検査するとき実使用状態と同じ伝達速度には
ならないが、外部入出力端子Ｉ／Ｏに接続される検査装
置の負荷容量による信号遅延の影響を受けずに検査する
ことは出来る。
【００４４】
【発明の効果】上述したように、本発明の半導体集積回
路における双方向入出力バッファは、出力データを３ス
テート出力バッファ、外部入出力端子および３ステート
入力バッファからなる信号伝達経路から再び内部回路に
取り込むときのバイパス手段として、内部回路のデータ
出力端子とデータ入力端子との間に遅延素子および３ス
テート出力バッファからなる信号伝達経路を設けたの
で、この双方向入出力バッファを内蔵した半導体集積回
路装置の電気的特性を検査するときに、バイパス手段を
介して内部回路に戻すデータ出力は、外部入出力端子に
接続される検査装置の等価負荷容量（一般に１０ｐＦか
ら数１０ｐＦ）による信号遅延の影響を受けずに検査す
ることが出来る。
路における双方向入出力バッファは、出力データを３ス
テート出力バッファ、外部入出力端子および３ステート
入力バッファからなる信号伝達経路から再び内部回路に
取り込むときのバイパス手段として、内部回路のデータ
出力端子とデータ入力端子との間に遅延素子および３ス
テート出力バッファからなる信号伝達経路を設けたの
で、この双方向入出力バッファを内蔵した半導体集積回
路装置の電気的特性を検査するときに、バイパス手段を
介して内部回路に戻すデータ出力は、外部入出力端子に
接続される検査装置の等価負荷容量（一般に１０ｐＦか
ら数１０ｐＦ）による信号遅延の影響を受けずに検査す
ることが出来る。
【００４５】また、遅延素子は実使用状態のときに外部
入出力端子に接続される負荷の等価容量（一般に５０ｐ
Ｆから２００ｐＦ）で遅延する遅延量に相当する遅延量
をあらかじめ設定してあるので、検査時と実使用時のデ
ータの遅延差を少なくすることが出来る。
入出力端子に接続される負荷の等価容量（一般に５０ｐ
Ｆから２００ｐＦ）で遅延する遅延量に相当する遅延量
をあらかじめ設定してあるので、検査時と実使用時のデ
ータの遅延差を少なくすることが出来る。
【００４６】さらに、遅延素子を使用せず３ステート出
オ力バッファのみによるバイパスであっても、実使用状
態と同じ伝達速度にはならないが、外部入出力端子に接
続される検査装置の負荷容量による信号遅延の影響を受
けずに検査することが出来る。
オ力バッファのみによるバイパスであっても、実使用状
態と同じ伝達速度にはならないが、外部入出力端子に接
続される検査装置の負荷容量による信号遅延の影響を受
けずに検査することが出来る。
【図１】本発明の第１の実施例の双方向入出バッファの
回路図である。
回路図である。
【図２】第１の実施例の動作説明用タイミングチャート
である。
である。
【図３】本発明の第２の実施例の双方向入出バッファの
回路図である。
回路図である。
【図４】第２の実施例の動作説明用タイミングチャート
である。
である。
【図５】 （ａ）従来の双方向入出バッファの回路図である。 （ｂ）３ステート出力バッファの一例を示す回路図であ
る。
る。
１ 内部回路 ２ａ，２ｂ，２ｃ ３ステート出力バッファ ２１，２３ ３ステート入力バッファ ２４ 信号遅延素子 ２５ ＡＮＤ回路 ２６ インバータ Ｉ／Ｏ 外部入出力端子 Ｉ１ 入力信号の入力端子 Ｏ１ 双方向制御信号の出力端子 Ｏ２ 出力データの出力端子 Ｏ３ テストモード切替信号の出力端子 Ｓ１ 双方向制御信号 Ｓ２ 出力データ Ｓ３ テストモード切替信号 Ｓ４ 入力信号
Claims (3)
- 【請求項１】 内部回路の信号出力端から供給される出
力データを外部入出力端子に出力するときに、双方向制
御信号に応答して論理レベルのハイレベル出力状態、論
理レベルのロウレベル出力状態または出力を遮断するハ
イインピーダンス状態のいずれかを出力する第１の３ス
テート出力バッファとこの３ステート出力バッファから
出力された前記データまたは前記外部入出力端子に供給
される外部入力信号を前記内部回路の信号入力端に取り
込む入力バッファとからなり、前記第１の３ステート出
力バッファの出力端と前記入力バッファの入力端と前記
外部入出力端子とが共通接続され、前記双方向制御信号
がアクティブ状態のときに前記内部回路から供給される
テストモード切替信号に応答して前記出力データが前記
第１の３ステート出力バッファと前記外部入出力端子と
前記入力バッファとをバイパスして前記内部回路の信号
入力端に供給されるバイパス手段を備えた双方向入出力
バッファにおいて、前記バイパス手段は、前記入力バッ
ファが３ステート入力バッファであって、前記内部回路
の前記信号出力端および第２の３ステート出力バッファ
の入力端の間に所定の遅延量を有する信号遅延素子が挿
入され、前記第２の３ステート出力バッファの出力端は
前記内部回路の前記信号入力端に接続され、前記第２の
３ステート出力バッファの制御入力端には、前記内部回
路の双方向制御信号出力端に一方の入力端が接続され他
方の入力端が前記内部回路のテストモード切替信号出力
端に接続される論理回路の出力端が接続され、この論理
回路の出力端がさらにインバータを介して前記３ステー
ト入力バッファの制御端子に接続された構成を有するこ
とを特徴とする双方向入出力バッファ。 - 【請求項２】 前記信号遅延素子の所定の遅延量は、前
記外部入出力端子に外部負荷が接続されたときに前記第
１の３ステート出力バッファと前記外部入出力端子と前
記３ステート入力バッファとを経由する信号経路で生じ
る信号遅延量に等しい値であることを特徴とする請求項
１記載の双方向入出力バッファ。 - 【請求項３】 前記バイパス手段は、前記第２の３ステ
ート出力バッファの入力端が前記内部回路の信号出力端
に直接接続されてなる請求項１記載の双方向入出力バッ
ファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7155810A JP2785748B2 (ja) | 1995-06-22 | 1995-06-22 | 双方向入出力バッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7155810A JP2785748B2 (ja) | 1995-06-22 | 1995-06-22 | 双方向入出力バッファ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098641A JPH098641A (ja) | 1997-01-10 |
| JP2785748B2 true JP2785748B2 (ja) | 1998-08-13 |
Family
ID=15613969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7155810A Expired - Lifetime JP2785748B2 (ja) | 1995-06-22 | 1995-06-22 | 双方向入出力バッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2785748B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4854456B2 (ja) * | 2006-10-04 | 2012-01-18 | 富士通セミコンダクター株式会社 | 半導体集積回路及び試験方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0590945A (ja) * | 1991-08-12 | 1993-04-09 | Fujitsu Ltd | 双方向バツフア回路 |
-
1995
- 1995-06-22 JP JP7155810A patent/JP2785748B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH098641A (ja) | 1997-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5115191A (en) | Testing integrated circuit capable of easily performing parametric test on high pin count semiconductor device | |
| US5012185A (en) | Semiconductor integrated circuit having I/O terminals allowing independent connection test | |
| US6421812B1 (en) | Programming mode selection with JTAG circuits | |
| US6944737B2 (en) | Memory modules and methods having a buffer clock that operates at different clock frequencies according to the operating mode | |
| JP2760284B2 (ja) | 半導体集積回路装置 | |
| US5426650A (en) | Full scan optimization technique using drive one/drive zero elements and multiple capture clocking | |
| US6442009B1 (en) | Semiconductor device having protective and test circuits | |
| US5757818A (en) | Method and apparatus for scan out testing of integrated circuits with reduced test circuit area | |
| JP2785748B2 (ja) | 双方向入出力バッファ | |
| JPS6244284B2 (ja) | ||
| JP3475870B2 (ja) | インピーダンス調整回路 | |
| US5949272A (en) | Bidirectional off-chip driver with receiver bypass | |
| US6546510B1 (en) | Burn-in mode detect circuit for semiconductor device | |
| JP2922370B2 (ja) | 出力回路 | |
| US6621294B2 (en) | Pad system for an integrated circuit or device | |
| US7103857B2 (en) | Method and latch circuit for implementing enhanced performance with reduced quiescent power dissipation using mixed threshold CMOS devices | |
| KR100192583B1 (ko) | 출력버퍼회로 | |
| EP0803735B1 (en) | Multi-chip module | |
| KR0146524B1 (ko) | 반도체 메모리 장치 | |
| JP2820062B2 (ja) | 半導体集積回路及びこの回路が実装されたプリント基板 | |
| JPS63257242A (ja) | 論理回路付半導体記憶装置 | |
| JP3036962B2 (ja) | 集積回路のテスト回路 | |
| JPH04134800A (ja) | メモリテスト回路 | |
| JPH0254546A (ja) | 半導体集積回路 | |
| JPH0450679A (ja) | 半導体集積回路試験方法及び装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980428 |