JPH0450679A - 半導体集積回路試験方法及び装置 - Google Patents
半導体集積回路試験方法及び装置Info
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- JPH0450679A JPH0450679A JP2154394A JP15439490A JPH0450679A JP H0450679 A JPH0450679 A JP H0450679A JP 2154394 A JP2154394 A JP 2154394A JP 15439490 A JP15439490 A JP 15439490A JP H0450679 A JPH0450679 A JP H0450679A
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- 238000012360 testing method Methods 0.000 title claims abstract description 59
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- 239000000523 sample Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000004904 shortening Methods 0.000 description 2
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- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【Ｔ１１要】
半導体集積回路及びその試験装置に関し、試験時間を短
縮することを目的とし、 外部電源端子と内部回路との間の電源供給線に介装され
た電源スイッチと、外部端子に印加される電圧レベルに
応じて該電源スイッチをオン・オフする電源スイッチ制
御回路とを備えて半導体集積回路を構成し、同種複数の
前記半導体集積回路に対し前記外部端子に供給する電圧
を順次切り換えて、前記電源スイッチの１つのみをオン
状態にしオン状態にした該電源スイッチを順に切り換え
る切換制御回路と、該複数の半導体集積回路に対し、共
通かつ同時にテスト信号を供給して該半導体集積回路の
外部電源端子に流れる電流をチェックするＤＣ試験回路
とを備えて半導体集積回路試験装置を構成する。 ｒ産業上の利用分野】 本発駄は、半導体集積回路及びその試験装置に関する。 に従来の技術】 半導体集積回路の高集積化に伴い、その試験時間が増大
して、試験コストが高くなっている。半導体集積回路の
試験は、アクセス時間等をチェックするＡＣ試験と、電
源電流等をチェックするＤＣ試験とに大別される。 ＡＣ試験では、同種の複数の半導体集積回路に対し、全
てのリードにプローブを同時に当接させ、テスト信号を
各半導体集積回路に共通かつ同時に供給して並列処理す
ることにより、試験時間の短縮を図っている。 しかし、各半導体集積回路の外部電源端子に流れる電流
をチェックするＤＣ試験において、同時に各外部電源端
子に流れる電流を検出するためには、同時に試験する半
導体集積回路の個数だけのＤＣ電源ユニット及び電流検
出回路が必要になり、試験装置が高価になる。 そこで、第４図に示す如く、従来のＤＣ試験装置２０で
は、リレー接点２１〜２６の一方の端子をそれぞれ半導
体集積回路１０〜１５の外部電源端子ＴＣにプローブを
介して接続し、リレー接点２１〜２６の他方の端子を共
通にし電流検出回路２７を介して直流電源２８の電圧出
力端子に接続している。そして、リレー接点切換回路２
９により、リレー接点２１〜２６の何れか１つをオンに
し、他の全てをオフ状態にし、オンにしたリレー接点２
１を一定時間毎に切り換えて、各半導体集積回路１０〜
１５に流れる電流を電流検出回路２７で検出し、これが
規定範囲内であるかどうかを不図示の回路でチェックし
ていた。
縮することを目的とし、 外部電源端子と内部回路との間の電源供給線に介装され
た電源スイッチと、外部端子に印加される電圧レベルに
応じて該電源スイッチをオン・オフする電源スイッチ制
御回路とを備えて半導体集積回路を構成し、同種複数の
前記半導体集積回路に対し前記外部端子に供給する電圧
を順次切り換えて、前記電源スイッチの１つのみをオン
状態にしオン状態にした該電源スイッチを順に切り換え
る切換制御回路と、該複数の半導体集積回路に対し、共
通かつ同時にテスト信号を供給して該半導体集積回路の
外部電源端子に流れる電流をチェックするＤＣ試験回路
とを備えて半導体集積回路試験装置を構成する。 ｒ産業上の利用分野】 本発駄は、半導体集積回路及びその試験装置に関する。 に従来の技術】 半導体集積回路の高集積化に伴い、その試験時間が増大
して、試験コストが高くなっている。半導体集積回路の
試験は、アクセス時間等をチェックするＡＣ試験と、電
源電流等をチェックするＤＣ試験とに大別される。 ＡＣ試験では、同種の複数の半導体集積回路に対し、全
てのリードにプローブを同時に当接させ、テスト信号を
各半導体集積回路に共通かつ同時に供給して並列処理す
ることにより、試験時間の短縮を図っている。 しかし、各半導体集積回路の外部電源端子に流れる電流
をチェックするＤＣ試験において、同時に各外部電源端
子に流れる電流を検出するためには、同時に試験する半
導体集積回路の個数だけのＤＣ電源ユニット及び電流検
出回路が必要になり、試験装置が高価になる。 そこで、第４図に示す如く、従来のＤＣ試験装置２０で
は、リレー接点２１〜２６の一方の端子をそれぞれ半導
体集積回路１０〜１５の外部電源端子ＴＣにプローブを
介して接続し、リレー接点２１〜２６の他方の端子を共
通にし電流検出回路２７を介して直流電源２８の電圧出
力端子に接続している。そして、リレー接点切換回路２
９により、リレー接点２１〜２６の何れか１つをオンに
し、他の全てをオフ状態にし、オンにしたリレー接点２
１を一定時間毎に切り換えて、各半導体集積回路１０〜
１５に流れる電流を電流検出回路２７で検出し、これが
規定範囲内であるかどうかを不図示の回路でチェックし
ていた。
しかし、リレーは動作時間が数十ｍｓであるので、繰り
返し多数回試験を行うと、全体として試験時間が長くな
り、試験コスト増大の原因になる。 本発明の目的は、このような問題点に鑑み、試験時間を
短縮可能な構成の半導体集積回路及びその試験装置を提
供することにある。
返し多数回試験を行うと、全体として試験時間が長くな
り、試験コスト増大の原因になる。 本発明の目的は、このような問題点に鑑み、試験時間を
短縮可能な構成の半導体集積回路及びその試験装置を提
供することにある。
【課題を解決するための手段及びその作用】実施例図面
を参照して、本発明に係る半導体集積回路及びその試験
装置を説明する。 第１図に示す如く、本発明に係る半導体集積回路は、外
部電源端子ＴＣと内部回路３０との間の電源供給線に介
装された電源スイッチ３１、例えばＰＭＯ３）ランジス
タと、外部端子Ｔ１に印加される電圧レベルに応じて該
電源スイッチ３１をオン・オフする電源スイッチ制御回
路３２とを有している。 このような構成の半導体集積回路を後述の試験装置に適
用すれば、後述の如く試験時間を短縮することができる
。また、動作が必要な場合のみ半導体集積回路内の電源
スイッチをオン状態にするようにこの半導体集積回路を
用いれば、消費電力を低減することができる。 上記構成の半導体集積回路において、例えば、外部端子
Ｔ１を内部回路３０に対する入力端子とし、電源スイッ
チ制御回路３２を次のように構成する。すなわち、外部
端子ＴＩを通常動作の電圧にすると、電源スイッチ３１
をオン状態にし、外部端子ＴＩを通常動作の電圧よりも
貰い電圧にすると、電源スイッチ３１をオフ状態にする
ように電源スイッチ制御回路３２構成する。 このように構成すれば、試験用外部端子Ｔ１を通常使用
する外部入力端子と共用することができるので、試験専
用の外部端子を確保する必要がない。 第２図に示す如く、本発明に係る半導体集積回路試験装
置は、切換制御回路４１〜４３とＤＣ試験回路２７．２
８Ａとを備えている。この切換制御回路４１〜４３は、
同種複数の上記半導体集積回路１０Ａ〜１５Ａに対し、
外部端子Ｔ１に供給する電圧を順次切り換えて、電源ス
イッチ３１（第１図）の１つのみをオン状態にし、オン
状態にした電源スイッチ３１を順に切り換える。また、
ＤＣ試験回路２７．２８Ａは、複数の半導体集積回路１
０Ａ〜１５Ａに対し、共通かつ同時にテスト信号を供給
して半導体集積回路１０Ａ〜１５Ａの外部電源端子ＴＣ
に流れる電流をチェックする。 このような構成の半導体集積回路試験装置によれば、切
換制御回路で複数の半導体集積回路の電源スイッチを順
次高速に切換えることができるので、試験時間を短縮し
て試験コストを低減することができる。
を参照して、本発明に係る半導体集積回路及びその試験
装置を説明する。 第１図に示す如く、本発明に係る半導体集積回路は、外
部電源端子ＴＣと内部回路３０との間の電源供給線に介
装された電源スイッチ３１、例えばＰＭＯ３）ランジス
タと、外部端子Ｔ１に印加される電圧レベルに応じて該
電源スイッチ３１をオン・オフする電源スイッチ制御回
路３２とを有している。 このような構成の半導体集積回路を後述の試験装置に適
用すれば、後述の如く試験時間を短縮することができる
。また、動作が必要な場合のみ半導体集積回路内の電源
スイッチをオン状態にするようにこの半導体集積回路を
用いれば、消費電力を低減することができる。 上記構成の半導体集積回路において、例えば、外部端子
Ｔ１を内部回路３０に対する入力端子とし、電源スイッ
チ制御回路３２を次のように構成する。すなわち、外部
端子ＴＩを通常動作の電圧にすると、電源スイッチ３１
をオン状態にし、外部端子ＴＩを通常動作の電圧よりも
貰い電圧にすると、電源スイッチ３１をオフ状態にする
ように電源スイッチ制御回路３２構成する。 このように構成すれば、試験用外部端子Ｔ１を通常使用
する外部入力端子と共用することができるので、試験専
用の外部端子を確保する必要がない。 第２図に示す如く、本発明に係る半導体集積回路試験装
置は、切換制御回路４１〜４３とＤＣ試験回路２７．２
８Ａとを備えている。この切換制御回路４１〜４３は、
同種複数の上記半導体集積回路１０Ａ〜１５Ａに対し、
外部端子Ｔ１に供給する電圧を順次切り換えて、電源ス
イッチ３１（第１図）の１つのみをオン状態にし、オン
状態にした電源スイッチ３１を順に切り換える。また、
ＤＣ試験回路２７．２８Ａは、複数の半導体集積回路１
０Ａ〜１５Ａに対し、共通かつ同時にテスト信号を供給
して半導体集積回路１０Ａ〜１５Ａの外部電源端子ＴＣ
に流れる電流をチェックする。 このような構成の半導体集積回路試験装置によれば、切
換制御回路で複数の半導体集積回路の電源スイッチを順
次高速に切換えることができるので、試験時間を短縮し
て試験コストを低減することができる。
以下、図面に基づいて本発明に係る半導体集積回路及び
その試験装置の実施例を説明する。 第１図は半導体集積回路１０の要部構成を示す。 この半導体集積口ｖ！１０は、例えば半導体メモリであ
り、内部回路３０には、外部入力端子Ｔ１〜Ｔｍ、外部
出力端子Ｔｍ＋１〜Ｔｎ及び接地端子ＴＳが接続され、
さらに外部電源端子ＴＣが電源スイッチとしてのＰＭＯ
，Ｓ）ランジスタ３１を介して接続されている。ＰＭＯ
３ｌ−ランジスタ３１のゲートは、電源スイッチ制御回
路３２により制御され、この電源スイッチ制御回路３２
は、外部入力端子Ｔ１に印加される電圧に応じて動作す
る。 すなわち、電源スイッチ制御回路３２は、負荷素子とし
てのＰＭＯ５）ランジスタ３３と、直列接続されたＣＭ
ＯＳインバータ３４．３５及び３６からなる。このＰＭ
ＯＳ）ランジスタ３３は、そのソースが外部入力端子Ｔ
１に接続され、そのドレインが、そのゲート及びＣＭＯ
Ｓインバータ３４のＰＭＯ３）ランジスタ３３のソース
に接続されている。また、ＣＭＯＳインバータ３４の入
力端子は、ＣＭＯＳインバータ３５及び３６のＰＭＯ３
）ランジスタのソースに共通に接続され、かつ、外部電
源端子ＴＣに接続されている。ＣＭＯＳインバータ３４
〜３６のＮＭＯ３）ランジスタのソースは共通に接地端
子ＴＳに接続され、ＣＭＯＳインバータ３６の出力端は
ＰＭＯ３）ランジスタ３１のゲートに接続されている。 次に、上記の如く構成された半導体集積回路１０の動作
を説明する。 外部電源端子ＴＣに電源電圧Ｖｃｃ（例えば５゜ＯＶ）
を印加し、接地端子ＴＳを接地し、外部入力端子Ｔ１に
通常の動作電圧、例えば−０，６〜７．３■の範囲内の
電圧を加えた場合には、ＣＭＯ８４：／バーク３４の人
力レベルが高レベルでありそのＮＭＯ３）ランジスタが
オン状態になっているので、ＣＭＯＳインバータ３４の
出力は低レベル、ＣＭＯＳインバータ３５の出力は高レ
ベル、ＣＭＯＳインバータ３６の出力は低レベルとなり
、ＰＭＯ３）ランジスタ３１はオン状態になっている。 したがって、外部入力端子Ｔ１〜Ｔｍにあるデータを入
力すると、これに応じたデータが外部出力端子Ｔｍ＋１
〜Ｔｎから出力される。 外部入力端子Ｔ１を通常動作の電圧よりも高い高電圧Ｖ
！ｌ！＋、例えば８Ｖにすると、ＣＭＯＳインバータ
３４のＰＭＯＳトランジスタ３３がオン状態になって、
ＣＭＯＳインバータ３４の出力が高レベルになる。した
がって、ＣＭＯＳインバータ３５の出力が低レベル、Ｃ
ＭＯＳインバータ３６の出力が高レベルとなり、ＰＭＯ
Ｓトランジスタ３１がオフ状態になる。 次に、第２図に基づいて、このような構成の半導体集積
回路に対する試験を説明する。 半導体集積回路の試験では、複数個、例えば６個の半導
体集積回路１０Ａ〜１５Ａに対し、全てのリードに同時
にプローブを当接させ、ＡＣ試験及びＤＣ試験を行う。 ＡＣ試験は、従来と同様に、テスト信号を各半導体集積
回路１０Ａ〜１５Ａに共通かつ同時に供給して、並行処
理する。第２図は、各半導体集積回路１０Ａ〜１５Ａの
外部電源端子ＴＣに流れる電流をチェックするためのＤ
Ｃ試験装置４０の要部構成を示す。 半導体集積回路１０Ａ〜１５Ａの各外部電源端子ＴＣは
共通に接続され、ＤＣ試験装置４０の電流検出回路２７
を介して直流電源２８ＡのＶ。。出力端子に接続されて
いる。半導体集積回路１０Ａ〜１５Ａの各外部入力端子
Ｔ１は、不図示のプローブを介してデマルチプレクサ４
１の各出力端子に接続されている。デマルチプレクサ４
１の人力端子は、直流電源２８ＡのＶｉ＋［出力端子に
接続されている。また、クロック発生器４２からのクロ
ックが６進カウンタ４３で計数され、その計数値がデマ
ルチプレクサ４１の選択制御端子に供給されている。ク
ロック発生器４２を動作状態にすると、デマルチプレク
サ４１の出力の何れか１つがＯＶとなり、残りは高電圧
ｖ１１１１になる。また、０■になる出力は、クロック
発生器４２からのクロックの周期で順次切り換えられる
。したがって、半導体集積回路１０Ａ〜１５Ａの各外部
電源端子ＴＣに流れる電流を電流検出回路２７で検出す
ることができる。 電源スイッチ制御回路３２の応答速度は通常、数ｎｓで
あるので、従来よりも高速にＤＣ試験を行うことができ
る。 第３図は、上記構成の半導体集積回路がＲＯＭである場
合に、消費電力を低減させるための構成を示す。 ここで、複数個のＲＯＭを用いる場合、通常は各ＲＯＭ
についてアドレス入力端子及びデータ出力端子を共通に
接続し、チップセレクト信号で１つの半導体集積回路の
みを選択するような構造とするのが一般的である。この
場合、チップセレクト信号で選択された１つのＲＯＭ以
外は非動作状態になっているが、電源は遮断されないた
ｔ１非動作状態においてもスタンバイ電力を消費する。 しかし、本発明を用いた場合、従来チップセレクト端子
にて１つのＲＯＭのみを選択するようにしていたものを
、チップセレクト端子のかわりに上計外部入力端子に高
電圧Ｖ Ｈｌｌを印加するようにすれば、電源が遮断さ
れる。このため１．スタンバイ電力は消費しなくなり、
動作状態のＲＯＭのみ電力を消費することになる。この
ような利用方法は電源をバッテリー等で供給しなければ
ならない場合において特に有効である。 第３図において、アドレス線Ａ０〜Ａ、はデコーダ５０
の入力端子及び半導体集積回路１０Ａ〜１ｎＡのアドレ
ス端子（不図示）に接続され、デコーダ５０の出力端子
は半導体集積回路１０Ａ〜１ｎＡの各外部入力端子Ｔ１
に接続されている。 デコーダ５０は、入力アドレス値に応じた１つの出力端
子をＯＶにし、他の出力端子を斉電圧Ｖ！ｌＩｌ＋にす
る。 したがって、半導体集積回路１０Ａ〜１ｎＡのうち、任
意の半導体集積回路１ｉＡが選択されると、この半導体
集積回路１ｉＡのみに電源電圧Ｖｃｃが供給され、残り
の半導体集積回路には電源電圧ＶＣＣが供給されず完全
に非動作状態になる。このため、非動作状態の半導体集
積回路の分だけ消費電力を低減することができる。
その試験装置の実施例を説明する。 第１図は半導体集積回路１０の要部構成を示す。 この半導体集積口ｖ！１０は、例えば半導体メモリであ
り、内部回路３０には、外部入力端子Ｔ１〜Ｔｍ、外部
出力端子Ｔｍ＋１〜Ｔｎ及び接地端子ＴＳが接続され、
さらに外部電源端子ＴＣが電源スイッチとしてのＰＭＯ
，Ｓ）ランジスタ３１を介して接続されている。ＰＭＯ
３ｌ−ランジスタ３１のゲートは、電源スイッチ制御回
路３２により制御され、この電源スイッチ制御回路３２
は、外部入力端子Ｔ１に印加される電圧に応じて動作す
る。 すなわち、電源スイッチ制御回路３２は、負荷素子とし
てのＰＭＯ５）ランジスタ３３と、直列接続されたＣＭ
ＯＳインバータ３４．３５及び３６からなる。このＰＭ
ＯＳ）ランジスタ３３は、そのソースが外部入力端子Ｔ
１に接続され、そのドレインが、そのゲート及びＣＭＯ
Ｓインバータ３４のＰＭＯ３）ランジスタ３３のソース
に接続されている。また、ＣＭＯＳインバータ３４の入
力端子は、ＣＭＯＳインバータ３５及び３６のＰＭＯ３
）ランジスタのソースに共通に接続され、かつ、外部電
源端子ＴＣに接続されている。ＣＭＯＳインバータ３４
〜３６のＮＭＯ３）ランジスタのソースは共通に接地端
子ＴＳに接続され、ＣＭＯＳインバータ３６の出力端は
ＰＭＯ３）ランジスタ３１のゲートに接続されている。 次に、上記の如く構成された半導体集積回路１０の動作
を説明する。 外部電源端子ＴＣに電源電圧Ｖｃｃ（例えば５゜ＯＶ）
を印加し、接地端子ＴＳを接地し、外部入力端子Ｔ１に
通常の動作電圧、例えば−０，６〜７．３■の範囲内の
電圧を加えた場合には、ＣＭＯ８４：／バーク３４の人
力レベルが高レベルでありそのＮＭＯ３）ランジスタが
オン状態になっているので、ＣＭＯＳインバータ３４の
出力は低レベル、ＣＭＯＳインバータ３５の出力は高レ
ベル、ＣＭＯＳインバータ３６の出力は低レベルとなり
、ＰＭＯ３）ランジスタ３１はオン状態になっている。 したがって、外部入力端子Ｔ１〜Ｔｍにあるデータを入
力すると、これに応じたデータが外部出力端子Ｔｍ＋１
〜Ｔｎから出力される。 外部入力端子Ｔ１を通常動作の電圧よりも高い高電圧Ｖ
！ｌ！＋、例えば８Ｖにすると、ＣＭＯＳインバータ
３４のＰＭＯＳトランジスタ３３がオン状態になって、
ＣＭＯＳインバータ３４の出力が高レベルになる。した
がって、ＣＭＯＳインバータ３５の出力が低レベル、Ｃ
ＭＯＳインバータ３６の出力が高レベルとなり、ＰＭＯ
Ｓトランジスタ３１がオフ状態になる。 次に、第２図に基づいて、このような構成の半導体集積
回路に対する試験を説明する。 半導体集積回路の試験では、複数個、例えば６個の半導
体集積回路１０Ａ〜１５Ａに対し、全てのリードに同時
にプローブを当接させ、ＡＣ試験及びＤＣ試験を行う。 ＡＣ試験は、従来と同様に、テスト信号を各半導体集積
回路１０Ａ〜１５Ａに共通かつ同時に供給して、並行処
理する。第２図は、各半導体集積回路１０Ａ〜１５Ａの
外部電源端子ＴＣに流れる電流をチェックするためのＤ
Ｃ試験装置４０の要部構成を示す。 半導体集積回路１０Ａ〜１５Ａの各外部電源端子ＴＣは
共通に接続され、ＤＣ試験装置４０の電流検出回路２７
を介して直流電源２８ＡのＶ。。出力端子に接続されて
いる。半導体集積回路１０Ａ〜１５Ａの各外部入力端子
Ｔ１は、不図示のプローブを介してデマルチプレクサ４
１の各出力端子に接続されている。デマルチプレクサ４
１の人力端子は、直流電源２８ＡのＶｉ＋［出力端子に
接続されている。また、クロック発生器４２からのクロ
ックが６進カウンタ４３で計数され、その計数値がデマ
ルチプレクサ４１の選択制御端子に供給されている。ク
ロック発生器４２を動作状態にすると、デマルチプレク
サ４１の出力の何れか１つがＯＶとなり、残りは高電圧
ｖ１１１１になる。また、０■になる出力は、クロック
発生器４２からのクロックの周期で順次切り換えられる
。したがって、半導体集積回路１０Ａ〜１５Ａの各外部
電源端子ＴＣに流れる電流を電流検出回路２７で検出す
ることができる。 電源スイッチ制御回路３２の応答速度は通常、数ｎｓで
あるので、従来よりも高速にＤＣ試験を行うことができ
る。 第３図は、上記構成の半導体集積回路がＲＯＭである場
合に、消費電力を低減させるための構成を示す。 ここで、複数個のＲＯＭを用いる場合、通常は各ＲＯＭ
についてアドレス入力端子及びデータ出力端子を共通に
接続し、チップセレクト信号で１つの半導体集積回路の
みを選択するような構造とするのが一般的である。この
場合、チップセレクト信号で選択された１つのＲＯＭ以
外は非動作状態になっているが、電源は遮断されないた
ｔ１非動作状態においてもスタンバイ電力を消費する。 しかし、本発明を用いた場合、従来チップセレクト端子
にて１つのＲＯＭのみを選択するようにしていたものを
、チップセレクト端子のかわりに上計外部入力端子に高
電圧Ｖ Ｈｌｌを印加するようにすれば、電源が遮断さ
れる。このため１．スタンバイ電力は消費しなくなり、
動作状態のＲＯＭのみ電力を消費することになる。この
ような利用方法は電源をバッテリー等で供給しなければ
ならない場合において特に有効である。 第３図において、アドレス線Ａ０〜Ａ、はデコーダ５０
の入力端子及び半導体集積回路１０Ａ〜１ｎＡのアドレ
ス端子（不図示）に接続され、デコーダ５０の出力端子
は半導体集積回路１０Ａ〜１ｎＡの各外部入力端子Ｔ１
に接続されている。 デコーダ５０は、入力アドレス値に応じた１つの出力端
子をＯＶにし、他の出力端子を斉電圧Ｖ！ｌＩｌ＋にす
る。 したがって、半導体集積回路１０Ａ〜１ｎＡのうち、任
意の半導体集積回路１ｉＡが選択されると、この半導体
集積回路１ｉＡのみに電源電圧Ｖｃｃが供給され、残り
の半導体集積回路には電源電圧ＶＣＣが供給されず完全
に非動作状態になる。このため、非動作状態の半導体集
積回路の分だけ消費電力を低減することができる。
以上説明した如く、本発明に係る半導体集積回路では、
電源端子と内部回路との間の電源供給線に電源スイッチ
を介装し、電源スイッチ制御回路で外Ｒ端子に印加され
る電圧レベルに応じて電源スイッチをオン・オフする構
成になっており、これを本発明に係る半導体集積回路試
験装置に適用すれば、切換制御回路で複数の半導体集積
回路の電源スイッチを順次高速に切換えることができる
ので、試験時間を短縮することができるという効果を奏
し、試験コスト低減に寄与するところが大きい。 また、動作が必要な場合のみ半導体集積回路内の電源ス
イッチをオン状態にするようにこの半導体集積回路を用
いれば、消費電力を低減することができるという効果を
奏する。 上記構成の半導体集積回路において、外部端子を内部回
路に対する入力端子とし、電源スイッチ制御回路を、外
部端子を通常動作の電圧よりも高い電圧にしたときのみ
電源スイッチをオフ状態にするように構成すれば、試験
用外部端子を通常使用する外部入力端子と共用すること
ができるので、試験専用の外部端子を確保する必要がな
いという効果を奏する。
電源端子と内部回路との間の電源供給線に電源スイッチ
を介装し、電源スイッチ制御回路で外Ｒ端子に印加され
る電圧レベルに応じて電源スイッチをオン・オフする構
成になっており、これを本発明に係る半導体集積回路試
験装置に適用すれば、切換制御回路で複数の半導体集積
回路の電源スイッチを順次高速に切換えることができる
ので、試験時間を短縮することができるという効果を奏
し、試験コスト低減に寄与するところが大きい。 また、動作が必要な場合のみ半導体集積回路内の電源ス
イッチをオン状態にするようにこの半導体集積回路を用
いれば、消費電力を低減することができるという効果を
奏する。 上記構成の半導体集積回路において、外部端子を内部回
路に対する入力端子とし、電源スイッチ制御回路を、外
部端子を通常動作の電圧よりも高い電圧にしたときのみ
電源スイッチをオフ状態にするように構成すれば、試験
用外部端子を通常使用する外部入力端子と共用すること
ができるので、試験専用の外部端子を確保する必要がな
いという効果を奏する。
第１！！ｌ乃至第３図は本発明の実施例に係り、第１図
は半導体集積回路の要部回路図、第２図は複数の半導体
集積回路に対するＤＣ試験装置の要部回路図、 第３図は、半導体集積回路がＲＯＭである場合の、消費
電力を低減するた約の回路図である。 第４図は従来のＤＣ試験装置の要部回路図である。 ３４．３５．３６はＣＭＯＳインバータＴ１−Ｔｍは外
部入力端子 Ｔ ｍ ＋ １ ＝ Ｔ ｎは外部出力端子ＴＣは外部
電源端子 ＴＳは接地端子 Ｔ２はチップセレクト端子 Ａ０〜Ａ、はアドレス線 図中、 １０〜１５、ＩＯＡ 〜１ｎＡは半導体集積回路２０．
４０はＤＣ試験装置 ３１．３３はＰＭＯ３）ランジスタ ３２は電源スイッチ制御回路 臥逆 第２図
は半導体集積回路の要部回路図、第２図は複数の半導体
集積回路に対するＤＣ試験装置の要部回路図、 第３図は、半導体集積回路がＲＯＭである場合の、消費
電力を低減するた約の回路図である。 第４図は従来のＤＣ試験装置の要部回路図である。 ３４．３５．３６はＣＭＯＳインバータＴ１−Ｔｍは外
部入力端子 Ｔ ｍ ＋ １ ＝ Ｔ ｎは外部出力端子ＴＣは外部
電源端子 ＴＳは接地端子 Ｔ２はチップセレクト端子 Ａ０〜Ａ、はアドレス線 図中、 １０〜１５、ＩＯＡ 〜１ｎＡは半導体集積回路２０．
４０はＤＣ試験装置 ３１．３３はＰＭＯ３）ランジスタ ３２は電源スイッチ制御回路 臥逆 第２図
Claims (1)
- 【特許請求の範囲】 １）、外部電源端子（ＴＣ）と内部回路（３０）との間
の電源供給線に介装された電源スイッチ（３１）と、 外部端子（Ｔ１）に印加される電圧レベルに応じて該電
源スイッチ（３１）をオン・オフする電源スイッチ制御
回路（３２）と、 を有することを特徴とする半導体集積回路。 ２）、前記外部端子（Ｔ１）は前記内部回路（３０）に
対する入力端子であり、 前記電源スイッチ制御回路（３２）は、該外部端子（Ｔ
１）を通常動作の電圧にすると前記電源スイッチ（３１
）をオン状態にし、該外部端子（Ｔ１）を通常動作の電
圧よりも高い電圧にすると該電源スイッチ（３１）をオ
フ状態にすることを特徴とする請求項１記載の半導体集
積回路。 ３）、同種複数の前記半導体集積回路（１０Ａ〜１５Ａ
）に対し前記外部端子（Ｔ１）に供給する電圧を順次切
り換えて、前記電源スイッチ（３１）の１つのみをオン
状態にしオン状態にした該電源スイッチ（３１）を順に
切り換える切換制御回路（４１〜４３）と、該複数の半
導体集積回路に対し、共通かつ同時にテスト信号を供給
して該半導体集積回路の外部電源端子に流れる電流をチ
ェックするＤＣ試験回路（２７、２８Ａ）と、 を有することを特徴とする半導体集積回路試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15439490A JP3170583B2 (ja) | 1990-06-13 | 1990-06-13 | 半導体集積回路試験方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15439490A JP3170583B2 (ja) | 1990-06-13 | 1990-06-13 | 半導体集積回路試験方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0450679A true JPH0450679A (ja) | 1992-02-19 |
| JP3170583B2 JP3170583B2 (ja) | 2001-05-28 |
Family
ID=15583183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15439490A Expired - Fee Related JP3170583B2 (ja) | 1990-06-13 | 1990-06-13 | 半導体集積回路試験方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3170583B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009251252A (ja) * | 2008-04-04 | 2009-10-29 | Nec Electronics Corp | 表示装置用駆動回路、テスト回路、及びテスト方法 |
| WO2011161819A1 (ja) * | 2010-06-25 | 2011-12-29 | 富士通株式会社 | 電源電流測定装置、電源電流測定装置を含む試験装置、及び電源電流測定装置を含む情報処理装置 |
-
1990
- 1990-06-13 JP JP15439490A patent/JP3170583B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009251252A (ja) * | 2008-04-04 | 2009-10-29 | Nec Electronics Corp | 表示装置用駆動回路、テスト回路、及びテスト方法 |
| WO2011161819A1 (ja) * | 2010-06-25 | 2011-12-29 | 富士通株式会社 | 電源電流測定装置、電源電流測定装置を含む試験装置、及び電源電流測定装置を含む情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3170583B2 (ja) | 2001-05-28 |
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Legal Events
| Date | Code | Title | Description |
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| LAPS | Cancellation because of no payment of annual fees |