JPH0737956A - Ｃｍｏｓ型集積回路およびその検査方法 - Google Patents
Ｃｍｏｓ型集積回路およびその検査方法Info
- Publication number
- JPH0737956A JPH0737956A JP5183690A JP18369093A JPH0737956A JP H0737956 A JPH0737956 A JP H0737956A JP 5183690 A JP5183690 A JP 5183690A JP 18369093 A JP18369093 A JP 18369093A JP H0737956 A JPH0737956 A JP H0737956A
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- Japan
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- integrated circuit
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Abstract
(57)【要約】
【目的】複数回路ブロックからなるＣＭＯＳ型集積回路
の電源リーク電流の測定を容易に行えるようにしたＣＭ
ＯＳ型集積回路を得る。 【構成】ＣＭＯＳ型集積回路本体を複数のブロックＢ
１，Ｂ２，……Ｂｎに分割し、リーク電流測定用の付加
回路を設け、上記各ブロックごとに電源リーク電流を測
定する。
の電源リーク電流の測定を容易に行えるようにしたＣＭ
ＯＳ型集積回路を得る。 【構成】ＣＭＯＳ型集積回路本体を複数のブロックＢ
１，Ｂ２，……Ｂｎに分割し、リーク電流測定用の付加
回路を設け、上記各ブロックごとに電源リーク電流を測
定する。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ型集積回路に
流れる電源リーク電流の検査を容易にする回路を内蔵し
た、ＣＭＯＳ型集積回路およびその検査方法に関するも
のである。
流れる電源リーク電流の検査を容易にする回路を内蔵し
た、ＣＭＯＳ型集積回路およびその検査方法に関するも
のである。
【０００２】
【従来の技術】ＣＭＯＳ型集積回路において異常な電源
リーク電流が流れる場合は、信頼性の上で問題になるた
め選別する必要がある。電源電圧が一般に使用されてい
る５Ｖよりも低い場合には、ＭＯＳＦＥＴのしきい値電
圧を低く設定しているため、サブスレッショルドリーク
電流が増加する。このように、正常な電源リーク電流が
増加すると、信頼性に影響を与える異常なリーク電流が
正常なリーク電流の中に埋もれてしまい、電源リーク電
流の値による良否の選別が困難になる。
リーク電流が流れる場合は、信頼性の上で問題になるた
め選別する必要がある。電源電圧が一般に使用されてい
る５Ｖよりも低い場合には、ＭＯＳＦＥＴのしきい値電
圧を低く設定しているため、サブスレッショルドリーク
電流が増加する。このように、正常な電源リーク電流が
増加すると、信頼性に影響を与える異常なリーク電流が
正常なリーク電流の中に埋もれてしまい、電源リーク電
流の値による良否の選別が困難になる。
【０００３】
【発明が解決しようとする課題】上記のように、大きな
サブスレッショルド電流が流れるＣＭＯＳ型集積回路で
は、従来、信頼性に影響を与える異常なリーク電流が流
れているか否かの選別が困難であった。
サブスレッショルド電流が流れるＣＭＯＳ型集積回路で
は、従来、信頼性に影響を与える異常なリーク電流が流
れているか否かの選別が困難であった。
【０００４】本発明は電源リーク電流の測定を容易にす
るための付加回路を内蔵した、ＣＭＯＳ型集積回路を得
ることを目的とする。
るための付加回路を内蔵した、ＣＭＯＳ型集積回路を得
ることを目的とする。
【０００５】
【課題を解決するための手段】上記目的は、複数の回路
ブロックから構成されたＣＭＯＳ型集積回路において、
上記回路ブロックは該回路ブロックごとに第１の電源端
子とその他の電源端子とを有し、上記第１の電源端子が
共通に接続され、その他の電源端子は上記回路ブロック
ごとの第１のトランジスタを介して第２の電源端子に接
続し、第２のトランジスタを介して測定端子に接続し、
上記第１のトランジスタの制御端子と上記第２のトラン
ジスタの制御端子とが、全ての回路ブロックの第１のト
ランジスタをオンすると同時に第２のトランジスタをオ
フする機能と、任意のブロックについてのみ第１のトラ
ンジスタをオフすると同時に第２のトランジスタをオン
する機能を有する制御回路に接続されていることにより
達成される。
ブロックから構成されたＣＭＯＳ型集積回路において、
上記回路ブロックは該回路ブロックごとに第１の電源端
子とその他の電源端子とを有し、上記第１の電源端子が
共通に接続され、その他の電源端子は上記回路ブロック
ごとの第１のトランジスタを介して第２の電源端子に接
続し、第２のトランジスタを介して測定端子に接続し、
上記第１のトランジスタの制御端子と上記第２のトラン
ジスタの制御端子とが、全ての回路ブロックの第１のト
ランジスタをオンすると同時に第２のトランジスタをオ
フする機能と、任意のブロックについてのみ第１のトラ
ンジスタをオフすると同時に第２のトランジスタをオン
する機能を有する制御回路に接続されていることにより
達成される。
【０００６】
【作用】ＣＭＯＳ型集積回路において大きな電源リーク
電流が流れる原因は、ＭＯＳＦＥＴのドレインやソース
等の拡散層リークおよびゲート酸化膜のリーク等があ
る。このような異常リークを含むＣＭＯＳ型集積回路の
場合は、使用中にさらにリーク電流が増加し故障に到る
可能性がある。このため、通常は出荷検査や受入検査等
で、電源リーク電流を検査し選別している。定格電源電
圧が５Ｖ程度の正常なＣＭＯＳ型集積回路のほとんど
は、電源リーク電流は１００nＡ以下で、異常な場合は
１μＡ以上であり電源リーク電流の選別は容易であっ
た。ところが定格電源電圧が３.３Ｖ以下の低電圧ＣＭ
ＯＳ型集積回路では、上記記載のようにサブスレッショ
ルド電流の値が大きく、その中に異常なリーク電流が含
まれるか否かの識別が困難であった。集積度によって異
なるが、低電圧ＣＭＯＳ型集積回路のサブスレッショル
ド電流は数μＡ以上である。
電流が流れる原因は、ＭＯＳＦＥＴのドレインやソース
等の拡散層リークおよびゲート酸化膜のリーク等があ
る。このような異常リークを含むＣＭＯＳ型集積回路の
場合は、使用中にさらにリーク電流が増加し故障に到る
可能性がある。このため、通常は出荷検査や受入検査等
で、電源リーク電流を検査し選別している。定格電源電
圧が５Ｖ程度の正常なＣＭＯＳ型集積回路のほとんど
は、電源リーク電流は１００nＡ以下で、異常な場合は
１μＡ以上であり電源リーク電流の選別は容易であっ
た。ところが定格電源電圧が３.３Ｖ以下の低電圧ＣＭ
ＯＳ型集積回路では、上記記載のようにサブスレッショ
ルド電流の値が大きく、その中に異常なリーク電流が含
まれるか否かの識別が困難であった。集積度によって異
なるが、低電圧ＣＭＯＳ型集積回路のサブスレッショル
ド電流は数μＡ以上である。
【０００７】例えば、製造ばらつきによりサブスレッシ
ョルド電流が１０μＡから２０μＡ流れるＣＭＯＳ型集
積回路の場合には、５μＡの異常リーク電流がサブスレ
ッショルド電流に加算された集積回路があっても、サブ
スレッショルド電流の製造ばらつきの中にかくれてしま
い、異常リーク電流が含まれているか否かの識別ができ
ない。上記集積回路を４０ブロックに分割し、それぞれ
のブロックごとの電源リーク電流を測定できれば、各ブ
ロックの平均のサブスレッショルド電流は１／４０にな
り、製造ばらつきにより０.２５μＡから０.５μＡ程度
になる。このため、上記ブロックごとのサブスレッショ
ルド電流に５μＡの異常リーク電流が加算されれば、異
常なリーク電流が流れているか否かの識別を行うことが
容易に可能になる。
ョルド電流が１０μＡから２０μＡ流れるＣＭＯＳ型集
積回路の場合には、５μＡの異常リーク電流がサブスレ
ッショルド電流に加算された集積回路があっても、サブ
スレッショルド電流の製造ばらつきの中にかくれてしま
い、異常リーク電流が含まれているか否かの識別ができ
ない。上記集積回路を４０ブロックに分割し、それぞれ
のブロックごとの電源リーク電流を測定できれば、各ブ
ロックの平均のサブスレッショルド電流は１／４０にな
り、製造ばらつきにより０.２５μＡから０.５μＡ程度
になる。このため、上記ブロックごとのサブスレッショ
ルド電流に５μＡの異常リーク電流が加算されれば、異
常なリーク電流が流れているか否かの識別を行うことが
容易に可能になる。
【０００８】
【実施例】つぎに本発明の実施例を図面とともに説明す
る。図１は本発明によるＣＭＯＳ型集積回路の一実施例
を示す回路図、図２は上記回路図のＳ１，Ｓ２，……Ｓ
ｎに使用するスイッチ回路を示す図、図３は集積回路に
印加する信号の波形および内部回路の選択状態を示す図
である。図１において、電源端子１は正側電圧端子、電
源端子２は接地側端子で、測定端子３はリーク電流測定
用端子である。Ｂ１，Ｂ２，……Ｂｎはブロック分けし
た本体集積回路である。各回路ブロックの正側電源電極
は電源端子１に共通接続され、接地側電極は個々に分離
され、制御回路によりスイッチ回路を通して電源端子２
が測定端子３に接続される。また、Ｓ１，Ｓ２，……Ｓ
ｎは各ブロックの電源切替用スイッチ回路である。図２
に示すスイッチ回路は、ＭＯＳＦＥＴ１および２はＮＭ
ＯＳＦＥＴで、インバータ回路はＣＭＯＳ型インバータ
で構成されている。回路ブロック選択信号ＳＬi＝
“Ｈ”のときにＭＯＳＦＥＴ１がオンしＭＯＳＦＥＴ２
がオフとなり、Ｂiブロックの接地側電極は電源端子２
に接続され、ＳＬi＝“Ｌ”のときにＭＯＳＦＥＴ１が
オフしＭＯＳＦＥＴ２がオンとなり、Ｂiブロックの接
地側電極は測定端子３に接続される。ＤＦＦ１，ＤＦＦ
２，……ＤＦＦｎはディレイフリップフロップ回路であ
る。各ディレイフリップフロップ回路の入力データは左
側から入り右側に出力される。すなわち、従続接続され
た各ディレイフリップフロップ回路（以下ＤＦＦと記
す）は全体としてシフトレジスタ回路として動作する。
ＤＦＦのＳ端子はＤＦＦの出力をセット（“Ｈ”）する
端子、Ｒ端子はＤＦＦの出力をリセット（“Ｌ”）する
端子である。ＳＬ１，ＳＬ２，……ＳＬｎ等の回路ブロ
ック選択信号が“Ｌ”になるとスイッチ回路により回路
ブロックの接地電極は、電源端子２から測定端子３に接
続され、電源端子３と接地間にリーク電流測定装置を接
続すれば電源リーク電流を測定することができる。電源
リーク電流測定時はＳＬ１からＳＬｎの中の１個のみが
“Ｌ”になり、１個のブロックが選択される。ＥＮ端子
は電源リーク電流を測定する場合と本来の集積回路の機
能で動作させる場合との切替え用の端子であり、電源リ
ーク電流を測定は“Ｈ”を、本来の機能で動作させる場
合は“Ｌ”を入力する。Ｒ／Ｓ端子はＤＦＦ１の出力を
セットし、ＤＦＦ２からＤＦＦｎの出力をリセットする
ための入力端子である。ＣＬＫ端子は各ＤＦＦの入力デ
ータを出力に送出するためのクロック信号端子である。
上記ＣＬＫの信号を入力するごとに出力“Ｈ”となるＤ
ＦＦが右側の方向へシフトする。ＥＮ＝“Ｈ”のときに
ＤＦＦiの出力が“Ｈ”になるとＳＬi＝“Ｌ”になる。
ＳＬi＝“Ｌ”になると回路ブロックＢiの接地電極は、
電源端子２から測定端子３に接続される。
る。図１は本発明によるＣＭＯＳ型集積回路の一実施例
を示す回路図、図２は上記回路図のＳ１，Ｓ２，……Ｓ
ｎに使用するスイッチ回路を示す図、図３は集積回路に
印加する信号の波形および内部回路の選択状態を示す図
である。図１において、電源端子１は正側電圧端子、電
源端子２は接地側端子で、測定端子３はリーク電流測定
用端子である。Ｂ１，Ｂ２，……Ｂｎはブロック分けし
た本体集積回路である。各回路ブロックの正側電源電極
は電源端子１に共通接続され、接地側電極は個々に分離
され、制御回路によりスイッチ回路を通して電源端子２
が測定端子３に接続される。また、Ｓ１，Ｓ２，……Ｓ
ｎは各ブロックの電源切替用スイッチ回路である。図２
に示すスイッチ回路は、ＭＯＳＦＥＴ１および２はＮＭ
ＯＳＦＥＴで、インバータ回路はＣＭＯＳ型インバータ
で構成されている。回路ブロック選択信号ＳＬi＝
“Ｈ”のときにＭＯＳＦＥＴ１がオンしＭＯＳＦＥＴ２
がオフとなり、Ｂiブロックの接地側電極は電源端子２
に接続され、ＳＬi＝“Ｌ”のときにＭＯＳＦＥＴ１が
オフしＭＯＳＦＥＴ２がオンとなり、Ｂiブロックの接
地側電極は測定端子３に接続される。ＤＦＦ１，ＤＦＦ
２，……ＤＦＦｎはディレイフリップフロップ回路であ
る。各ディレイフリップフロップ回路の入力データは左
側から入り右側に出力される。すなわち、従続接続され
た各ディレイフリップフロップ回路（以下ＤＦＦと記
す）は全体としてシフトレジスタ回路として動作する。
ＤＦＦのＳ端子はＤＦＦの出力をセット（“Ｈ”）する
端子、Ｒ端子はＤＦＦの出力をリセット（“Ｌ”）する
端子である。ＳＬ１，ＳＬ２，……ＳＬｎ等の回路ブロ
ック選択信号が“Ｌ”になるとスイッチ回路により回路
ブロックの接地電極は、電源端子２から測定端子３に接
続され、電源端子３と接地間にリーク電流測定装置を接
続すれば電源リーク電流を測定することができる。電源
リーク電流測定時はＳＬ１からＳＬｎの中の１個のみが
“Ｌ”になり、１個のブロックが選択される。ＥＮ端子
は電源リーク電流を測定する場合と本来の集積回路の機
能で動作させる場合との切替え用の端子であり、電源リ
ーク電流を測定は“Ｈ”を、本来の機能で動作させる場
合は“Ｌ”を入力する。Ｒ／Ｓ端子はＤＦＦ１の出力を
セットし、ＤＦＦ２からＤＦＦｎの出力をリセットする
ための入力端子である。ＣＬＫ端子は各ＤＦＦの入力デ
ータを出力に送出するためのクロック信号端子である。
上記ＣＬＫの信号を入力するごとに出力“Ｈ”となるＤ
ＦＦが右側の方向へシフトする。ＥＮ＝“Ｈ”のときに
ＤＦＦiの出力が“Ｈ”になるとＳＬi＝“Ｌ”になる。
ＳＬi＝“Ｌ”になると回路ブロックＢiの接地電極は、
電源端子２から測定端子３に接続される。
【０００９】つぎに上記ＣＭＯＳ型集積回路の検査方法
における手順を図３により説明する。まず、電源端子１
と２間に電源電圧を印加し、さらに電源端子２を接地す
る。測定端子３と接地間にリーク電流測定装置を接続す
る。ＥＮ，Ｒ／Ｓ，ＣＬＫの各端子にはつぎに示す順で
電圧を印加して操作する。
における手順を図３により説明する。まず、電源端子１
と２間に電源電圧を印加し、さらに電源端子２を接地す
る。測定端子３と接地間にリーク電流測定装置を接続す
る。ＥＮ，Ｒ／Ｓ，ＣＬＫの各端子にはつぎに示す順で
電圧を印加して操作する。
【００１０】 ＥＮ，Ｒ／Ｓ，ＣＬＫはすべて
“Ｌ”、 Ｒ／Ｓは“Ｌ”→“Ｈ”→“Ｌ”（ＤＦＦ
１をセット、他のすべてのＤＦＦをリセット）、 Ｅ
Ｎを“Ｈ”、 電源リーク電流を測定（回路ブロック
Ｂ１の電源リーク電流が測定される）、 ＣＬＫを
“Ｌ”→“Ｈ”→“Ｌ”（各ＤＦＦの入力データを出力
に送出する）、 電源リーク電流を測定（回路ブロッ
クＢ２の電源リーク電流が測定される）、 上記お
よびの操作を繰り返すことによりＢ３からＢｎまでの
電源リーク電流を測定する。
“Ｌ”、 Ｒ／Ｓは“Ｌ”→“Ｈ”→“Ｌ”（ＤＦＦ
１をセット、他のすべてのＤＦＦをリセット）、 Ｅ
Ｎを“Ｈ”、 電源リーク電流を測定（回路ブロック
Ｂ１の電源リーク電流が測定される）、 ＣＬＫを
“Ｌ”→“Ｈ”→“Ｌ”（各ＤＦＦの入力データを出力
に送出する）、 電源リーク電流を測定（回路ブロッ
クＢ２の電源リーク電流が測定される）、 上記お
よびの操作を繰り返すことによりＢ３からＢｎまでの
電源リーク電流を測定する。
【００１１】上記操作では最初ＤＦＦ１にセットした
“Ｈ”出力が、クロックを入力するごとに各ＤＦＦを右
側方向にシフトすることになる。上記ＤＦＦの出力が
“Ｈ”になると、そのＤＦＦの出力が入力されるＮＡＮ
Ｄゲート１個のみが出力“Ｌ”になる。
“Ｈ”出力が、クロックを入力するごとに各ＤＦＦを右
側方向にシフトすることになる。上記ＤＦＦの出力が
“Ｈ”になると、そのＤＦＦの出力が入力されるＮＡＮ
Ｄゲート１個のみが出力“Ｌ”になる。
【００１２】上記説明では電源端子２を接地電位とする
場合について説明したが、電源端子１を接地電位にする
場合も制御回路やスイッチ回路を若干変更すれば、本発
明を適用することが容易である。また、上記説明では本
来の集積回路に入力する信号について説明しなかった
が、集積回路の内部状態を変化させるためパルスを入力
する場合もある。ただし、電源リーク電流を測定する時
点では、入力を“Ｈ”か“Ｌ”に固定する必要がある。
場合について説明したが、電源端子１を接地電位にする
場合も制御回路やスイッチ回路を若干変更すれば、本発
明を適用することが容易である。また、上記説明では本
来の集積回路に入力する信号について説明しなかった
が、集積回路の内部状態を変化させるためパルスを入力
する場合もある。ただし、電源リーク電流を測定する時
点では、入力を“Ｈ”か“Ｌ”に固定する必要がある。
【００１３】本発明の一実施例として図１に示す回路に
ついて説明したが、ＭＯＳＦＥＴ１，ＭＯＳＦＥＴ２か
らなるスイッチを制御する回路として、すべてのスイッ
チ回路のＭＯＳＦＥＴ１を同時にオンし、ＭＯＳＦＥＴ
２を同時にオフできる機能と、任意の１ブロックについ
てのみＭＯＳＦＥＴ１をオフし、ＭＯＳＦＥＴ２をオン
にできる機能を達成できる回路であれば、図１に示す回
路に限定するものではない。
ついて説明したが、ＭＯＳＦＥＴ１，ＭＯＳＦＥＴ２か
らなるスイッチを制御する回路として、すべてのスイッ
チ回路のＭＯＳＦＥＴ１を同時にオンし、ＭＯＳＦＥＴ
２を同時にオフできる機能と、任意の１ブロックについ
てのみＭＯＳＦＥＴ１をオフし、ＭＯＳＦＥＴ２をオン
にできる機能を達成できる回路であれば、図１に示す回
路に限定するものではない。
【００１４】
【発明の効果】上記のように本発明によるＣＭＯＳ型集
積回路は、複数の回路ブロックから構成されたＣＭＯＳ
型集積回路において、上記回路ブロックは該ブロックご
とに第１の電源端子とその他の電源端子とを有し、上記
第１の電源端子が共通に接続され、その他の電源端子は
上記回路ブロックごとの第１のトランジスタを介して第
２の電源端子に接続し、第２のトランジスタを介して測
定端子に接続し、上記第１のトランジスタの制御端子と
上記第２のトランジスタの制御端子とが、全ての回路ブ
ロックの第１のトランジスタをオンすると同時に第２の
トランジスタをオフする機能と、任意のブロックについ
てのみ第１のトランジスタをオフすると同時に第２のト
ランジスタをオンする機能を有する、制御回路に接続さ
れていることにより、電源リーク電流として大きなサブ
スレッショルド電流が流れるＣＭＯＳ型集積回路につい
て、ブロック分けしたＣＭＯＳ型集積回路本体のブロッ
クごとに、電源リーク電流を検査することができるため
信頼性に影響を与える異常なリーク電流が流れるか否か
を検査することが可能になる。
積回路は、複数の回路ブロックから構成されたＣＭＯＳ
型集積回路において、上記回路ブロックは該ブロックご
とに第１の電源端子とその他の電源端子とを有し、上記
第１の電源端子が共通に接続され、その他の電源端子は
上記回路ブロックごとの第１のトランジスタを介して第
２の電源端子に接続し、第２のトランジスタを介して測
定端子に接続し、上記第１のトランジスタの制御端子と
上記第２のトランジスタの制御端子とが、全ての回路ブ
ロックの第１のトランジスタをオンすると同時に第２の
トランジスタをオフする機能と、任意のブロックについ
てのみ第１のトランジスタをオフすると同時に第２のト
ランジスタをオンする機能を有する、制御回路に接続さ
れていることにより、電源リーク電流として大きなサブ
スレッショルド電流が流れるＣＭＯＳ型集積回路につい
て、ブロック分けしたＣＭＯＳ型集積回路本体のブロッ
クごとに、電源リーク電流を検査することができるため
信頼性に影響を与える異常なリーク電流が流れるか否か
を検査することが可能になる。
【図１】本発明によるＣＭＯＳ型集積回路の一実施例を
示す回路図である。
示す回路図である。
【図２】上記回路図のＳ１，Ｓ２，……Ｓｎに使用する
スイッチ回路を示す図である。
スイッチ回路を示す図である。
【図３】集積回路に印加する信号の波形および内部回路
の選択状態を示す図である。
の選択状態を示す図である。
１：第１の電源端子 ２：その他の電源端子 ３：測定端子 Ｂ１，Ｂ２，……Ｂｎ：ブロック分けした集積回路 ＤＦＦ１，ＤＦＦ２，……ＤＦＦｎ：ディレイフリップ
フロップ回路 Ｒ：ＤＦＦの出力をリセットする端子 Ｓ：ＤＦＦの出力をセットする端子 Ｓ１，Ｓ２，……Ｓｎ：各ブロックの電源切替用スイッ
チ回路
フロップ回路 Ｒ：ＤＦＦの出力をリセットする端子 Ｓ：ＤＦＦの出力をセットする端子 Ｓ１，Ｓ２，……Ｓｎ：各ブロックの電源切替用スイッ
チ回路
Claims (2)
- 【請求項１】複数の回路ブロックから構成されたＣＭＯ
Ｓ型集積回路において、上記回路ブロックは該回路ブロ
ックごとに第１の電源端子とその他の電源端子とを有
し、上記第１の電源端子が共通に接続され、その他の電
源端子は上記回路ブロックごとの第１のトランジスタを
介して第２の電源端子に接続し、第２のトランジスタを
介して測定端子に接続し、上記第１のトランジスタの制
御端子と上記第２のトランジスタの制御端子とが、全て
の回路ブロックの第１のトランジスタをオンすると同時
に第２のトランジスタをオフする機能と、任意のブロッ
クについてのみ第１のトランジスタをオフすると同時に
第２のトランジスタをオンする機能を有する制御回路に
接続されていることを特徴とするＣＭＯＳ型集積回路。 - 【請求項２】ＣＭＯＳ型集積回路を複数の回路ブロック
に分割し、上記回路ブロックごとに第１の電源端子とそ
の他の電源端子とを有し、上記第１の電源端子が共通に
接続され、その他の電源端子は上記回路ブロックごとの
第１のトランジスタを介して第２の電源端子に接続し、
第２のトランジスタを介して測定端子に接続し、上記第
１のトランジスタの制御端子と上記第２のトランジスタ
の制御端子とが、全ての回路ブロックの第１のトランジ
スタをオンすると同時に第２のトランジスタをオフする
機能と、任意のブロックについてのみ第１のトランジス
タをオフすると同時に第２のトランジスタをオンする機
能を有する制御回路を内蔵したＣＭＯＳ型集積回路にお
いて、第１の電源端子と第２の電源端子間に電源電圧を
印加し、測定端子と電源間にリーク電流測定装置を接続
し、上記制御回路により、全ての回路ブロックの第１の
トランジスタをオンにすると同時に第２のトランジスタ
をオフにし、つぎに任意の１個の回路ブロックについて
のみ第１のトランジスタをオフにすると同時に第２のト
ランジスタをオンにして、上記測定端子に流れる当該回
路ブロックの電源リーク電流を測定し、上記工程を繰り
返すことにより全ての回路ブロックの電源リーク電流を
測定して、その電源リーク電流測定値により、ＣＭＯＳ
型集積回路の良否を選別することを特徴とするＣＭＯＳ
型集積回路の検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5183690A JPH0737956A (ja) | 1993-07-26 | 1993-07-26 | Ｃｍｏｓ型集積回路およびその検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5183690A JPH0737956A (ja) | 1993-07-26 | 1993-07-26 | Ｃｍｏｓ型集積回路およびその検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0737956A true JPH0737956A (ja) | 1995-02-07 |
Family
ID=16140236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5183690A Pending JPH0737956A (ja) | 1993-07-26 | 1993-07-26 | Ｃｍｏｓ型集積回路およびその検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0737956A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6693448B1 (en) | 1998-08-24 | 2004-02-17 | Renesas Technology Corporation | Semiconductor integrated circuit |
-
1993
- 1993-07-26 JP JP5183690A patent/JPH0737956A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6693448B1 (en) | 1998-08-24 | 2004-02-17 | Renesas Technology Corporation | Semiconductor integrated circuit |
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