JPH063407A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH063407A JPH063407A JP4165173A JP16517392A JPH063407A JP H063407 A JPH063407 A JP H063407A JP 4165173 A JP4165173 A JP 4165173A JP 16517392 A JP16517392 A JP 16517392A JP H063407 A JPH063407 A JP H063407A
- Authority
- JP
- Japan
- Prior art keywords
- field effect
- effect transistor
- test
- power supply
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】
【目的】CMOSLSIにおいて、電源電流の測定によ
り故障検出を行うテストの精度を向上させると共に、テ
ストパターン数を減らし、テストパターン作成工数を削
減する。 【構成】内部ゲート4Aのグランドライン6に、故障検
出用のテスト回路1を備える。テストモードの時、内部
ゲート4Aに故障があれば、電源電流が増え、NMOS
トランジスタN1のゲート電位が上昇し、このNMOS
トランジスタがオンすることにより、不良検出端子2の
電位がVDDより低下する。
り故障検出を行うテストの精度を向上させると共に、テ
ストパターン数を減らし、テストパターン作成工数を削
減する。 【構成】内部ゲート4Aのグランドライン6に、故障検
出用のテスト回路1を備える。テストモードの時、内部
ゲート4Aに故障があれば、電源電流が増え、NMOS
トランジスタN1のゲート電位が上昇し、このNMOS
トランジスタがオンすることにより、不良検出端子2の
電位がVDDより低下する。
Description
【0001】
【産業上の利用分野】本発明は半導体装置に関し、特に
CMOSトランジスタを用いて集積回路化された半導体
装置に関するものである。
CMOSトランジスタを用いて集積回路化された半導体
装置に関するものである。
【0002】
【従来の技術】正常なCMOS・LSIでは、回路動作
が安定状態にあるときには静的電流がほとんど流れない
のに対して、故障の場合にはかなり大きな静的電流が流
れることが多い。このことを利用して、LSI内部のC
MOS回路のテストとして、電源の静的電流を計測する
ことにより故障を発見することができる。
が安定状態にあるときには静的電流がほとんど流れない
のに対して、故障の場合にはかなり大きな静的電流が流
れることが多い。このことを利用して、LSI内部のC
MOS回路のテストとして、電源の静的電流を計測する
ことにより故障を発見することができる。
【0003】これは、通常、電流テストと呼ばれ、一般
に、外部LSIテスターで電流測定を行う。このテスト
では、LSIテスターでテストパタンを走行させながら
その時の電源電流を計測する。この方法では、出力バッ
ファのスイッチングにより流れる電流も測定してしま
い、正常,異常を誤判定することがあるので、この出力
バッファのスイッチングによる電流を除くため、出力端
子はオープン状態にておき、測定パタンまでテストパタ
ンを走らせ、そこでパタンを止め電源電流を計測するテ
ストも行われる。しかし、このテストでも抵抗付きの入
力端子に流れる電流は測定してしまうので、判定条件を
決めるのが難かしい。
に、外部LSIテスターで電流測定を行う。このテスト
では、LSIテスターでテストパタンを走行させながら
その時の電源電流を計測する。この方法では、出力バッ
ファのスイッチングにより流れる電流も測定してしま
い、正常,異常を誤判定することがあるので、この出力
バッファのスイッチングによる電流を除くため、出力端
子はオープン状態にておき、測定パタンまでテストパタ
ンを走らせ、そこでパタンを止め電源電流を計測するテ
ストも行われる。しかし、このテストでも抵抗付きの入
力端子に流れる電流は測定してしまうので、判定条件を
決めるのが難かしい。
【0004】
【発明が解決しようとする課題】前述のように、外部の
LSIテスターで電源電流を測定する場合、測定時の入
出力の状態によってはLSIの故障に起因する電流以外
の電流も測定してしまうなどの問題があり、電源電流を
測定しただけでは単純にLSIの故障の有無を判定する
事が困難であった。
LSIテスターで電源電流を測定する場合、測定時の入
出力の状態によってはLSIの故障に起因する電流以外
の電流も測定してしまうなどの問題があり、電源電流を
測定しただけでは単純にLSIの故障の有無を判定する
事が困難であった。
【0005】また従来のテストパタン作成法では、内部
回路の故障箇所の場所と故障情報とを出力端子まで伝搬
させなくてはならないので、現在のゲートアレイの傾向
のように、回路規模が大きくなるにつれて、多大の工数
をテストパタン作成に費やさなくてはならない。
回路の故障箇所の場所と故障情報とを出力端子まで伝搬
させなくてはならないので、現在のゲートアレイの傾向
のように、回路規模が大きくなるにつれて、多大の工数
をテストパタン作成に費やさなくてはならない。
【0006】
【課題を解決するための手段】本発明の半導体装置は、
半導体チップに外部から入力される二値制御信号によっ
て制御され、前記二値制御信号の一方の状態において、
前記半導体チップ上に設けられた内部ゲートごとに流れ
る直流電源電流の大小を電源配線の直流電圧の高低とし
て検出し、前記電源電流値に対応した電位の信号を前記
半導体チップ外部へ出力するテスト回路を備えている。
半導体チップに外部から入力される二値制御信号によっ
て制御され、前記二値制御信号の一方の状態において、
前記半導体チップ上に設けられた内部ゲートごとに流れ
る直流電源電流の大小を電源配線の直流電圧の高低とし
て検出し、前記電源電流値に対応した電位の信号を前記
半導体チップ外部へ出力するテスト回路を備えている。
【0007】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図1は、本発明の第1の実施例の
ブロック図である。図1を参照すると、本実施例は、内
部ゲート4Aのグランドライン6に接続されたテスト回
路1を備えている。
を参照して説明する。図1は、本発明の第1の実施例の
ブロック図である。図1を参照すると、本実施例は、内
部ゲート4Aのグランドライン6に接続されたテスト回
路1を備えている。
【0008】内部ゲート4としては、一例として、PM
OSトランジスタP2とNMOSトランジスタN2とか
らなるCMOSインバータを示してある。この内部ゲー
ト4は、前段の回路(図示せず)から入力信号INを入
力され、次段の回路(図示せず)に出力信号OUTを伝
達する。内部ゲート4は、CMOSインバータに限られ
るものではなく、他の基本論理ゲートあるいはそれを組
み合せた論理回路であってもよい。
OSトランジスタP2とNMOSトランジスタN2とか
らなるCMOSインバータを示してある。この内部ゲー
ト4は、前段の回路(図示せず)から入力信号INを入
力され、次段の回路(図示せず)に出力信号OUTを伝
達する。内部ゲート4は、CMOSインバータに限られ
るものではなく、他の基本論理ゲートあるいはそれを組
み合せた論理回路であってもよい。
【0009】テスト回路1は、ドレイン電極どうしを共
通にして直列に接続されたPMOSトランジスタP1お
よびNMOSトランジスタN1と、ドレイン電極がこの
NMOSトランジスタN1のゲート電極に接続されたN
MOSトランジスタN3とからなっている。PMOSト
ランジスタP1のゲート電極とNMOSトランジスタN
3のゲート電極とはテスト切り換え端子3に接続されて
おり、ここにチップ外部からテスト信号TSTが入力さ
れる。NMOSトランジスタN1のゲート電極とNMO
SトランジスタN3のドレイン電極とは、グランドライ
ン6に接続されている。PMOSトランジスタP1とN
MOSトランジスタN1の共通のドレイン電極は不良検
出端子2に接続され、ここからテスト結果の信号Eがチ
ップ外部へ出力される。
通にして直列に接続されたPMOSトランジスタP1お
よびNMOSトランジスタN1と、ドレイン電極がこの
NMOSトランジスタN1のゲート電極に接続されたN
MOSトランジスタN3とからなっている。PMOSト
ランジスタP1のゲート電極とNMOSトランジスタN
3のゲート電極とはテスト切り換え端子3に接続されて
おり、ここにチップ外部からテスト信号TSTが入力さ
れる。NMOSトランジスタN1のゲート電極とNMO
SトランジスタN3のドレイン電極とは、グランドライ
ン6に接続されている。PMOSトランジスタP1とN
MOSトランジスタN1の共通のドレイン電極は不良検
出端子2に接続され、ここからテスト結果の信号Eがチ
ップ外部へ出力される。
【0010】本実施例では、テスト回路1は、LSIチ
ップ内部に設けられる内部ゲート4の近辺に設けられ
る。一方、テスト切り換え端子3と不良検出端子2と
は、通常チップの周辺部に配置されるLSIの入出力回
路領域近辺に設けられる。
ップ内部に設けられる内部ゲート4の近辺に設けられ
る。一方、テスト切り換え端子3と不良検出端子2と
は、通常チップの周辺部に配置されるLSIの入出力回
路領域近辺に設けられる。
【0011】本実施例において、通常の動作のときは、
テスト切り換え端子3をハイの状態に固定して、PMO
SトランジスタP1をオフ、NMOSトランジスタN3
をオン、NMOSトランジスタN1をオフ、不良検出端
子2をハイインピーダンス状態にする。
テスト切り換え端子3をハイの状態に固定して、PMO
SトランジスタP1をオフ、NMOSトランジスタN3
をオン、NMOSトランジスタN1をオフ、不良検出端
子2をハイインピーダンス状態にする。
【0012】テストモードのときは、テスト切り換え端
子3をロウにする。従って、NMOSトランジスタN3
がオフ、PMOSトランジスタP1がオン、NMOSト
ランジスタN1がオフとなって、不良検出端子2の電位
はVDD(高位電源ライン8の電位)の状態になってい
る。この状態で、内部ゲート4Aの入力端にあるレベル
の入力信号INを入れたとき、ゲート短絡などの不良に
より、グランドライン6に電流が流れると、その電流に
よりNMOSトランジスタのゲート電位VG が上昇す
る。この電位VG がNMOSトランジスタN1のしきい
値電圧より大きくなる場合、このNMOSトランジスタ
N1がオンし不良検出端子2の出力信号Eの電位はVDD
よりグランドレベルに近くなる。これによって故障が起
きていることを知ることができる。
子3をロウにする。従って、NMOSトランジスタN3
がオフ、PMOSトランジスタP1がオン、NMOSト
ランジスタN1がオフとなって、不良検出端子2の電位
はVDD(高位電源ライン8の電位)の状態になってい
る。この状態で、内部ゲート4Aの入力端にあるレベル
の入力信号INを入れたとき、ゲート短絡などの不良に
より、グランドライン6に電流が流れると、その電流に
よりNMOSトランジスタのゲート電位VG が上昇す
る。この電位VG がNMOSトランジスタN1のしきい
値電圧より大きくなる場合、このNMOSトランジスタ
N1がオンし不良検出端子2の出力信号Eの電位はVDD
よりグランドレベルに近くなる。これによって故障が起
きていることを知ることができる。
【0013】尚、図1において、通常動作状態での性能
の低下を防ぐ為にもうけられた端子9は、テストモード
のときはオープン状態にする。
の低下を防ぐ為にもうけられた端子9は、テストモード
のときはオープン状態にする。
【0014】次に、本発明の第2の実施例について説明
する。図2は、本発明の第2の実施例のブロック図であ
る。図2を参照すると、本実施例は、テスト回路1を複
数個備え、デコーダ7により、それらのテスト回路のテ
スト切り換え端子を選択できる構成になっている。
する。図2は、本発明の第2の実施例のブロック図であ
る。図2を参照すると、本実施例は、テスト回路1を複
数個備え、デコーダ7により、それらのテスト回路のテ
スト切り換え端子を選択できる構成になっている。
【0015】本実施例では、テストモードのとき、デコ
ーダ7によって、内部ゲート4B,4C,4D,4Eご
とにテストすることにより、故障がある場合その故障箇
所をある程度絞り込むことができる。
ーダ7によって、内部ゲート4B,4C,4D,4Eご
とにテストすることにより、故障がある場合その故障箇
所をある程度絞り込むことができる。
【0016】
【発明の効果】以上説明したように、本発明によれば、
CMOSLSI内部に電源ラインの電位の変動を検出す
るテスト回路を備えることにより、内部ゲートの故障検
出の精度を向上させることができる。
CMOSLSI内部に電源ラインの電位の変動を検出す
るテスト回路を備えることにより、内部ゲートの故障検
出の精度を向上させることができる。
【0017】また、テストは、故障の顕在化のみで十分
であるので、テストパターンとしては、通常のパタン数
より大幅に減らすことができ、テストパターン作成に費
やす工数を削減できる。
であるので、テストパターンとしては、通常のパタン数
より大幅に減らすことができ、テストパターン作成に費
やす工数を削減できる。
【図1】本発明の第1の実施例のブロック図である。
【図2】本発明の第2の実施例のブロック図である。
1 テスト回路 2 不良検出端子 3 テスト切り換え端子 4A,4B,4C,4D,4E 内部ゲート 6 グランドライン 7 デコーダ 8 高位電源ライン 9 端子
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 27/04 T 8427−4M 27/092 29/784
Claims (2)
- 【請求項1】 半導体チップに外部から入力される二値
制御信号によって制御され、前記二値制御信号の一方の
状態において、前記半導体チップ上に設けられた内部ゲ
ートごとに流れる直流電源電流の大小を電源配線の直流
電圧の高低として検出し、前記電源電流値に対応した電
位の信号を前記半導体チップ外部へ出力するテスト回路
を備えたことを特徴とする半導体装置。 - 【請求項2】 互いのドレイン電極どうしが接続された
PMOS電界効果トランジスタおよび第1のNMOS電
界効果トランジスタと、ドレイン電極が前記第1のNM
OS電界効果トランジスタのゲート電極に接続された第
2のNMOS電界効果トランジスタとを備え、 前記PMOS電界効果トランジスタのソース電極に高位
電源電位を与え、 前記PMOS電界効果トランジスタのゲート電極および
前記第2の電界効果トランジスタのゲート電極に半導体
チップ外部からの二値制御信号を入力し、 前記第1のNMOS電界効果トランジスタのゲート電極
を、前記半導体チップに設けられた内部ゲートのグラン
ド配線に接続し、 前記PMOS電界効果トランジスタおよび前記第1のN
MOS電界効果トランジスタのドレイン電極から前記半
導体チップ外部への出力信号を取り出す構成のテスト回
路を有することを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4165173A JP2894090B2 (ja) | 1992-06-24 | 1992-06-24 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4165173A JP2894090B2 (ja) | 1992-06-24 | 1992-06-24 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH063407A true JPH063407A (ja) | 1994-01-11 |
JP2894090B2 JP2894090B2 (ja) | 1999-05-24 |
Family
ID=15807246
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4165173A Expired - Lifetime JP2894090B2 (ja) | 1992-06-24 | 1992-06-24 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2894090B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000011486A1 (fr) * | 1998-08-24 | 2000-03-02 | Hitachi, Ltd. | Circuit integre a semi-conducteur |
-
1992
- 1992-06-24 JP JP4165173A patent/JP2894090B2/ja not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2000011486A1 (fr) * | 1998-08-24 | 2000-03-02 | Hitachi, Ltd. | Circuit integre a semi-conducteur |
KR100832187B1 (ko) * | 1998-08-24 | 2008-05-23 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로 |
Also Published As
Publication number | Publication date |
---|---|
JP2894090B2 (ja) | 1999-05-24 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990202 |