JP2003057312A - 半導体回路 - Google Patents

Abstract

(57)【要約】 【課題】 スクリーニング効果の高い静止電源電流測定
を行なうことが可能な半導体回路を提供する。 【解決手段】 ＣＭＯＳ回路１Ａは、ＣＭＯＳ回路装置
１００で仕様上の動作をする通常回路領域５と、通常回
路領域５で論理の不具合により回路が正常に動作しない
場合に修復のために利用するテスト回路領域１０Ａとか
ら構成されている。通常回路領域５には、通常セル６が
設けられており、テスト回路領域１０Ａには、ＣＭＯＳ
インバータを備えるリペアセル１１が設けられている。
通常セル６は、電源用パッドＶｄｄＡおよびグラウン
ド用パッドＧＮＤおよびＧＮＤ’に接続されている。ま
た、通常セル６の入力側は、入力用パッド７に接続され
ており、出力側は、出力用パッド８に接続されている。
リペアセル１１は、電源用パッドＶｄｄＢおよびグラウ
ンド用パッドＧＮＤおよびＧＮＤ’に接続されている。
また、リペアセル１１の入力側は、電源用パッドＶｄｄ
Ｂに接続されており、出力側は、出力用パッド１３に接
続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＭＯＳ回路装置
の静止電源電流測定に関し、特に、ＣＭＯＳ回路装置の
スクリーニング効果の向上に関する。

【０００２】

【従来の技術】一般に、ＣＭＯＳ論理回路を主体とした
半導体集積回路チップの不良判別を行なう手法として、
回路の静止状態での電源電流を測定し、故障による異常
電流を検出する方法（静止電源電流測定）が用いられ
る。この方法は、静止状態ではＰチャネル型ＭＯＳトラ
ンジスタまたはＮチャネルＭＯＳトランジスタのいずれ
かがオフ状態となって大きなＤＣ電流が流れない、とい
うＣＭＯＳ回路の特性を利用している。

【０００３】以下に、従来の静止電源電流測定について
説明する。

【０００４】（第１の従来技術）図５は、従来のＣＭＯ
Ｓ回路装置の構成を示す図である。

【０００５】図５に示すように、ＣＭＯＳ回路装置５０
０は、矩形の半導体チップであり、内部に設けられたＣ
ＭＯＳ回路１と、半導体チップの４つの端辺に設けられ
た複数のパッド２とを備える。

【０００６】ＣＭＯＳ回路１は、ＣＭＯＳ回路装置５０
０で仕様上の動作をする通常回路領域５と、通常回路領
域５で論理の不具合により回路が正常に動作しない場合
に修復のために利用するテスト回路領域１０とから構成
されている。通常回路領域５には、通常セル６が設けら
れており、テスト回路領域１０には、リペアセル１１が
設けられている。なお、ここでは、簡単のために通常セ
ル６およびリペアセル１１には、いずれもＣＭＯＳイン
バータを代表的に示し、他の回路を省略している。しか
しながら、実際には通常セル６およびリペアセル１１
は、多数のＣＭＯＳトランジスタを組み合わせた回路か
ら構成されている。

【０００７】パッド２は、通常セル６の入力側に接続さ
れる入力用パッド７、通常セル６の出力側に接続される
出力用パッド８、リペアセル１１の出力側に接続される
出力用パッド１３、電源用パッドＶｄｄＡと、電源用パ
ッドＶｄｄＢと、グラウンド用パッドＧＮＤと、グラウ
ンド用パッドＧＮＤ’とを含む。

【０００８】通常セル６は、電源用パッドＶｄｄＡおよ
びグラウンド用パッドＧＮＤおよびＧＮＤ’に接続され
ている。また、通常セル６の入力側は、入力用パッド７
に接続されており、出力側は、出力用パッド８に接続さ
れている。

【０００９】リペアセル１１は、電源用パッドＶｄｄＢ
およびグラウンド用パッドＧＮＤおよびＧＮＤ’に接続
されている。また、リペアセル１１の入力側は、電源用
パッドＶｄｄＡに接続されており、出力側は、出力用パ
ッド１３に接続されている。つまり、電源用パッドＶｄ
ｄＢは、電源用パッドＶｄｄＡと全く同じ電圧が印加さ
れる。

【００１０】以上のように構成されたＣＭＯＳ回路装置
５００における静止電源電流測定を説明する。

【００１１】まず、全てのパッド２からリセット電圧を
印加した後、全てのパッド２からベクターパターン信号
を入力し、ＣＭＯＳ回路１を静止状態とする。この状態
で、電源ＶｄｄＡおよび電源ＶｄｄＢと、グラウンドＧ
ＮＤおよびＧＮＤ’との間に電流計を接続する。このこ
とによって、通常セル６、リペアセル１１等を含めたＣ
ＭＯＳ回路装置５００全体の静止電源電流を測定する。
この結果と、既に得られた判定値とを比較することによ
って良品／不良品検査を行なう。

【００１２】（第２の従来技術）特開平０８−２７１５
８４号公報には、ワンチップ構成のＣＭＯＳ回路装置が
備える多数のＣＭＯＳ回路を、いくつかの領域に分割
し、その分離された領域の回路ごとに、上記第１の従来
技術と同様の静止電源電流測定を行なう方法が開示され
ている。この方法では、判定値として、既に評価して得
られた良品／不良品検査に用いた判定値が用いられる。

【００１３】（第３の従来技術）図６は、従来の多電源
用Ｉ／Ｏパッドを備える半導体チップに設けられたＣＭ
ＯＳ回路の構成を示す図である。

【００１４】図６に示すように、ＣＭＯＳ回路１Ｆは、
高電圧側の入力バッファ２１、高電圧から低電圧へ変換
するレベルシフタ２２、低電圧側の入力バッファ２３、
外部入出力端子２４、内部回路（不図示）に接続されて
いる出力用端子２５、高電圧電源用パッドＶｄｄ、低電
圧電源用パッドＬＶｄｄ、グラウンド用パッドＧＮＤ、
ＣＭＯＳ回路（不図示）に接続されている入力用端子３
９、低電圧側の出力バッファ４０、低電圧から高電圧へ
変換するレベルシフタ４１、高電圧側の出力バッファ４
２および入出力の方向を制御する入出力制御信号用端子
４３を備える。

【００１５】低電圧側の出力バッファ４０は、低電圧電
源用パッドＬＶｄｄＡおよびグラウンド用パッドＧＮＤ
に接続されている。また、出力バッファ４０の入力側
は、入力側が端子３９に接続されており、出力側はレベ
ルシフタ４１に接続されている。

【００１６】高電圧側の出力バッファ４２は、低電圧電
源用パッドＬｄｄＡおよびグラウンド用パッドＧＮＤに
接続されている。また、出力バッファ４２の入力側は、
レベルシフタ４１および入出力制御信号用端子４３に接
続されており、出力側は次に述べる高電圧側の入力バッ
ファ２１の入力側に接続されている。

【００１７】高電圧側の入力バッファ２１は、高電圧電
源用パッドＶｄｄＡおよびグラウンド用パッドＧＮＤに
接続されている。入力バッファ２１の入力側は、外部入
出力端子２４および高電圧側の出力バッファ４２の出力
側に接続されており、出力側はレベルシフタ２２に接続
されている。

【００１８】低電圧側の入力バッファ２３は、低電圧電
源用パッドＬｄｄＡおよびグラウンド用パッドＧＮＤに
接続されている。また、入力バッファ２３の入力側は、
レベルシフタ２２に接続されており、出力側は出力用端
子２５に接続されている。

【００１９】以上のように構成されたＣＭＯＳ回路１Ｆ
の動作を説明する。なお、上記従来のＣＭＯＳ回路１Ｆ
は、静止電源電流測定のための付加的な回路を備えてい
ない。

【００２０】まず、外部からの信号入力時には、入出力
制御信号用端子４３を、レベルシフタ４１の出力が外部
入出力端子２４に伝搬されないように設定し、外部入出
力端子２４から信号電圧をバッファ２１に印加する。こ
のとき、外部入出力端子２４における電圧の振幅は、０
Ｖから高電圧側最大電圧（例えば３．３Ｖ）である。

【００２１】次に、高電圧側入力バッファ２１は、外部
入出力端子２４の入力を論理反転してレベルシフタ２２
に出力する。レベルシフタ２２は、入力信号の電圧の振
幅を高電圧動作トランジスタから低電圧動作トランジス
タ用にレベル変換する。例えば、高電圧側の振幅０Ｖか
ら３．３Ｖを、低電圧側の振幅０Ｖから１．８Ｖに変換
する。低電圧側入力バッファ２３は論理反転し、出力用
端子２５を通じてＣＭＯＳ回路内部へ信号を出力する。

【００２２】外部への出力時は、回路内部の低電圧動作
トランジスタから低電圧側出力バッファ４０へ信号が入
力される。低電圧側出力バッファ４０は、信号を論理反
転しレベルシフタ４１へ出力する。レベルシフタ４１
は、入力幅の振幅を低電圧動作トランジスタから高電圧
動作トランジスタ用にレベル変換する。例えば、低電圧
側の振幅０Ｖから１．８Ｖを高電圧側の振幅０Ｖから
３．３Ｖに変換する。低電圧側出力バッファ４２は、論
理を反転し、入出力制御信号端子４３の出力信号に従っ
て外部入出力端子２４に信号を出力する。

【００２３】以上のように構成されたＣＭＯＳ回路１Ｆ
と、ＣＭＯＳ回路１Ｆに接続されている内部回路（不図
示）とを合わせた回路全体の静止電源電流測定は、上記
第１の従来技術と同様の方法である。

【００２４】（第４の従来技術）特許第２９０７２７８
号公報に開示されている半導体装置の試験方法のよう
に、予めＣＭＯＳ回路内にトランジスタのゲートを開放
したテスト回路を設けて、このテスト回路の静止電源電
流を測定することによって、静止電源電流による良品／
不良品検査の判定値を設定する。

【００２５】

【発明が解決しようとする課題】ＭＯＳトランジスタの
製造においては、微細化が進むにつれて、ゲート酸化膜
厚の薄膜化で耐圧が低下するという信頼性の問題と、集
積度が増大するに伴って消費電力が増えるという問題と
がある。そこで、これらの問題を解決するために、電源
電圧を小さくする傾向にある。

【００２６】一方、電源電圧が下がってくると、ＭＯＳ
トランジスタに流れる電流が減少するので、回路の動作
速度が低下する。このような電源電圧の減少で生じる動
作速度の低下を防ぐために、ＭＯＳトランジスタのデバ
イス特性の設定としては、しきい値電圧も同時に小さく
する傾向にある。

【００２７】しかしながら、しきい値電圧を小さくする
とトランジスタのオフリーク電流が増加するという別の
問題が生じてくる。つまり、ＣＭＯＳ回路の微細化およ
び集積化が進むにつれて、トランジスタ１個当たりの静
止電源電流値が増加する。従って、たとえ良品であって
も静止電源電流値がゼロに近い値とはならない。つま
り、トランジスタのオフリーク電流と、異常電流との判
別がつきにくくなる。

【００２８】また、量産時では、トランジスタの特性に
ばらつきが生じやすくなる。このため、ＣＭＯＳ回路の
良品と不良品とを選別する判定値は、個々のＣＭＯＳ回
路について最適な値を設定することが本来望ましい。し
かしながら、上記第１および第２の従来技術では、通常
セル６、リペアセル１１等を含めたＣＭＯＳ回路装置全
体の静止電源電流を測定するのみであり、個々のＣＭＯ
Ｓ回路について最適な値を設定することができない。従
って、ＣＭＯＳ回路毎に生じるトランジスタの特性のば
らつき見込んで、判定値を最適と考えられる値よりも高
く設定する必要がある。このことによって、スクリーニ
ング効果が低くなるという不具合がある。

【００２９】さらに、静止電源電流測定において、ＣＭ
ＯＳ回路を静止状態に移行させるためにベクターパター
ンを入力する必要がある。また、静止状態に移行しても
静止電源電流が大きくなる傾向があるため、良品であっ
ても正常に静止状態に移行したのか否かの判定が困難な
場合がある。

【００３０】また、第２の従来技術では、静止電源電流
測定を行なう際にＣＭＯＳ回路をいくつかの領域に分割
するための回路を別途設ける必要がある。このため、回
路構成が大きくなり、静止状態に移行させるためのベク
ターパターンが増大する。

【００３１】第３および第４の従来技術では、上記第１
の従来技術と同様にスクリーニング効果が低くなると言
う不具合に加えて、上記第１の従来技術と同様にスクリ
ーニング効果が低くなると言う不具合に加えて、ＣＭＯ
Ｓ回路に常時電流が流れる、ならびにゲートに印加する
電圧を自由に設定できないという不具合がある。

【００３２】本発明は、上記不具合を解決するためにな
されたものであり、スクリーニング効果の高い静止電源
電流測定を行なうことが可能な半導体回路を提供するこ
とを目的とする。

【００３３】

【課題を解決するための手段】本発明の半導体回路は、
半導体チップに形成され、第１電源ラインと接地ライン
とに接続されているＣＭＯＳ論理回路をテストするため
の半導体回路であって、上記半導体チップに形成され、
上記第１電源ラインと異なる第２電源ラインと上記接地
ラインとに接続され、且つ、上記第１電源ラインとは切
り離されているＣＭＯＳセルを備える。

【００３４】本発明の半導体回路では、ＣＭＯＳセルが
第１電源ラインとは切り離されている。このため、本発
明の半導体回路と共通の半導体チップに形成されたＣＭ
ＯＳ論理回路から分離して、本発明の半導体回路の静止
電源電流を測定することができる。このことによって、
半導体回路の静止電源電流値に基づいて共通の半導体チ
ップに形成されたＣＭＯＳ論理回路の良品／不良品検査
を行なうことができる。量産時においてＣＭＯＳ論理回
路および半導体回路のトランジスタの特性にばらつきが
生じたとしても、静止電源電流測定において、ＣＭＯＳ
論理回路の良品と不良品とを選別する判定値を、それぞ
れのＣＭＯＳ論理回路について、それぞれ共通の半導体
チップに形成された本発明の半導体回路の静止電源電流
測定の結果から最適な値に設定することができる。従っ
て、スクリーニング効果を従来よりも高めることができ
る。

【００３５】上記ＣＭＯＳセルは、配線工程において上
記ＣＭＯＳ論理回路を修正するために利用可能なリペア
セルであってもよい。

【００３６】上記ＣＭＯＳセルは、上記第２電源ライン
に接続されている入力端子を有していてもよい。

【００３７】上記ＣＭＯＳセルは、上記第１電源ライン
および上記第２電源ラインとは異なる第３電源ラインに
接続されている入力端子を有していることが好ましい。

【００３８】静止電源電流測定において、第３電源ライ
ンの電圧を段階的に変化させることによって、ＣＭＯＳ
セルが有するＭＯＳトランジスタのしきい値電圧を測定
することができる。このため、本発明の半導体回路と共
通の半導体チップに形成されたＣＭＯＳ論理回路から本
発明の半導体回路を分離して、ＣＭＯＳセルの各ＭＯＳ
トランジスタのしきい値電圧を測定することができる。
予めＣＭＯＳセルの各ＭＯＳトランジスタのしきい値電
圧と、ＣＭＯＳ論理回路の静止電源電流との関係を評価
しておくことによって、この評価結果と上記のしきい値
電圧に基づいて、ＣＭＯＳ回路装置の静止電源電流値の
判定値を設定することができる。ＣＭＯＳ論理回路の静
止電源電流を測定することによって得られた静止電源電
流値と上記判定値と比較することによって良品／不良品
検査を行なうことができる。

【００３９】本発明の半導体回路は、半導体チップに形
成され、第１電源ラインと接地ラインとに接続されてい
るＣＭＯＳ論理回路をテストするための半導体回路であ
って、上記半導体チップに形成され、上記第１電源ライ
ンとは異なる第２電源ラインと、上記接地ラインとに接
続されており、上記ＣＭＯＳ論理回路の出力を受ける入
力端子を有し、上記入力端子は、上記第１電源ラインお
よび上記第２電源ラインとはそれぞれ異なる上記第３電
源ラインに接続されているＣＭＯＳセルを備える。

【００４０】本発明の半導体回路では、ＣＭＯＳセルが
第１電源ラインとは切り離されている。このため、本発
明の半導体回路と共通の半導体チップに形成されたＣＭ
ＯＳ論理回路から本発明の半導体回路を分離して、ＣＭ
ＯＳセルの各ＭＯＳトランジスタのしきい値電圧を測定
することができる。予めＣＭＯＳセルの各ＭＯＳトラン
ジスタのしきい値電圧と、ＣＭＯＳ論理回路の静止電源
電流との関係を評価しておくことによって、この評価結
果と上記のしきい値電圧に基づいて、ＣＭＯＳ回路装置
の静止電源電流値の判定値を設定することができる。Ｃ
ＭＯＳ論理回路の静止電源電流を測定することによって
得られた静止電源電流値と上記判定値と比較することに
よって良品／不良品検査を行なうことができる。

【００４１】上記第２電源ラインと上記接地ラインとに
接続され、上記ＣＭＯＳ論理回路の出力を受ける入力端
子を有するトライステートバッファＣＭＯＳをさらに備
え、上記トライステートバッファＣＭＯＳの入力端子
は、上記第３電源ラインに接続されており、上記トライ
ステートバッファＣＭＯＳの出力信号は、上記ＣＭＯＳ
論理回路の外部から観測可能となるように接続されてい
てもよい。

【００４２】このことによって、第３電源ラインの電圧
を変化させることによって、トライステートバッファＣ
ＭＯＳが有する各ＭＯＳトランジスタのしきい値電圧を
測定することができる。予めトライステートバッファＣ
ＭＯＳの各ＭＯＳトランジスタのしきい値電圧と、ＣＭ
ＯＳ論理回路の静止電源電流との関係を評価しておくこ
とによって、この評価結果と上記のしきい値電圧に基づ
いて、ＣＭＯＳ回路装置の静止電源電流値の判定値を設
定することができる。ＣＭＯＳ論理回路の静止電源電流
を測定することによって得られた静止電源電流値と上記
判定値と比較することによって良品／不良品検査を行な
うことができる。

【００４３】

【発明の実施の形態】以下に本発明の実施形態ついて、
図面を参照しながら説明する。簡単のため、各実施形態
に共通する構成要素は、同一の参照符号で示す。なお、
本明細書中で使用される用語「接続」は、特に記載のな
い限り「電気的接続」を意味する。

【００４４】（実施形態１）図１は、本実施形態のワン
チップ構成のＣＭＯＳ回路装置の構成を示す図である。

【００４５】図１に示すように、ＣＭＯＳ回路装置１０
０は、矩形の半導体チップであり、内部に設けられたＣ
ＭＯＳ回路１Ａと、半導体チップの４つの端辺に設けら
れた複数のパッド２とを備える。

【００４６】ＣＭＯＳ回路１Ａは、ＣＭＯＳ回路装置１
００で仕様上の動作をする通常回路領域５と、テスト回
路領域１０Ａとから構成されている。通常回路領域５に
は、通常セル６が設けられており、テスト回路領域１０
Ａには、ＣＭＯＳインバータを備えるリペアセル１１が
設けられている。リペアセル１１は、通常回路領域５で
論理の不具合により回路が正常に動作しない場合に修復
のためにも利用される。なお、ここでは、簡単のために
通常セル６およびリペアセル１１には、いずれもＣＭＯ
Ｓインバータを代表的に示している。しかしながら、実
際には通常セル６およびリペアセル１１は、多数のＣＭ
ＯＳトランジスタを組み合わせた回路から構成されてい
てもよい。

【００４７】パッド２は、通常セル６の入力側に接続さ
れる入力用パッド７、通常セル６の出力側に接続される
出力用パッド８、リペアセル１１の出力側に接続される
出力用パッド１３、電源用パッドＶｄｄＡと、電源用パ
ッドＶｄｄＢと、グラウンド用パッドＧＮＤと、グラウ
ンド用パッドＧＮＤ’とを含む。特に本実施形態では、
上記第１の従来技術（図５参照）とは異なり、電源用パ
ッドＶｄｄＡと電源用パッドＶｄｄＢとは分離されてい
る。

【００４８】通常セル６は、電源用パッドＶｄｄＡおよ
びグラウンド用パッドＧＮＤおよびＧＮＤ’に接続され
ている。また、通常セル６の入力側は、入力用パッド７
に接続されており、出力側は、出力用パッド８に接続さ
れている。

【００４９】リペアセル１１は、電源用パッドＶｄｄＢ
およびグラウンド用パッドＧＮＤおよびＧＮＤ’に接続
されている。また、リペアセル１１の入力側は、電源用
パッドＶｄｄＢに接続されており、出力側は、出力用パ
ッド１３に接続されている。

【００５０】次に、上記構成を有するＣＭＯＳ回路装置
１００について、静止電源電流測定におけるその動作を
説明する。

【００５１】まず、検査対象となるＣＭＯＳ回路１Ａを
安定化させるためリセット信号を入力する。

【００５２】テスト回路領域１０Ａ内の全論理回路の全
入力信号の論理値は、電源用パッドＶｄｄＣが論理値０
または１のいずれかに常に固定された静止状態である。
この状態で、電源用パッドＶｄｄＢとグラウンドＧＮＤ
との間に電流計を接続することによって、リペアセル１
１を含めたテスト回路領域１０Ａの静止電源電流を測定
する。

【００５３】テスト回路領域１０Ａは、予め電源が分離
されており、且つ、常に静止状態であるので、極めて容
易に、且つ、確実に静止電源電流測定を行なうことがで
きる。上記のように測定した静止電源電流値と、試作時
での標準サンプルで評価して得られたテスト回路領域１
０Ａの静止電源電流値とを比較することによって、検査
に用いる半導体チップに設けられたＣＭＯＳ回路１Ａの
静止電源電流値の判定値を設定する。

【００５４】次に、パッド２からベクターパターンを入
力し、ＣＭＯＳ回路１Ａを静止状態にする。この静止状
態において、電源用パッドＶｄｄＡとグラウンドＧＮＤ
との間に電流計を接続することによって、ＣＭＯＳ回路
１Ａのうち、テスト回路領域１０Ａ以外の領域、つまり
通常回路領域５にある回路の静止電源電流値を測定する
ことができる。ＣＭＯＳ回路１Ａ全体の静止電源電流値
と上記判定値とを比較することによって、ＣＭＯＳ回路
１Ａが設けられたＣＭＯＳ回路装置１００の良品／不良
品検査を行なう。

【００５５】本実施形態によれば、量産時においてトラ
ンジスタの特性にばらつきが生じたとしても、ＣＭＯＳ
回路の良品と不良品とを選別する判定値を、個々のＣＭ
ＯＳ回路について最適な値に設定することができる。こ
のため、スクリーニング効果が従来に比べて高くなる。

【００５６】なお、上記の検査方法の代わりに、特開２
０００−２０６１７４号公報方法に開示されている検査
方法に従ってもよい。

【００５７】また、リペアセル１１の入力側は、本実施
形態では電源用パッドＶｄｄＢに接続されているが、テ
スト回路領域１０Ａ内の電源用パッドＶｄｄＢ以外の端
子に接続されていても同様の検査を行なうことができ
る。

【００５８】さらに、テスト回路領域１０Ａは、通常動
作では動作せず、一般ユーザに仕様として公開しないテ
スト専用回路であってもよい。

【００５９】（実施形態２）図２は、本実施形態の静止
電源電流測定を行なうためのテスト回路を備えるワンチ
ップ構成のＣＭＯＳ回路装置の構成を示す図である。

【００６０】図２に示すように、本実施形態のＣＭＯＳ
回路装置２００は、上記実施形態１で示したものとほぼ
同じ構成を有している。但し、ＣＭＯＳ回路１Ｂにおい
てリペアセル１１の入力側と電源用パッドＶｄｄＣとが
互いに接続されている点で上記実施形態１と異なる。つ
まり、本実施形態では、上記第１の従来技術（図５参
照）とは異なり、通常回路領域５に設けられた電源用パ
ッドＶｄｄＡと、テスト回路領域１０Ｂに設けられた電
源用パッドＶｄｄＢおよび電源用パッドＶｄｄＣとが分
離されている。

【００６１】以上のように構成されたＣＭＯＳ回路１Ｂ
における静止電源電流測定について、以下にその動作を
説明する。

【００６２】まず、検査対象となるＣＭＯＳ回路１Ｂを
安定化させるためリセットを入力する。テスト回路領域
１０Ｂ内の全論理回路の全入力信号の論理値は、電源が
０または１に固定されているため当初から静止状態であ
る。この状態で、電源用パッドＶｄｄＢとグラウンドＧ
ＮＤとの間に電流計を接続し、電源用パッドＶｄｄＣに
印加する電圧を、０Ｖから通常動作の最大電圧までの間
で段階的に変化させる。このことよって、リペアセル１
１の静止電源電流値を測定し、静止電源電流が増大する
しきい値電圧を測定する。

【００６３】しきい値電圧は、トランジスタのスイッチ
ングレベルを決定する電圧であり、しきい値電圧を境に
してトランジスタのオン／オフ状態が決定される。通
常、ＣＭＯＳ回路では、リペアセル１１のようにＰチャ
ネル型ＭＯＳトランジスタ１５とＮチャネル型ＭＯＳト
ランジスタ１６とが存在し、両トランジスタの各チャネ
ルがともにオフ状態になったとき、電源電流が増加す
る。

【００６４】Ｐチャネル型ＭＯＳトランジスタ１５のし
きい値電圧を測定する場合、電源用パッドＶｄｄＣに０
Ｖを印加することによって、電源用パッドＶｄｄＢとグ
ラウンドＧＮＤとの間の電源電流を測定する。このと
き、電源用パッドＶｄｄＣの電圧を段階的に増大させ、
電源電流が増加し始める電圧がＰチャネル型ＭＯＳトラ
ンジスタ１５のしきい値電圧となる。

【００６５】Ｎチャネル型ＭＯＳトランジスタ１６のし
きい値電圧を測定する場合、動作最大電圧を電源用パッ
ドＶｄｄＣに印加することによって、電源用パッドＶｄ
ｄＢとグラウンドＧＮＤとの間の電源電流を測定する。
このとき、電源用パッドＶｄｄＣの電圧を段階的に減少
させ、電源電流が増加し始める電圧がＮチャネルトラン
ジスタ１６のしきい値電圧となる。

【００６６】しきい値電圧と静止電源電流との間には相
関があり、しきい値が低い場合、静止電源電流値が大き
くなることが分かっている。このことに基づいて、予め
リペアセル１１が備える各トランジスタのしきい値電圧
と、通常回路領域５の静止電源電流との関係を、実測に
より特性評価（具体的には、各トランジスタのしきい値
電圧をＸ軸に、静止電源電流値をＹ軸にとって、実測値
の相関関係を求める）しておく。この評価結果と上述の
ように実測したしきい値電圧とに基づいて、検査に用い
る通常回路領域５の静止電源電流値の判定値を設定す
る。

【００６７】次に、全てのパッド２からベクターパター
ンを入力しＣＭＯＳ回路１Ｂを静止させる。この状態
で、電源用パッドＶｄｄＡとグラウンドＧＮＤとの間に
電流計を接続することによって、通常セル６を含めた通
常回路領域５の静止電源電流を測定する。通常回路領域
５の静止電源電流値と上記判定値とを比較することによ
って良品／不良品検査を行なう。

【００６８】本実施形態によれば、量産時においてトラ
ンジスタの特性にばらつきが生じたとしても、ＣＭＯＳ
回路の良品と不良品とを選別する判定値を、個々のＣＭ
ＯＳ回路について最適な値に設定することができる。こ
のため、スクリーニング効果が従来に比べて高くなる。

【００６９】さらに、本実施形態によれば、静止電源電
流測定を行なう際にＣＭＯＳ回路をいくつかの領域に分
割するための回路を別途設ける必要がない。このため、
回路構成が大きくならず、静止状態に移行させるための
ベクターパターンも増大しない。

【００７０】なお、ここで検査方法として、特開２００
０−２０６１７４号公報に開示されている検査方法を用
いてもよい。

【００７１】（実施形態３）図３は、本実施形態の多電
源用Ｉ／Ｏパッドを備えるＣＭＯＳ回路装置に設けられ
ている入力部のＣＭＯＳ回路の構成を示す図である。

【００７２】本実施形態のＣＭＯＳ回路装置は、入力部
のＣＭＯＳ回路１Ｃと、内部回路（不図示）とを有す
る。図３に示すように、ＣＭＯＳ回路１Ｃは、高電圧側
の入力バッファ２１、高電圧から低電圧へ変換するレベ
ルシフタ２２、低電圧側の入力バッファ２３、外部入出
力端子２４、内部回路（不図示）に接続されている出力
用端子２５、高電圧電源用パッドＶｄｄ、低電圧電源用
パッドＬＶｄｄＡおよびＬＶｄｄＢ、ならびにグラウン
ド用パッドＧＮＤを備える。

【００７３】高電圧側の入力バッファ２１および低電圧
側の入力バッファ２３は、Ｐチャネルトランジスタおよ
びＮチャネルトランジスタから構成されている。

【００７４】なお、本実施形態では、簡単のために各入
力バッファおよび各出力バッファには、いずれもＣＭＯ
Ｓインバータを代表的に示している。しかしながら、実
際には各入力バッファおよび各出力バッファは、複数の
ＣＭＯＳトランジスタを組み合わせた回路から構成され
ていてもよい。

【００７５】以上のように構成されたＣＭＯＳ回路１Ｃ
について、以下にその動作を説明する。

【００７６】まず、通常動作について説明する。

【００７７】最初に、外部入出力端子２４から信号電圧
が印加される。このとき、入力信号の電圧の振幅は、０
Ｖから高電圧側最大電圧（例えば３．３Ｖ）である。

【００７８】次に、高電圧側入力バッファ２１は、外部
入出力端子２４の入力を論理反転してレベルシフタ２２
に出力する。レベルシフタ２２は、入力信号の電圧の振
幅を高電圧動作トランジスタから低電圧動作トランジス
タ用にレベル変換する。例えば、高電圧側の振幅０Ｖか
ら３．３Ｖを、低電圧側の振幅０Ｖから１．８Ｖに変換
する。低電圧側入力バッファ２３は論理反転し、出力用
端子２５を通じてＣＭＯＳ回路内部へ信号を出力する。

【００７９】次に、ＣＭＯＳ回路装置において静止電源
電流測定を行なう場合のＣＭＯＳ回路１Ｃの動作につい
て説明する。

【００８０】電源用パッドＬＶｄｄＡとグラウンドＧＮ
Ｄとに電流計を接続し、電源用パッドＬＶｄｄＢを０Ｖ
から通常動作の最大電圧（例えば１．８Ｖ）までの間で
段階的に変化させる。このとき、低電圧側の入力バッフ
ァ２３の電源電流を測定し、電源電流が増大し始める電
源用パッドＬＶｄｄＢに印加されている電圧（しきい値
電圧）を測定する。入力バッファ２３が備えるＰチャネ
ル型ＭＯＳトランジスタ５０およびＮチャネル型ＭＯＳ
トランジスタ５１のしきい値電圧の測定は、上記実施形
態２と同様に行なう。

【００８１】また、上記実施形態２と同様に、予め入力
バッファの各トランジスタのしきい値電圧と、ＣＭＯＳ
回路１Ｃおよび内部回路を合わせたＣＭＯＳ回路装置全
体の静止電源電流との関係を、実測により特性評価して
おく。この評価結果と上述のように実測したしきい値電
圧とに基づいて、ＣＭＯＳ回路装置の静止電源電流値の
判定値を設定する。

【００８２】次に、ＣＭＯＳ回路１Ｃおよび内部回路
（不図示）を静止状態とし、電源用パッドＶｄｄとグラ
ウンドＧＮＤとに電流計を接続することによって、ＣＭ
ＯＳ回路装置全体の静止電源電流を測定する。このよう
にして得られたＣＭＯＳ回路全体の静止電源電流値と上
記判定値と比較することによって良品／不良品検査を行
なう。

【００８３】なお、ここで、検査手法は特開２０００−
２０６１７４に開示されている検査方法に従ってもよ
い。

【００８４】本実施形態によれば、量産時においてトラ
ンジスタの特性にばらつきが生じたとしても、ＣＭＯＳ
回路の良品と不良品とを選別する判定値を、個々のＣＭ
ＯＳ回路装置について最適な値に設定することができ
る。このため、スクリーニング効果が従来に比べて高く
なる。

【００８５】（実施形態４）図４は、本実施形態の多電
源用Ｉ／Ｏパッドを備えるＣＭＯＳ回路装置に設けられ
ているＣＭＯＳ回路の構成を示す図である。

【００８６】本実施形態のＣＭＯＳ回路装置は、ＣＭＯ
Ｓ回路１Ｄと、内部回路（不図示）とを有する。図４に
示すように、ＣＭＯＳ回路１Ｄは、高電圧側の入力バッ
ファ２１、高電圧から低電圧へ変換するレベルシフタ２
２、低電圧側の入力バッファ２３、外部入出力端子２
４、内部回路（不図示）に接続されている出力用端子２
５、高電圧電源用パッドＶｄｄ、低電圧電源用パッドＬ
ＶｄｄＡおよびＬＶｄｄＢ、グラウンド用パッドＧＮ
Ｄ、内部回路（不図示）に接続されている入力用端子３
９、低電圧側の出力バッファ４０、低電圧から高電圧へ
変換するレベルシフタ４１、高電圧側の出力バッファ４
２、入出力の方向を制御する入出力制御信号用端子３１
および４３、ならびにテスト用低電圧バッファ３０を備
える。

【００８７】テスト用低電圧バッファ３０は、Ｐチャネ
ル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジ
スタとから構成されている。

【００８８】なお、本実施形態では、簡単のために各入
力バッファおよび各出力バッファおよびには、いずれも
ＣＭＯＳインバータを代表的に示している。しかしなが
ら、実際には各入力バッファおよび各出力バッファは、
複数のＣＭＯＳトランジスタを組み合わせた回路から構
成されていてもよい。

【００８９】低電圧側の出力バッファ４０は、低電圧電
源用パッドＬＶｄｄＡおよびグラウンド用パッドＧＮＤ
に接続されている。また、出力バッファ４０の入力側
は、入力側が端子３９に接続されており、出力側はレベ
ルシフタ４１に接続されている。

【００９０】高電圧側の出力バッファ４２は、低電圧電
源用パッドＬｄｄＡおよびグラウンド用パッドＧＮＤに
接続されている。また、出力バッファ４２の入力側は、
レベルシフタ４１および入出力制御信号用端子４３に接
続されており、出力側は次に述べる高電圧側の入力バッ
ファ２１の入力側に接続されている。

【００９１】高電圧側の入力バッファ２１は、高電圧電
源用パッドＶｄｄＡおよびグラウンド用パッドＧＮＤに
接続されている。入力バッファ２１の入力側は、外部入
出力端子２４および高電圧側の出力バッファ４２の出力
側に接続されており、出力側はレベルシフタ２２に接続
されている。

【００９２】低電圧側の入力バッファ２３は、低電圧電
源用パッドＬｄｄＡおよびグラウンド用パッドＧＮＤに
接続されている。また、入力バッファ２３の入力側は、
レベルシフタ２２に接続されており、出力側は出力用端
子２５に接続されている。

【００９３】テスト用低電圧バッファ３０（トライステ
ートバッファ）は、低電圧電源用パッドＬｄｄＡおよび
グラウンド用パッドＧＮＤに接続されている。また、テ
スト用低電圧バッファ３０の入力側は、レベルシフタ２
２および入出力制御信号用端子３１に接続されており、
出力側は高電圧側の入力バッファ２１の入力側に接続さ
れている。

【００９４】以上のように構成されたＣＭＯＳ回路１Ｄ
について、以下にその動作を説明する。

【００９５】まず、外部からの信号入力時には、入出力
制御信号用端子４３を、レベルシフタ４１の出力が外部
入出力端子２４に伝搬しないように設定し、外部入出力
端子２４から信号電圧をバッファ２１印加する。このと
き、外部入出力端子２４における電圧の振幅は、０Ｖか
ら高電圧側最大電圧（例えば３．３Ｖ）である。

【００９６】次に、高電圧側入力バッファ２１は、外部
入出力端子２４の入力を論理反転してレベルシフタ２２
に出力する。レベルシフタ２２は、入力信号の電圧の振
幅を高電圧動作トランジスタから低電圧動作トランジス
タ用にレベル変換する。例えば、高電圧側の振幅０Ｖか
ら３．３Ｖを、低電圧側の振幅０Ｖから１．８Ｖに変換
する。低電圧側入力バッファ２３は論理反転し、出力用
端子２５を通じてＣＭＯＳ回路内部へ信号を出力する。

【００９７】外部への出力時は、テスト用低電圧バッフ
ァ３０の入出力制御信号用端子３１に入力許可信号が入
力され、ＣＭＯＳ回路内部の低電圧動作トランジスタか
ら低電圧側出力バッファ４０へ信号が入力される。低電
圧側出力バッファ４０は、信号を論理反転しレベルシフ
タ４１へ出力する。レベルシフタ４１は、入力幅の振幅
を低電圧動作トランジスタから高電圧動作トランジスタ
用にレベル変換する（例えば、低電圧側の振幅０Ｖから
１．８Ｖを高電圧側の振幅０Ｖから３．３Ｖに変換す
る）。低電圧側出力バッファ４２は、論理を反転し、入
出力制御信号端子４３の出力信号に従って外部入出力端
子２４に信号を出力する。

【００９８】続いて、ＣＭＯＳ回路１Ｄの静止電源電流
測定における動作を説明する。

【００９９】まず、入出力制御信号用端子４３に入力許
可信号を入力し、レベルシフタ４１から外部入出力端子
２４へ出力されないように設定し、入出力制御信号用端
子３１に出力許可信号を入力し、テスト用低電圧バッフ
ァ３０の出力が外部入出力端子２４へ伝搬可能となるよ
うに設定する。この状態で、レベルシフタ２２に接続さ
れた低電圧電源用パッドＬＶｄｄＢに、０Ｖから通常動
作の最大電圧（たとえば１．８Ｖ）までの間で段階的に
テスト用低電圧バッファ３０に電圧を印加する。このこ
とによって、外部入出力端子２４から直接テスト用低電
圧バッファ３０の出力電圧が測定できるようになる。

【０１００】次に、低電圧電源用パッドＬＶｄｄＢに０
Ｖの電圧を印加すると、Ｐチャネル型ＭＯＳトランジス
タ５２がオン状態となり、テスト用低電圧バッファ３０
の出力である低電圧側の動作最大電圧１．８Ｖを外部入
出力端子２４から出力される。

【０１０１】次に、低電圧電源用パッドＬＶｄｄＢに印
加される電圧を段階的に増大させ、Ｐチャネル型ＭＯＳ
トランジスタ５２の出力電圧を外部入出力端子２４から
観測することによって、電圧降下の特性を測定し、Ｐチ
ャネル型ＭＯＳトランジスタ５２がオフ状態となる低電
圧電源用パッドＬＶｄｄＢの電圧を得る。

【０１０２】次に、低電圧側の動作最大電圧１．８Ｖを
低電圧電源用パッドＬＶｄｄＢに印加すると、Ｎチャネ
ル型ＭＯＳトランジスタ５３がオン状態となり、テスト
用低電圧バッファ３０の出力である０Ｖが外部入出力端
子２４から出力される。

【０１０３】次に、低電圧電源用パッドＬＶｄｄＢに印
加される電圧を段階的に減少させ、Ｎチャネル型ＭＯＳ
トランジスタ５３の出力電圧を外部入出力端子２４から
観測することによって、電圧上昇の特性を測定し、Ｎチ
ャネル型ＭＯＳトランジスタ５３がオフ状態となる低電
圧電源用パッドＬＶｄｄＢの電圧を得る。

【０１０４】上記ようにして得られた２つの低電圧電源
用パッドＬＶｄｄＢにおける電圧からしきい値電圧を設
定する。

【０１０５】次に、上記実施形態２と同様に、テスト用
低電圧バッファ３０が備えるＰチャネル型ＭＯＳトラン
ジスタ５２およびＮチャネル型ＭＯＳトランジスタ５３
のしきい値電圧と、ＣＭＯＳ回路１Ｃおよび内部回路を
合わせたＣＭＯＳ回路装置全体の静止電源電流の関係の
評価を予め行なっておく。この評価結果と上記のように
実測したしきい値電圧とに基づいて、ＣＭＯＳ回路装置
の静止電源電流値の判定値を設定する。

【０１０６】次に、ＣＭＯＳ回路装置を静止状態とし、
電源用パッドＶｄｄとグラウンドＧＮＤとに電流計を接
続することによって、ＣＭＯＳ回路装置全体の静止電源
電流を測定する。このとき得られるＣＭＯＳ回路装置全
体の静止電源電流値と上記の判定値と比較することで良
品／不良品検査する。

【０１０７】なお、本実施形態において、特開２０００
−２０６１７４号公報に開示された検査方法に従っても
よい。

【０１０８】本実施形態によれば、量産時においてトラ
ンジスタの特性にばらつきが生じたとしても、ＣＭＯＳ
回路装置の良品と不良品とを選別する判定値を、個々の
ＣＭＯＳ回路装置について最適な値に設定することがで
きる。このため、スクリーニング効果が従来に比べて高
くなる。

【０１０９】また、本実施形態によれば、ＣＭＯＳ回路
１Ｄ内に設けられたテスト用低電圧バッファ３０は、第
４の従来技術のようにゲートが開放されていない。従っ
て、ＣＭＯＳ回路１Ｄに常時電流が流れることがない。

【０１１０】

【発明の効果】本発明によれば、スクリーニング効果の
高い静止電源電流測定を行なうことが可能なＣＭＯＳ回
路を提供することができる。

【図面の簡単な説明】

【図１】図１は、実施形態１のＣＭＯＳ回路装置の構成
を示す図である。

【図２】図２は、実施形態２のＣＭＯＳ回路装置の構成
を示す図である。

【図３】図３は、実施形態３のＣＭＯＳ回路の構成を示
す図である。

【図４】図４は、実施形態４のＣＭＯＳ回路の構成を示
す図である。

【図５】図５は、従来のＣＭＯＳ回路装置の構成を示す
図である。

【図６】図６は、従来のＣＭＯＳ回路の構成を示す図で
ある。

【符号の説明】

１、１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｆ ＣＭＯＳ回路 ２ パッド ５ 通常回路領域 ６ 通常セル ７ 入力用パッド ８、１３ 出力用パッド １０、１０Ａ、１０Ｂ テスト回路領域 １１ リペアセル １５、５０、５２ Ｐチャネル型ＭＯＳトランジスタ １６、５１、５３ Ｎチャネル型ＭＯＳトランジスタ ２１、２３ 入力バッファ ２２、４１ レベルシフタ ２４ 外部入出力端子 ２５ 出力用端子 ３０ テスト用低電圧バッファ ３１ 入出力制御信号用端子 ３９ 入力用端子 ４０、４２ 出力バッファ ４３ 入出力制御信号用端子 Ｖｄｄ 高電圧電源用パッド ＶｄｄＡ、ＶｄｄＢ、ＶｄｄＣ 電源用パッド ＬＶｄｄ、ＬＶｄｄＡ、ＬＶｄｄＢ 低電圧電源用パッ
ド ＧＮＤ、ＧＮＤ’ グラウンド用パッド、 １００、２００、５００ ＣＭＯＳ回路装置

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体チップに形成され、第１電源ライ
   ンと接地ラインとに接続されているＣＭＯＳ論理回路を
   テストするための半導体回路であって、 上記半導体チップに形成され、上記第１電源ラインと異
   なる第２電源ラインと上記接地ラインとに接続され、且
   つ、上記第１電源ラインとは切り離されているＣＭＯＳ
   セルを備える半導体回路。
2. 【請求項２】 請求項１に記載の半導体回路において、 上記ＣＭＯＳセルは、配線工程において上記ＣＭＯＳ論
   理回路を修正するために利用可能なリペアセルであるこ
   とを特徴とする半導体回路。
3. 【請求項３】 請求項１または２に記載の半導体回路に
   おいて、 上記ＣＭＯＳセルは、上記第２電源ラインに接続されて
   いる入力端子を有していることを特徴とする半導体回
   路。
4. 【請求項４】 請求項１または２に記載の半導体回路に
   おいて、 上記ＣＭＯＳセルは、上記第１電源ラインおよび上記第
   ２電源ラインとは異なる第３電源ラインに接続されてい
   る入力端子を有していることを特徴とする半導体回路。
5. 【請求項５】 半導体チップに形成され、第１電源ライ
   ンと接地ラインとに接続されているＣＭＯＳ論理回路を
   テストするための半導体回路であって、 上記半導体チップに形成され、上記第１電源ラインとは
   異なる第２電源ラインと、上記接地ラインとに接続され
   ており、上記ＣＭＯＳ論理回路の出力を受ける入力端子
   を有し、 上記入力端子は、上記第１電源ラインおよび上記第２電
   源ラインとはそれぞれ異なる上記第３電源ラインに接続
   されているＣＭＯＳセルを備える半導体回路。
6. 【請求項６】 請求項５に記載の半導体回路において、 上記第２電源ラインと上記接地ラインとに接続され、上
   記ＣＭＯＳ論理回路の出力を受ける入力端子を有するト
   ライステートバッファＣＭＯＳをさらに備え、 上記トライステートバッファＣＭＯＳの入力端子は、上
   記第３電源ラインに接続されており、 上記トライステートバッファＣＭＯＳの出力信号は、上
   記ＣＭＯＳ論理回路の外部から観測可能となるように接
   続されていることを特徴とする半導体回路。