JP2003207543A

JP2003207543A - 半導体装置およびテスト方法

Info

Publication number: JP2003207543A
Application number: JP2002002938A
Authority: JP
Inventors: Mitsuhide Miyamoto; 光秀宮本; Yoshio Takamine; 美夫高嶺
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2002-01-10
Filing date: 2002-01-10
Publication date: 2003-07-25

Abstract

(57)【要約】【課題】半導体装置の入出力バッファのレベルテスト
を、各入出力パッドにプローブを接触させることなく行
う。【解決手段】バウンダリスキャンを搭載した半導体装置
で、入力バッファと出力バッファの電源系およびグラン
ド系を別系統とし、電源電圧、グランド電圧を個々に設
定することを可能とした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、テスト回路を内蔵
した半導体集積回路装置、および半導体集積回路装置の
テスト方法に関する。

【０００２】

【従来の技術】半導体集積回路の高集積化に伴い、その
テストにかかるコストが増大している。この対策として
一台のテスタで、複数の半導体チップを同時にテストす
る方式がある。複数のチップを同時にテストすること
で、チップ１つあたりのテスト時間を短縮することがで
きる。しかし、１台のテスタで使用できるプローブ数は
限られているため、複数のチップの各々に対して、一つ
ずつテストする場合と同じようにプローブをあてること
はできない。このため、複数のチップを同時にテストす
る場合は、集積回路内部にテスト回路を設けて特定のテ
スト用パッド（ピン）から必要なテストデータを供給す
るようにして、テスト時にあてる必要のあるプローブ数
を削減する方式が提案されている。

【０００３】半導体集積回路の入出力回路のテストとし
て、バウンダリスキャン技術を応用してテスト時にチッ
プにあてるプローブ数を削減しつつ、入出力バッファの
縮退故障を検出するI/O wrap法（第１の従来技術）が提
案されている（P.S.Gillis等「Test metyodologies and
design automation for IBM ASIC」IBM J.RES.DEVELO
P.VOL.40 NO.4 1996）。バウンダリスキャン技術とは本
来はボードテストのための技術であって、入力バッファ
及び出力バッファに対してバウンダリスキャンレジスタ
が設けられ、入出力ピンを介さず、直列に接続されたバ
ウンダリスキャンレジスタを通して内部論理回路のテス
トのためのデータを設定する技術である。I/O wrap法で
は、出力バッファのバウンダリスキャンレジスタにテス
トデータを設定し、このテストデータを出力バッファ及
び入力バッファを介して、入力バッファのバウンダリス
キャンレジスタに記憶させる。最初に出力バッファのバ
ウンダリスキャンレジスタに記憶したデータが、入力バ
ウンダリスキャンレジスタに記憶されたデータと等しけ
ればその入出力バッファは正常であり、データが反転し
ていれば入力バッファあるいは出力バッファに縮退故障
の存在が判定できる。また同様に、バウンダリスキャン
技術を用い、チップにあてるプローブ数を削減して入出
力部の電流特性をテストする方法が特開平4-50678号公
報に記述されている（第２の従来技術）。入力バッフ
ァ、出力バッファに設けられたプルアップ/プルダウン
用のトランジスタにより、テスト対象とする入力バッフ
ァ、出力バッファを選択する。第２の従来技術では、出
力ピンを全てつないで1個のプローブを当て、測定対象
とする入力バッファまたは出力バッファのみを動作状態
とし、その他のバッファを高インピーダンス状態とする
ことにより、入出力部の電流特性をテストする。また、
バウンダリスキャン回路、比較器、判定回路等を搭載
し、入出力パッドにプローブを当てずに入出力部のレベ
ルテストを行う手法（特開2000-310668号公報）等があ
る（第３の従来技術）。

【０００４】

【発明が解決しようとする課題】以上のような従来技術
においては、少ないプローブ数で半導体集積回路装置の
入出力回路のテストを行うことが可能である。しかし、
第１の従来技術で検出可能なのは、入出力バッファの縮
退故障のみであり、入出力バッファの入出力レベルがそ
の仕様を満たすか否かといった詳細なテストを実施する
ことはできない。

【０００５】また、第２の従来技術では、入出力ピンを
すべて1本のプローブに接続する必要があり、かつ、入
出力バッファを個々にテストするためにテスト時間が長
い。また第３の従来技術では、比較器等を入出力ピン数
分だけ内蔵する必要があり、面積オーバーヘッドが大き
くなってしまう。

【０００６】本発明は、全入出力パッドにプローブを当
てることなく、また、少ない面積オーバーヘッドでLSI
の入出力部のレベルテストを行うことを目的とする。な
お、レベルテストとは、出力バッファのHigh/Lowの出力
電圧が適正範囲に入っているか、また、入力バッファ
が、適正範囲のHigh/Lowの入力電圧を、正しくHigh/Low
と判定できるか、を調べるテストである。

【０００７】

【課題を解決するための手段】上記の課題を解決する
為、本発明では、半導体集積回路にバウンダリスキャン
回路を搭載し、かつ、上記半導体集積回路装置のデータ
入出力用の入出力バッファをすべて双方向バッファにし
た。また、上記双方向バッファの入力バッファの電源と
出力バッファの電源、および入力バッファのグランドと
出力バッファのグランドを異なる値に設定できるような
構成とした。ここで、入力バッファおよび出力バッファ
の電源電圧、グランド電圧を各々独立に変化させるに
は、電源供給端子およびグランド端子を入力バッファと
出力バッファとで別々に設けて、LSI外部から電圧レベ
ルを設定しても可能であり、また、LSI内部に、電圧レ
ベルを変化させる機能を設けることによっても可能であ
る。

【０００８】また、入出力バッファのレベルテストを行
う為、入力バッファの電源電圧と出力バッファの電源電
圧を異なる電圧に設定し、かつ、入力バッファのグラン
ド電圧と出力バッファのグランド電圧を異なる電圧に設
定した状態で、出力バッファ前段のバウンダリスキャン
レジスタに蓄えられたデータを、出力バッファおよび入
力バッファを介して、入力バッファ後段のバウンダリス
キャンレジスタに蓄える機能を有する。

【０００９】

【発明の実施の形態】次に、本発明の実施の形態を図面
を用いて、詳細に説明する。

【００１０】図１は、本発明のレベルテストの原理を示
した図である。図中では一つの入出力回路が示されてい
るが、実際の半導体装置では複数の入出力回路が設けら
れている。本発明の半導体集積回路装置の入出力回路に
おいては、入力バッファ３の入力端子と出力バッファ２
の出力端子が共通のデジタル入出力ピンDnに接続され
た、いわゆる双方向バッファを構成している。デジタル
入出力ピンとは、半導体集積回路に対してデータまたは
制御信号（テスト制御信号を除く）の入出力がなされる
ピンである。一般に、入出力バッファの動作電圧は内部
論理回路LCの動作電圧（例えば１．８V）よりも高い動
作電圧（例えば３．３V）で動作する。

【００１１】そのため、出力バッファの前段及び入力バ
ッファの後段には、レベルシフタLS1、LS2、LS3及びレ
ジスタBSR1、BSR2、BSR3が接続されている。レベルテス
ト時には、各レジスタBSRには、テストデータ入力端子T
DIからテストデータが設定される。具体的には、レジス
タBSR1には、イネーブル信号ENABが、レジスタBSR2には
テストデータDATAが設定される。これらのレジスタBSR
には、バウンダリスキャンレジスタとしての機能を兼用
する。イネーブル信号ENABが１(High)に設定された場合
は、レジスタBSR2に設定されたデータが出力バッファ２
から出力される。逆に、０(Low)が設定された場合は、
出力バッファ２は高インピーダンス状態となる。レベル
テスト時にはレジスタBSR１に１が設定される。入力バ
ッファの高電位側電源端子にはVCC1、低電位側電源端子
にはVSS1が、出力バッファの高電位側電源端子にはVCC
2、低電位側電源端子にはVSS2の電圧が、それぞれ半導
体装置１の外部のテスタTSから供給される。この動作電
圧により、入力バッファ、出力バッファは動作する。テ
スタTSは、VCC1、VCC2、VSS1、VSS2の各々の電圧レベル
の切り換えを行う。半導体装置１の通常動作時には、VC
C1とVCC2、VSS1とVSS2とは同じ値に設定されるが、レベ
ルテスト時にはそれぞれ異なった電圧レベルに設定さ
れ、電源端子間に所定の電圧を与えることにより本発明
のレベルテストが実施される。このように、入力バッフ
ァの電源系と出力バッファの電源系を異ならせる点に特
徴を有する。

【００１２】レジスタBSR2に設定されたテストデータ
は、出力バッファ２、入力バッファ３を介してレジスタ
BSR3に格納される。出力バッファ２及び入力バッファ３
に過剰なリーク電流の流れるリークパスが存在すると、
出力バッファの出力が入力バッファで正しく認識されな
いということが起こる。故障の原因となるリークパス
は、電源（高電位側、低電位側）の間の寄生抵抗RE、ま
たは寄生容量CEが主要な要因となる。レベルテストで
は、リーク電流の影響でHigh、Low出力が規格で決めら
れた保証領域に入らない半導体チップを不良品と判定す
る。

【００１３】図２〜図８を用いて本発明の入出力回路の
レベルテストの判定方法について説明する。図２は入力
バッファ、出力バッファ共に通常動作時の電位に設定し
た場合の出力バッファの出力電圧及び入力バッファがHi
ghレベルとLowレベルとを判定する入力電圧を示したも
のである。具体的には、電圧レベルはVCC1＝VCC2＝V1
（例えば3.3V）が、VSS1＝VSS2＝GNDが設定される。こ
のとき、製造ばらつき等を考慮して出力バッファの出力
電圧、入力バッファの入力電圧の許容される範囲が仕様
により定められる。図２の例では、出力バッファについ
て、HighレベルV_OUTHは、(V1-0.1)≦V_OUTH≦V1（領域
Ａ）、LowレベルV_OUTLがGND≦V_OUTL≦(GND+0.1)（領域
Ｂ）と定められているものとする。また、入力バッファ
については、入力バッファの論理しきい値VL（一般に0.
5V1）でHigh/Lowを判定するのが理想である。しかし製
造ばらつきによるしきい値のばらつきを考慮して、0.7V
1以上（領域Ｃ）の入力電圧をHighと判定し、0.3V1以下
（領域Ｄ）の入力電圧をLowと判定することを保証する
ものとする。すなわち、入力バッファのしきい値は、0.
3V2≦VL≦0.7V2の範囲にあれば正常な入力バッファとさ
れる。以上の具体的に示した各数値は一例を示したもの
に過ぎず、以下も同様である。（１）第１の判定方法図３は、第１の判定方法における、入出力バッファに与
える動作電圧を示す図である。第１の判定方法において
は、入力バッファは通常動作の動作電圧に設定し、出力
バッファをレベルテスト用の動作電圧に設定する。ここ
で、出力バッファの電圧設定は、高電位側は通常動作時
よりも低く、低電位側は通常動作時よりも高い設定とな
っている。具体的には、VCC1＝V1、VCC2＝0.7V1+0.1
が、VSS1=GND、VSS2=0.3V1-0.1が設定される。出力バッ
ファが正常な場合、出力バッファから出力されるHighレ
ベル出力は、0.7V１≦V_OUTH≦0.7V１+0.1（領域E）の範
囲内であり、Lowレベル出力は、0.3V１-0.1≦V_OUTL≦0.
3V１（領域F）の範囲内となる。出力バッファからの出
力は、双方向バッファを形成する入力バッファに入力さ
れ、ともに正常に動作すれば入力したテストデータと出
力されたテストデータとが一致する。図４に、第１の判
定方法により検出できる異常の例を示す。図４（a）
は、入力バッファが正常で、出力バッファのHigh出力が
Low出力と同じ（すなわち縮退故障）の場合の例であ
る。この場合、High/Low出力がLowレベル出力が保証さ
れる領域V_OUTLで縮退しているため、High出力がLow出力
と判定され、入出力回路の異常が検出できる。Highレベ
ルの縮退故障についても同様に検出できる。図４（b）
は、出力バッファは正常な出力電圧を出力し、入力バッ
ファの入力電圧判定しきい値に異常がある場合の例を示
す。図の例では、入力バッファのしきい値VLが0.7V１+
0.1より高くなっている。このため、出力バッファのHig
h出力が入力バッファのしきい値VLよりも低くなるため
にLowレベルと判定され、入出力回路の異常が検出でき
る。入力バッファのしきい値VLが0.3V１-0.1より低くな
っている場合も同様に検出できる。（２）第２の判定方法第２の判定方法は、入力バッファの論理しきい値VLを変
化させて、入出力バッファの異常を検出する方法であっ
て、入力バッファの動作電圧を、Highレベル側（Highレ
ベルテストという）とLowレベル側（Lowレベルテストと
いう）で異ならせる。図５(a)は、Highレベルテストの
動作電圧の一例を示す。VCC1＝V2、VCC2＝V1が、VSS1＝
VSS2=GNDが設定される。ここで、V1は通常動作時の動作
電位であり、V2は0.7V2=V1-0.1となるような値とする。
すなわち、Highレベルにおける出力バッファの出力下限
と、入力バッファの入力下限とを一致させる。出力バッ
ファの電圧設定は通常動作時と同じのため、出力するHi
ghレベルV_OUTHは、V１-0.1≦V_OUTH≦V１（領域A）であ
る。出力バッファからの出力は、双方向バッファを形成
する入力バッファに入力され、ともに正常に動作すれ
ば、入力したテストデータと出力されたテストデータと
が一致する。図５(b)は、Lowレベルテストの動作電圧の
一例を示す。VCC1＝VCC2＝V1が、VSS1＝V1-V2、VSS2=GN
Dが設定される。ここで、V1は通常動作時の動作電位で
あり、V2は0.3V2=0.1となるような値とする。すなわ
ち、Lowレベルにおける出力バッファの出力上限と、入
力バッファの入力上限とを一致させる。出力バッファの
電圧設定は通常動作時と同じのため、出力するLowレベ
ルV_OUTLは、GND≦V_OUTL≦GND+0.1（領域B）である。出
力バッファからの出力は、双方向バッファを形成する入
力バッファに入力され、ともに正常に動作すれば、入力
したテストデータと出力されたテストデータとが一致す
る。図６〜８に、第２の判定方法により検出できる異常
の例を示す。

【００１４】図６、図７は、入力バッファの入力電圧判
定しきい値は正常で、出力バッファからの出力電圧レベ
ルが異常である場合の例である。図６は、出力バッファ
からのHigh出力がLow出力と同じである縮退故障の場合
の例である。図６（a）のHighレベルテストの例では、
出力バッファのHigh出力とLow出力が、Lowレベルの縮退
故障を起こしているため、High出力がLow出力と判定さ
れ、入出力回路の異常が検出できる。図６（b）のLowレ
ベルテストも同様にして異常が検出できる。図７（a）
は、入力バッファは正常で、しきい値VLが正常範囲（0.
3V2≦VL≦0.7V2）にあるが、出力バッファのHigh出力が
V1-0.1以下で、Highレベルの保証領域に入らない場合の
例である。High出力が0.3V2以上0.7V2以下の場合は、入
力バッファの保証領域（V_inH,V_inL ）に入らないが、図
に示すようにHigh出力がVLを超えない場合は、High出力
がLow出力と判定され、異常が検出できる。図７（b）に
ついても、同様にして異常が検出できる。

【００１５】図８は、出力バッファからの出力は正常
で、入力バッファの論理しきい値に異常がある場合の例
である。図８（a）のHighレベルテストの例では、入力
バッファのしきい値VLがV１より高くなっている。この
ため、出力バッファのHigh出力が入力バッファのしきい
値を超えないためにLowレベルと判定され、入出力回路
の異常が検出できる。また、図８（b）のLowレベルテス
トについても同様に、入力バッファのしきい値がGND以
下の場合の異常を検出できる。

【００１６】以上、図３〜図８で具体的なレベルテスト
の方法を示したが、本発明のレベルテストは、種々の変
形が可能である。例えば第２の判定方法において、出力
バッファの動作電圧を低下させても良い。この場合、V2
の電位が低くすることができる利点がある。

【００１７】このように、本発明においては、通常動作
時の入出力バッファの動作電圧とレベルテスト時の入出
力バッファの動作電圧とは異なり、レベルテスト時の動
作電圧による動作から通常動作時の動作電圧による動作
を推定していうということになる。例えば第１の検出方
法では、出力バッファの動作電圧を通常動作時の動作電
圧よりも低下させる。このときには、バッファのスイッ
チングスピードは落ちるものの、定常状態に達した場合
にはその動作電圧に応じたレベルが出力バッファから出
力される。よって、動作電圧を異ならせて得た結果であ
っても、十分通常動作時の動作を反映しているといえ
る。上述の例においては、レベルテスト時のマージンと
通常動作時のマージンとを等しくしたが、シミュレーシ
ョン等によって、レベルテスト時のマージンを通常動作
時のマージンとは別個に定めても良い。

【００１８】図９は、本発明のレベルテストを実現する
半導体装置の構成の一例を示したものである。半導体装
置１には、電源ピンVCC1,VCC2,VSS1,VSS2,Vdd,Vss、デ
ジタル入出力ピンD1,D2・・・Dn、テスト制御ピンTCK,TMS,
TRS,TDI,TDOが設けられている。電源ピンVCC1,VCC2,VSS
1,VSS2は入出力バッファの動作電圧を供給するための電
源ピンであり、電源ピンVdd,Vssは内部論理回路LC等の
動作電圧を供給するための電源ピンである。その他、図
示しないがクロック信号ピン、アナログ入出力ピンが設
けられている。半導体装置９１はバウンダリスキャン回
路を搭載しており、各入出力回路にはバウンダリスキャ
ンレジスタBSRが設けられている。バウンダリスキャン
レジスタBSRは、内部論理回路LCと同じ動作電圧で動作
するため、バウンダリスキャンレジスタBSRと入出力バ
ッファとの間にはレベルシフト回路LSが設けられてい
る。

【００１９】ここで、入出力回路は本来の機能からは入
力バッファのみ、出力バッファのみがデジタル入出力ピ
ンに接続された形態もありうる。このような場合、図９
に示されるように本来的に設けられた出力バッファ９２
に対してダミーの入力バッファ９３を設ける。図示しな
いが、逆に、本来的に設けられた出力バッファに対して
ダミーの入力バッファを設ける構成とすればよい。

【００２０】さらに、テスト用端子としてテストクロッ
ク端子TCK、テストモード選択端子TMS、テストリセット
端子TRS、テストデータ入力端子TDI、テストデータ出力
端子TDOを備えている。バウンダリスキャン回路の設定
は、ＴＣＫ端子、ＴＭＳ端子、ＴＲＳ端子からの制御信
号によりＴＡＰ(Test Access Port)コントローラTAPを
操作することによって行うことができる。なお、ＴＡＰ
コントローラはＩＥＥＥ１１４９．１規格において規定
されており、バウンダリスキャン回路その他のテスト用
回路の設定を行う汎用的なテスト用インターフェース回
路である。

【００２１】バウンダリスキャンテスト、及び本発明の
入出力レベルテストを実施する場合には、ＴＡＰコント
ローラTAP、命令レジスタREGからの命令に基づきバウン
ダリスキャンレジスタの動作状態を設定する。ＴＡＰコ
ントローラTAPからの制御信号及び命令レジスタREGに設
定したデータを解読する命令デコーダDECからの制御命
令にしたがって、テスタ供給されるテストデータがＴＤ
Ｉ端子からバウンダリスキャンレジスタに順次入力され
る。また、テスト終了時にはテスト結果がＴＤＯ端子か
らバウンダリレジスタを順次通過して半導体装置１の外
部に出力される。なお、図１０のバウンダリスキャン回
路に関しては、本発明に関連する部分のみを示してい
る。例えば、ＴＤＩ端子とＴＤＯ端子とを短絡するため
のバイパスレジスタが設けられるのが一般的であるが、
本発明とは無関係のため省略している。

【００２２】なお、半導体装置９１には電源系を安定化
させるために、複数の電源端子、グランド端子を設ける
ことが一般的である。したがって、そのような場合には
既存の複数の入出力回路用の電源端子VCCとグランド端
子VSSとをそれぞれ入力バッファ用、出力バッファ用に
分離して、入力バッファ用電源端子VCC1,VSS1から入力
バッファに、出力バッファ用電源端子VCC2,VSS2から出
力バッファに動作電位を供給するように構成すればよ
い。通常動作のときには、複数の電源端子VCC、複数の
グランド端子VSSにはそれぞれ所定の電位（例えば３．
３Ｖと０Ｖ）が供給される。これにより、本テストのた
めに電源ピンを増加させる必要はない。

【００２３】図９の変形例として、電源端子VCC1または
電源端子VCC2から与える動作電位、グランド端子VSS1ま
たはグランド端子VSS2から与える動作電位をそのいずれ
か一方を降圧または昇圧することで得てもよい。

【００２４】図１０にテスト手順を示す。本発明のテス
ト手順は、HighレベルテストとLowレベルテストの２回
のテストからなるHighレベルテスト、Lowレベルテスト
のそれぞれの手順は、ほぼ同様である。テスタは、レベ
ルテストのための動作電圧をテスト対象とする半導体装
置に供給し（101）、半導体装置の入力バッファ、出力
バッファにそれぞれ所定の動作電圧が設定される（10
2）。その後テストデータが供給され（103）、バウンダ
リスキャンレジスタにテストデータが設定される（10
4）。Highレベルテストの場合のデータは(BSR1,BSR2,BS
R3)=(1,1,*)（*は1/0いずれでも良いことを示す）であ
る（図１参照）。レジスタBSR3には、テスト結果が格納
されるため、任意のデータで良い。設定されたテストデ
ータによりレベルテストを実行し（105）、実行結果を
バウンダリスキャンレジスタの値をシフトさせることに
より、出力される（106）。出力されるデータが(BSR1,B
SR2,BSR3)=(*,*,1)であれば良品、(*,*,0)であれば不良
品と判定できる（107）。Lowレベルテストも同様である
が、上述した第１の判定方法を採用する場合には、High
レベルもLowレベルも同じ動作電圧でテストするため、
動作電圧の再設定（108,109）は不要であり、上述した
第２の判定方法を採用する場合に再設定（108,109）を
行う。また、Lowレベルテストにおいては、(BSR1,BSR2,
BSR3)=(1,0,*)となる。

【００２５】テスト手順は、種々の変形が可能である。
例えば、Highレベルテスト、Lowレベルテストの順序は
逆であっても良く、また良品判定は最後に一括して行っ
ても良い。

【００２６】図１１に、本発明の半導体装置の構成を応
用した半導体装置について説明する。微細化に伴う低電
圧化の進展に伴い、一つのボードに複数の外部電圧対応
したチップが共存する可能性がある。例えば、外部電圧
が３Vと５Vのチップが一つのボードに搭載される場合、
このようなチップは直接には接続できない。そのため、
入力バッファの動作電圧と出力バッファの動作電圧を可
変にできる本発明の半導体装置の構成を利用する。

【００２７】電源電圧発生回路VGから、所定の動作電圧
が入力バッファと出力バッファのそれぞれに供給され
る。図１との相異としては、論理回路LCと入力バッファ
の間にスイッチSWが設けられている点である。論理回路
LCとバッファの動作電圧が等しければ、スイッチSWを導
通させ、論理回路LCとバッファの動作電圧が異なってい
れば、スイッチSWを非導通として、レベルシフト回路LS
を動作させる。スイッチSWは一般のCMOSを用いたトラン
スファゲートが適用できる。

【００２８】なお、電源電圧発生回路VGは、図１１の例
ではボード上に形成されているが、半導体装置に内蔵し
てもよい。公知の電圧リミッタ回路を適用することがで
きる。

【００２９】このような半導体装置により、入力/出力
で外部電圧違う半導体装置が構成できる。

【００３０】

【発明の効果】本発明により、LSIの入出力バッファの
レベルテストを、オーバーヘッドを少なく、かつ少ピン
化して実施し、LSI１個当たりのテスト時間を短縮でき
る。

【図面の簡単な説明】

【図１】本発明のレベルテストの原理を示す図である。

【図２】通常動作時の入力バッファ、出力バッファの動
作電圧を示す図である。

【図３】第１の判定方法における入出力バッファの動作
電圧を示す図である。

【図４】第１の判定方法によって入出力バッファの異常
の例を示す図である。

【図５】第２の判定方法における入出力バッファの動作
電圧を示す図である。

【図６】第２の判定方法によって検出できる出力バッフ
ァの異常を示す図である。

【図７】第２の判定方法によって検出できる出力バッフ
ァの異常を示す図である。

【図８】第２の判定方法によって検出できる入力バッフ
ァの異常を示す図である。

【図９】本発明のレベルテストを実現する半導体装置の
構成例である。

【図１０】本発明のレベルテストの手順を示す図であ
る。

【図１１】入出力で異なる外部電源で動作する半導体装
置の構成例である。

【符号の説明】

1…半導体装置、２…出力バッファ、３…入力バッフ
ァ。

Claims

【特許請求の範囲】

【請求項１】出力が外部端子に接続された出力バッファ
と、入力が前記外部端子に接続された入力バッファと、前記出力バッファの入力に接続された第１のレジスタ
と、前記入力バッファの出力に接続された第２のレジスタと
を有し、前記出力バッファの高電位側電源端子と低電位側電源端
子との間には第１動作電源電圧が供給され、前記入力バ
ッファの高電位側電源端子と低電位側電源端子との間に
は第２動作電源電圧が供給され、第１のテストモードでは、第１の所定値に前記第１動作
電源電圧を設定した状態で、前記第１のレジスタに設定
された第１の検査設定値に応じた第１の出力信号レベル
を前記出力バッファは前記外部端子に生成し、前記第１動作電源電圧の前記第１の所定値よりも絶対値
の大きな第２の所定値に前記第２動作電源電圧を設定し
た状態で、前記外部端子に生成された前記第１の出力信
号レベルに応じた第１の検査結果値を前記入力バッファ
は前記第２のレジスタに格納し、前記外部端子に生成された前記第１の出力信号レベルが
第１の所定出力レベルに達する場合には、前記第２のレ
ジスタに格納された前記第１の検査結果値は第１検査レ
ベルとなり、前記外部端子に生成された前記第１の出力
信号レベルが前記第１の所定出力レベルに達しない場合
には、前記第２のレジスタに格納された前記第１の検査
結果値は前記第１検査レベルと異なる第２検査レベルと
なる半導体集積回路装置。
【請求項２】請求項１において、前記第１のテストモー
ドと異なる第２のテストモードでは、第１の所定値に前
記第１動作電源電圧を設定した状態で、前記第１のレジ
スタに前記第１の検査設定値と異なる第２の検査設定値
が設定された場合は、該第２の検査設定値に応じた前記
第１の出力信号レベルと異なる第２の出力信号レベルを
前記出力バッファは前記外部端子に生成し、前記第１動作電源電圧よりも絶対値の大きな第２の所定
値に前記第２動作電源電圧を設定した状態で、前記外部
端子に生成された前記第２の出力信号レベルに応じた第
２の検査結果値を前記入力バッファは前記第２のレジス
タに格納し、前記外部端子に生成された前記第２の出力信号レベルが
第２の所定出力レベルに達する場合には、前記第２のレ
ジスタに格納された前記第２の検査結果値は第３検査レ
ベルとされ、前記外部端子に生成された前記第２の出力
信号レベルが前記第２の所定出力レベルに達しない場合
には、前記第２のレジスタに格納された前記第２の検査
結果値は前記第３検査レベルと異なる第４検査レベルと
される如く構成されてなることを特徴とする半導体集積
回路装置。
【請求項３】請求項１において、前記第１及び第２のテ
ストモードと異なる通常信号入力モードでは、前記入力
バッファに供給される前記第２動作電源電圧は前記出力
バッファに供給される前記第１動作電源電圧の前記第１
の所定値とほぼ等しく設定され、該通常信号入力モード
での前記入力バッファのしきい値は前記第１のテストモ
ードでの前記入力バッファのしきい値より絶対値が小さ
いことを特徴とする半導体集積回路装置。
【請求項４】出力が外部端子に接続された出力バッファ
と、入力が前記外部端子に接続された入力バッファと、前記出力バッファの入力に接続された第１のレジスタ
と、前記入力バッファの出力に接続された第２のレジスタと
を具備してなり、通常信号入力モードでは、前記入力バッファは第１のし
きい値で前記外部端子に印加される入力信号のハイ・ロ
ーの弁別を実行し、第１のテストモードでは、前記第１のレジスタに設定さ
れた第１の設定値に応じた第１の出力信号レベルを前記
出力バッファは前記外部端子に生成し、前記入力バッファのしきい値を前記第１のしきい値と異
なる第２のしきい値に設定した状態で、前記外部端子に
生成された前記第１の出力信号レベルに応じた第１の検
査結果値を前記入力バッファは前記第２のレジスタに格
納し、前記外部端子に生成された前記第１の出力信号レベルが
第１の所定出力レベルに達する場合には、前記第２のレ
ジスタに格納された前記第１の検査結果値は第１検査レ
ベルとされ、前記外部端子に生成された前記第１の出力
信号レベルが前記第１の所定出力レベルに達しない場合
には、前記第２のレジスタに格納された前記第１の検査
結果値は前記第１検査レベルと異なる第２検査レベルと
される如く構成されてなることを特徴とする半導体集積
回路装置。
【請求項５】請求項４において、前記第１のテストモー
ドと異なる第２のテストモードでは、前記第１のレジス
タに前記第１の検査設定値と異なる第２の検査設定値が
設定された場合は該第２の検査設定値に応じた前記第１
の出力信号レベルと異なる第２の出力信号レベルを前記
出力バッファは前記外部端子に生成し、前記入力バッファのしきい値を前記第３のしきいの値に
設定した状態で、前記外部端子に生成された前記第２の
出力信号レベルに応じた第２の検査結果値を前記入力バ
ッファは前記第２のレジスタに格納し、前記外部端子に生成された前記第２の出力信号レベルが
第２の所定出力レベルに達する場合には、前記第２のレ
ジスタに格納された前記第２の検査結果値は第３検査レ
ベルとされ、前記外部端子に生成された前記第２の出力
信号レベルが前記第２の所定出力レベルに達しない場合
には、前記第２のレジスタに格納された前記第２の検査
結果値は前記第３検査レベルと異なる第４検査レベルと
されるように構成されることを特徴とする半導体集積回
路装置。
【請求項６】請求項５において、前記通常信号入力モー
ドでの前記入力バッファの前記第１のしきい値は前記入
力バッファの高電位側電源端子と低電位側電源端子との
間に供給される動作電源電圧を第１の所定値に設定する
ことにより決定され、前記第１のテストモードでの前記
入力バッファの前記第２のしきい値と、前記第２のテス
トモードでの前記入力バッファの前記第３のしきい値
は、前記入力バッファの高電位側電源端子と低電位側電
源端子との間に供給される動作電源電圧を前記第１の所
定値と異なる第２の所定値に設定することにより決定さ
れることを特徴とする半導体集積回路装置の検査方法。
【請求項７】出力が外部端子に接続された出力バッファ
と、入力が前記外部端子に接続された入力バッファと、
前記出力バッファの入力に接続された第１のレジスタ
と、前記入力バッファの出力に接続された第２のレジス
タとを具備してなる半導体集積回路装置を準備し、前記出力バッファの高電位側電源端子と低電位側電源端
子との間には第１動作電源電圧を供給せしめ、前記入力
バッファの高電位側電源端子と低電位側電源端子との間
には第２動作電源電圧を供給し、第１のテストモードとして、第１の所定値に前記第１動
作電源電圧を設定せしめ、前記第１のレジスタに設定さ
れた第１の設定値に応じた第１の出力信号レベルを前記
出力バッファは前記外部端子に生成し、前記第１のテストモードでは、前記第１動作電源電圧の
前記第１の所定値よりも絶対値の大きな第２の所定値に
前記第２動作電源電圧を設定した状態で、前記外部端子
に生成された前記第１の出力信号レベルに応じた第１の
検査結果値を前記入力バッファは前記第２のレジスタに
格納し、前記第１のテストモードでは、前記外部端子に生成され
た前記第１の出力信号レベルが第１の所定出力レベルに
達する場合には、前記第２のレジスタに格納された前記
第１の検査結果値は第１検査レベルとされ、前記外部端
子に生成された前記第１の出力信号レベルが前記第１の
所定出力レベルに達しない場合には、前記第２のレジス
タに格納された前記第１の検査結果値は前記第１検査レ
ベルと異なる第２検査レベルとされるように構成されて
なることを特徴とする半導体集積回路装置の検査方法。
【請求項８】請求項７において、前記第１のテストモー
ドと異なる第２のテストモードでは、第１の所定値に前
記第１動作電源電圧を設定した状態で、前記第１のレジ
スタに前記第１の検査設定値と異なる第２の検査設定値
が設定された場合は、該第２の検査設定値に応じた前記
第１の出力信号レベルと異なる第２の出力信号レベルを
前記出力バッファは前記外部端子に生成し、前記第１動作電源電圧よりも絶対値の大きな第２の所定
値に前記第２動作電源電圧を設定した状態で、前記外部
端子に生成された前記第２の出力信号レベルに応じた第
２の検査結果値を前記入力バッファは前記第２のレジス
タに格納し、前記外部端子に生成された前記第２の出力信号レベルが
第２の所定出力レベルに達する場合には、前記第２のレ
ジスタに格納された前記第２の検査結果値は第３検査レ
ベルとされ、前記外部端子に生成された前記第２の出力
信号レベルが前記第２の所定出力レベルに達しない場合
には、前記第２のレジスタに格納された前記第２の検査
結果値は前記第３検査レベルと異なる第４検査レベルと
されるように構成されることを特徴とする半導体集積回
路装置の検査方法。
【請求項９】請求項７において、前記第１のテストモー
ドまたは前記第２のテストモードと異なる通常信号入力
モードでは、前記入力バッファに供給される前記第２動
作電源電圧は前記出力バッファに供給される前記第１動
作電源電圧の前記第１の設定値とほぼ等しく設定され、
該通常信号入力モードでの前記入力バッファのしきい値
は前記テストモードでの前記入力バッファのしきい値よ
り絶対値が小さいことを特徴とする半導体集積回路装
置。
【請求項１０】請求項８において、前記テストモードの
検査結果と前記他のテストモードの検査結果とから前記
出力バッファに前記第２の所定値に第１動作電源電圧が
設定された状態での前記出力バッファの合格・不合格の
結果を決定することを特徴とする半導体集積回路装置の
検査方法。
【請求項１１】請求項１０において、請求項１に記載の
複数の半導体集積回路装置を準備し、当該複数の半導体
集積回路装置第２レジスタに、テスタから前記第１の検
査設定値または第２の検査設定値を供給し、前記複数の
半導体集積回路装置のテストを並列に行う検査方法。
【請求項１２】出力が外部端子に接続された出力バッフ
ァと、入力が前記外部端子に接続された入力バッファと、前記入力バッファを介して前記外部端子から印加された
入力信号を処理して、該処理の結果としての出力信号を
前記出力バッファを介して前記外部端子へ生成する論理
回路と、前記入力バッファの出力信号をレベル変換して前記論理
回路の入力へ伝達する第１のレベル変換回路と、前記論理回路の出力信号をレベル変換して前記出力バッ
ファの入力へ伝達する第２のレベル変換回路とを有し、前記論理回路には第１動作電源電圧が印加され、前記入力バッファには前記第１動作電源電圧および前記
第１動作電源電圧より絶対値の大きな第２動作電源電圧
の選択された一方が供給可能な如く前記入力バッファは
構成され、前記出力バッファには前記第１動作電源電圧および前記
第２動作電源電圧の選択された一方が供給可能なように
前記出力バッファは構成され、前記入力バッファに前記第２動作電源電圧が供給される
場合には前記第１のレベル変換回路のレベル変換機能を
介して前記外部端子から印加された前記入力信号は前記
論理回路の入力へ伝達され、前記第１動作電源電圧が供
給される場合には前記第１のレベル変換回路のレベル変
換機能を介すことなく前記外部端子から印加された前記
入力信号は前記論理回路の入力へ伝達されるように、前
記入力バッファに供給される電源電圧の値に応じた前記
第１のレベル変換回路のレベル変換機能の切り換えが実
行され、前記出力バッファに前記第２動作電源電圧が供給される
場合には前記第２のレベル変換回路のレベル変換機能を
介して前記論理回路の前記出力は前記出力バッファの前
記入力へ伝達され、前記第１動作電源電圧が供給される
場合には前記第２のレベル変換回路のレベル変換機能を
介すことなく前記論理回路の前記出力は前記出力バッフ
ァの前記入力へ伝達されるように、前記出力バッファに
供給される電源電圧の値に応じた前記第２のレベル変換
回路のレベル変換機能の切り換えが実行されたことを特
徴とする半導体集積回路装置。
【請求項１３】請求項１２において、前記入力バッファ
に供給される電源電圧と前記出力バッファに供給される
電源電圧の値とを検出する電源電圧検出回路を更に有
し、前記電源電圧検出回路は、前記入力バッファに供給され
る前記電源電圧の値に応じて、前記第１のレベル変換回
路のレベル変換機能の前記切り換えを自動的に実行し、前記電源電圧検出回路は、前記出力バッファに供給され
る前記電源電圧の値に応じて、前記第２のレベル変換回
路のレベル変換機能の前記切り換えを自動的に実行する
ことを特徴とする半導体集積回路装置。
【請求項１４】請求項１２または請求項１３のいずれか
において、前記出力バッファの入力に接続された第１の
レジスタと、前記入力バッファの出力に接続された第２のレジスタと
を更に有し、前記出力バッファの高電位側電源端子と低電位側電源端
子との間には第１動作電源電圧が供給され、前記入力バッファの高電位側電源端子と低電位側電源端
子との間には第２動作電源電圧が供給され、第１のテストモードでは、第１の所定値に前記第１動作
電源電圧を設定した状態で、前記第１のレジスタに設定
された第１の検査設定値に応じた第１の出力信号レベル
を前記出力バッファは前記外部端子に生成し、前記第１動作電源電圧の前記第１の所定値よりも絶対値
の大きな第２の所定値に前記第２動作電源電圧を設定し
た状態で、前記外部端子に生成された前記第１の出力信
号レベルに応じた第１の検査結果値を前記入力バッファ
は前記第２のレジスタに格納し、前記外部端子に生成された前記第１の出力信号レベルが
第１の所定出力レベルに達する場合には、前記第２のレ
ジスタに格納された前記第１の検査結果値は第１検査レ
ベルとされ、前記外部端子に生成された前記第１の出力
信号レベルが前記第１の所定出力レベルに達しない場合
には、前記第２のレジスタに格納された前記第１の検査
結果値は前記第１検査レベルと異なる第２検査レベルと
されるように構成されることを特徴とする半導体集積回
路装置。
【請求項１５】請求項１４において、前記第１のテスト
モードと異なる第２のテストモードでは、第１の所定値
に前記第１動作電源電圧を設定した状態で、前記第１の
レジスタに前記第１の検査設定値と異なる第２の検査設
定値が設定された場合は、該第２の検査設定値に応じた
前記第１の出力信号レベルと異なる第２の出力信号レベ
ルを前記出力バッファは前記外部端子に生成し、前記第１動作電源電圧よりも絶対値の大きな第２の所定
値に前記第２動作電源電圧を設定した状態で、前記外部
端子に生成された前記第２の出力信号レベルに応じた第
２の検査結果値を前記入力バッファは前記第２のレジス
タに格納し、前記外部端子に生成された前記第２の出力信号レベルが
第２の所定出力レベルに達する場合には、前記第２のレ
ジスタに格納された前記第２の検査結果値は第３検査レ
ベルとされ、前記外部端子に生成された前記第２の出力
信号レベルが前記第２の所定出力レベルに達しない場合
には、前記第２のレジスタに格納された前記第２の検査
結果値は前記第３検査レベルと異なる第４検査レベルと
されるように構成されることを特徴とする半導体集積回
路装置。
【請求項１６】請求項１４において、前記第１のテスト
モードまたは前記第２のテストモードと異なる通常信号
入力モードでは、前記入力バッファに供給される前記第
２動作電源電圧は前記出力バッファに供給される前記第
１動作電源電圧の前記第１の設定値とほぼ等しく設定さ
れ、該通常信号入力モードでの前記入力バッファのしき
い値は前記テストモードでの前記入力バッファのロしき
い値より絶対値が小さいことを特徴とする半導体集積回
路装置。
【請求項１７】請求項１２または請求項１３のいずれか
において、前記出力バッファの入力に接続された第１の
レジスタと、前記入力バッファの出力に接続された第２のレジスタと
を更に有し、通常信号入力モードでは、前記入力バッファは第１のし
きい値で前記外部端子に印加される入力信号のハイ・ロ
ーの判定をし、第１のテストモードでは、前記第１のレジスタに設定さ
れた第１の検査設定値に応じた第１の出力信号レベルを
前記出力バッファは前記外部端子に生成し、前記入力バッファのしきい値を前記第１のしきい値と異
なる第２のしきい値に設定した状態で、前記外部端子に
生成された前記第１の出力信号レベルに応じた第１の検
査結果値を前記入力バッファは前記第２のレジスタに格
納し、前記外部端子に生成された前記第１の出力信号レベルが
第１の所定出力レベルに達する場合には、前記第２のレ
ジスタに格納された前記第１の検査結果値は第１検査レ
ベルとされ、前記外部端子に生成された前記第１の出力
信号レベルが前記第１の所定出力レベルに達しない場合
には、前記第２のレジスタに格納された前記第１の検査
結果値は前記第１検査レベルと異なる第２検査レベルと
されるように構成されることを特徴とする請求項１３ま
たは請求項１４のいずれかに記載の半導体集積回路装
置。
【請求項１８】請求項１７において、前記第１のテスト
モードと異なる第２のテストモードでは、前記第１のレ
ジスタに前記第１の検査設定値と異なる第２検査設定値
が設定された場合は該第２の検査設定値に応じた前記第
１の出力信号レベルと異なる第２の出力信号レベルを前
記出力バッファは前記外部端子に生成し、前記入力バッファのしきい値を前記第３のしきい値に設
定した状態で、前記外部端子に生成された前記第２の出
力信号レベルに応じた第２の検査結果値を前記入力バッ
ファは前記第２のレジスタに格納し、前記外部端子に生成された前記第２の出力信号レベルが
第２の所定出力レベルに達する場合には、前記第２のレ
ジスタに格納された前記第２の検査結果値は第３検査レ
ベルとされ、前記外部端子に生成された前記第２の出力
信号レベルが前記第２の所定出力レベルに達しない場合
には、前記第２のレジスタに格納された前記第２の検査
結果値は前記第３検査レベルと異なる第４検査レベルと
されるように構成されることを特徴とする半導体集積回
路装置。
【請求項１９】請求項１８において、前記通常信号入力
モードでの前記入力バッファの前記第１のしきい値は前
記入力バッファの高電位側電源端子と低電位側電源端子
との間に供給される動作電源電圧を第１の値に設定する
ことにより決定され、前記第１及び第２のテストモードでの前記入力バッファ
の前記第２のしきい値と、前記第２のテストモードでの
前記入力バッファの前記第３のしきい値は、前記入力バ
ッファの高電位側電源端子と低電位側電源端子との間に
供給される動作電源電圧を前記第１の値と異なる第２の
値に設定することにより決定される半導体集積回路装
置。