JP3331712B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、入力端子に電位固定用のプルアップ、あるいはプル
ダウン素子を備えた半導体装置に関するものである。
に、入力端子に電位固定用のプルアップ、あるいはプル
ダウン素子を備えた半導体装置に関するものである。
【０００２】
【従来の技術】図８（ａ）・図８（ｂ）に、入力端子の
電位固定用のプルアップ抵抗、あるいはプルダウン抵抗
の一般的な従来技術を示す。これらの抵抗は、常時オン
したＭＩＳトランジスタ１１０・１１１で構成されてお
り、入力信号１００は’Ｌｏｗ’レベルに、入力信号２
００は’Ｈｉｇｈ’レベルに電位固定されている。しか
し、この構成では、前記ＭＩＳトランジスタ１１０・１
１１は常時オンしているため、入力端子１００の’Ｌｏ
ｗ’側の入力リーク、あるいは、入力端子２００の’Ｈ
ｉｇｈ’側の入力リークの測定が行えず、これらの不良
モードのＩＣを検査段階で除去することが不可能であっ
た。
電位固定用のプルアップ抵抗、あるいはプルダウン抵抗
の一般的な従来技術を示す。これらの抵抗は、常時オン
したＭＩＳトランジスタ１１０・１１１で構成されてお
り、入力信号１００は’Ｌｏｗ’レベルに、入力信号２
００は’Ｈｉｇｈ’レベルに電位固定されている。しか
し、この構成では、前記ＭＩＳトランジスタ１１０・１
１１は常時オンしているため、入力端子１００の’Ｌｏ
ｗ’側の入力リーク、あるいは、入力端子２００の’Ｈ
ｉｇｈ’側の入力リークの測定が行えず、これらの不良
モードのＩＣを検査段階で除去することが不可能であっ
た。
【０００３】そこで考え出されたのが、特開平０４ー２
１３８４９でも公示されている、図７（ａ）・図７
（ｂ）に示した入力端子の電位固定用のプルアップ抵
抗、あるいはプルダウン抵抗である。この回路構成で
は、プルダウン用ＭＩＳトランジスタ１１０のゲートに
は制御信号ＣＮが、プルアップ用ＭＩＳトランジスタ１
１１のゲートには制御信号ＣＰが接続されている。した
がって、通常動作時にはＣＮを’Ｈｉｇｈ’、ＣＰを’
Ｌｏｗ’にすることで図８と全く同じ構成になり、ま
た、ＣＮを’Ｌｏｗ’、ＣＰを’Ｈｉｇｈ’にすること
で入力端子のプルアップ・プルダウン抵抗は切り放さ
れ、入力リークの測定も問題なく行うことができる。図
５に、この技術を実際のチップに使用した従来技術の一
例を示し、また、そのチップの全体レイアウト図を図６
に示す。
１３８４９でも公示されている、図７（ａ）・図７
（ｂ）に示した入力端子の電位固定用のプルアップ抵
抗、あるいはプルダウン抵抗である。この回路構成で
は、プルダウン用ＭＩＳトランジスタ１１０のゲートに
は制御信号ＣＮが、プルアップ用ＭＩＳトランジスタ１
１１のゲートには制御信号ＣＰが接続されている。した
がって、通常動作時にはＣＮを’Ｈｉｇｈ’、ＣＰを’
Ｌｏｗ’にすることで図８と全く同じ構成になり、ま
た、ＣＮを’Ｌｏｗ’、ＣＰを’Ｈｉｇｈ’にすること
で入力端子のプルアップ・プルダウン抵抗は切り放さ
れ、入力リークの測定も問題なく行うことができる。図
５に、この技術を実際のチップに使用した従来技術の一
例を示し、また、そのチップの全体レイアウト図を図６
に示す。
【０００４】図５において、３００は前記入力端子の電
位固定抵抗１１０・１１１のオン・オフを制御する制御
端子である。３００に’Ｌｏｗ’が入力されるとＣＮ
は’Ｈｉｇｈ’に、ＣＰは’Ｌｏｗ’になりＭＩＳトラ
ンジスタ１１０・１１１は共にオン状態に設定され、入
力１００は’Ｌｏｗ’レベルに、入力２００は’Ｈｉｇ
ｈ’レベルに固定される。また、３００に’Ｈｉｇｈ’
が入力されるとＣＮは’Ｌｏｗ’に、ＣＰは’Ｈｉｇ
ｈ’に設定されＭＩＳトランジスタ１１０・１１１は共
にオフし、入力１００・２００は共にフローティング状
態になるので、入力リークの測定が可能になる。この制
御信号線ＣＰ・ＣＮの従来の配線レイアウトを図６に示
す。図５中のＣＥＬＬ１でバッファリングされた制御信
号線ＣＰ・ＣＮは、図６に示す様に全ての入出力セルを
通過してチップを一周している。これにより全ての入力
回路のプルアップ・プルダウン抵抗のコントロールを、
わずか一端子によりコントロールすることを可能にして
いる。
位固定抵抗１１０・１１１のオン・オフを制御する制御
端子である。３００に’Ｌｏｗ’が入力されるとＣＮ
は’Ｈｉｇｈ’に、ＣＰは’Ｌｏｗ’になりＭＩＳトラ
ンジスタ１１０・１１１は共にオン状態に設定され、入
力１００は’Ｌｏｗ’レベルに、入力２００は’Ｈｉｇ
ｈ’レベルに固定される。また、３００に’Ｈｉｇｈ’
が入力されるとＣＮは’Ｌｏｗ’に、ＣＰは’Ｈｉｇ
ｈ’に設定されＭＩＳトランジスタ１１０・１１１は共
にオフし、入力１００・２００は共にフローティング状
態になるので、入力リークの測定が可能になる。この制
御信号線ＣＰ・ＣＮの従来の配線レイアウトを図６に示
す。図５中のＣＥＬＬ１でバッファリングされた制御信
号線ＣＰ・ＣＮは、図６に示す様に全ての入出力セルを
通過してチップを一周している。これにより全ての入力
回路のプルアップ・プルダウン抵抗のコントロールを、
わずか一端子によりコントロールすることを可能にして
いる。
【０００５】
【発明が解決しようとする課題】しかし、図５・図６の
従来技術においては、制御信号線ＣＰ・ＣＮの配線をチ
ップ全体を一周する形で配置している。従ってこれらの
信号を駆動するバッファ３２０・３２２のドレインに
は、ｎ個分のＭＩＳトランジスタ１１０あるいは１１１
のゲート容量とチップ一周分の配線容量が付加されてい
る。したがって、これらの容量を駆動するために、前期
バッファ３２０・３２２のトランジスタサイズはどうし
ても大きな値にならざるを得なかった。そのために、Ｃ
ＥＬＬ１内のバッファ３２０・３２１・３２２に要する
レイアウト面積が大きくなり、また、上記寄生容量の充
放電電流も大きな値になっていた。特に、後者の問題に
ついては、ノイズ等によりＣＰ・ＣＮに急激な電位変化
が起こった場合にも、前記の大きな寄生容量によりバッ
ファ３２０・３２２のゲート電位が電源電位以上に昇
圧、あるいは、接地電位以下に降圧されるため、これに
より、バッファ３２０・３２２のゲート酸化膜が高電界
により破壊される危険性がある。また、前記の大きな寄
生容量の充放電電流により、ＣＰ・ＣＮの制御信号配線
自体が断線する危険性もある。また、前期バッファ３２
０・３２２のトランジスタのサイズも、チップ面積や入
出力セルの数により最適値が異なるため、その規模に応
じて値を設定する必要性がある。
従来技術においては、制御信号線ＣＰ・ＣＮの配線をチ
ップ全体を一周する形で配置している。従ってこれらの
信号を駆動するバッファ３２０・３２２のドレインに
は、ｎ個分のＭＩＳトランジスタ１１０あるいは１１１
のゲート容量とチップ一周分の配線容量が付加されてい
る。したがって、これらの容量を駆動するために、前期
バッファ３２０・３２２のトランジスタサイズはどうし
ても大きな値にならざるを得なかった。そのために、Ｃ
ＥＬＬ１内のバッファ３２０・３２１・３２２に要する
レイアウト面積が大きくなり、また、上記寄生容量の充
放電電流も大きな値になっていた。特に、後者の問題に
ついては、ノイズ等によりＣＰ・ＣＮに急激な電位変化
が起こった場合にも、前記の大きな寄生容量によりバッ
ファ３２０・３２２のゲート電位が電源電位以上に昇
圧、あるいは、接地電位以下に降圧されるため、これに
より、バッファ３２０・３２２のゲート酸化膜が高電界
により破壊される危険性がある。また、前記の大きな寄
生容量の充放電電流により、ＣＰ・ＣＮの制御信号配線
自体が断線する危険性もある。また、前期バッファ３２
０・３２２のトランジスタのサイズも、チップ面積や入
出力セルの数により最適値が異なるため、その規模に応
じて値を設定する必要性がある。
【０００６】そこで、本発明は、このような問題点を解
決するもので、その目的とするところは、いかなるバル
ク構成・セル数でも最適となる、入力端子の電位固定回
路を提供するところにある。
決するもので、その目的とするところは、いかなるバル
ク構成・セル数でも最適となる、入力端子の電位固定回
路を提供するところにある。
【０００７】
【課題を解決するための手段】上記目的は、少なくと
も、半導体チップの主として中央部に作り込まれ、所定
の論理回路を実現するための論理領域と、その論理領域
の周辺に作り込まれ、前記半導体チップの外部と前記論
理回路との間で入出力信号を取り扱う入力セルあるいは
出力セルを含む周辺領域と、前記入力セルの入力を電位
固定するための入力電位固定回路を少なくとも１つ以上
含む半導体装置において、前記入力電位固定回路は、そ
れぞれの入出力セル内に１対１で作り込まれたバッファ
リング回路の出力信号によって制御されることにより達
成される。
も、半導体チップの主として中央部に作り込まれ、所定
の論理回路を実現するための論理領域と、その論理領域
の周辺に作り込まれ、前記半導体チップの外部と前記論
理回路との間で入出力信号を取り扱う入力セルあるいは
出力セルを含む周辺領域と、前記入力セルの入力を電位
固定するための入力電位固定回路を少なくとも１つ以上
含む半導体装置において、前記入力電位固定回路は、そ
れぞれの入出力セル内に１対１で作り込まれたバッファ
リング回路の出力信号によって制御されることにより達
成される。
【０００８】
【作用】本発明の本構成によれば、バルク規模の大小に
よらず、また、入出力セルの数の多少にもよらない、常
に最適な特性の入力端子プルアップ・プルダウン抵抗と
その制御回路を容易に設計することができる。
よらず、また、入出力セルの数の多少にもよらない、常
に最適な特性の入力端子プルアップ・プルダウン抵抗と
その制御回路を容易に設計することができる。
【０００９】
【実施例】図１に本発明による入力電位固定回路の一実
施例を示し、図２にその時のチップ全体図を示す。図１
において、３００は入力端子の電位固定抵抗１１０・１
１１のオン・オフを制御する制御端子である。３００
に’Ｌｏｗ’が入力されるとＩＮ２２の出力であるＣＮ
は’Ｈｉｇｈ’に、ＩＮ３１の出力であるＣＰは’Ｌｏ
ｗ’に設定されＭＩＳトランジスタ１１０・１１１は共
にオン状態に設定され、入力１００は’Ｌｏｗ’レベル
に、入力２００は’Ｈｉｇｈ’レベルに固定される。ま
た、３００に’Ｈｉｇｈ’が入力されるとＩＮ２２の出
力であるＣＮは’Ｌｏｗ’に、ＩＮ３１の出力であるＣ
Ｐは’Ｈｉｇｈ’に設定されＭＩＳトランジスタ１１０
・１１１は共にオフし、入力１００・２００は共にフロ
ーティング状態になるので、入力リークの測定が可能に
なる。この回路構成での全体レイアウト図を図２に示す
が、本発明でもインバータ回路列１０をチップ一周に配
置することにより、全ての入力回路のプルアップ・プル
ダウン抵抗のコントロールを、わずか一端子によりコン
トロールすることが可能である。しかし、本発明では従
来技術のように制御信号ＣＰ・ＣＮの配線をチップ一周
に配置するのではなく、インバータ回路列１０をチップ
一周に配置しているため、インバータの出力に付加され
る寄生容量は、従来技術と比べればほとんど無視できる
値である。また、図１に示すように、各入出力セルに偶
数個のインバータを挿入しておけば、インバータ回路列
１０はプルアップ抵抗とプルダウン抵抗の両方に使用す
ることができる。また、本発明では各入出力セル毎にバ
ッファリング回路が存在する形になっているため、小容
量のチップであっても大容量のチップであっても、イン
バータ出力部の負荷の条件は全く同じであり、いかなる
規模のチップにも容易に適応することが可能である。
施例を示し、図２にその時のチップ全体図を示す。図１
において、３００は入力端子の電位固定抵抗１１０・１
１１のオン・オフを制御する制御端子である。３００
に’Ｌｏｗ’が入力されるとＩＮ２２の出力であるＣＮ
は’Ｈｉｇｈ’に、ＩＮ３１の出力であるＣＰは’Ｌｏ
ｗ’に設定されＭＩＳトランジスタ１１０・１１１は共
にオン状態に設定され、入力１００は’Ｌｏｗ’レベル
に、入力２００は’Ｈｉｇｈ’レベルに固定される。ま
た、３００に’Ｈｉｇｈ’が入力されるとＩＮ２２の出
力であるＣＮは’Ｌｏｗ’に、ＩＮ３１の出力であるＣ
Ｐは’Ｈｉｇｈ’に設定されＭＩＳトランジスタ１１０
・１１１は共にオフし、入力１００・２００は共にフロ
ーティング状態になるので、入力リークの測定が可能に
なる。この回路構成での全体レイアウト図を図２に示す
が、本発明でもインバータ回路列１０をチップ一周に配
置することにより、全ての入力回路のプルアップ・プル
ダウン抵抗のコントロールを、わずか一端子によりコン
トロールすることが可能である。しかし、本発明では従
来技術のように制御信号ＣＰ・ＣＮの配線をチップ一周
に配置するのではなく、インバータ回路列１０をチップ
一周に配置しているため、インバータの出力に付加され
る寄生容量は、従来技術と比べればほとんど無視できる
値である。また、図１に示すように、各入出力セルに偶
数個のインバータを挿入しておけば、インバータ回路列
１０はプルアップ抵抗とプルダウン抵抗の両方に使用す
ることができる。また、本発明では各入出力セル毎にバ
ッファリング回路が存在する形になっているため、小容
量のチップであっても大容量のチップであっても、イン
バータ出力部の負荷の条件は全く同じであり、いかなる
規模のチップにも容易に適応することが可能である。
【００１０】次に、本発明の別の実施例を図３・図４に
示す。図３において、ＤＬＸ１０・ＤＬＹ１０・ＤＬＸ
１１・ＤＬＸ２０・ＤＬＹ２０・ＤＬＸ２１はインバー
タ回路列であり、それぞれの構成を図４（ａ）・図４
（ｂ）に示す。また、ＳＥＬＥＣＴは前記図４（ａ）の
インバータ回路列か図４（ｂ）のインバータ回路列かを
選択する選択信号線であり、ＩＮはそれぞれのインバー
タ回路列の共通の入力信号、ＯＵＴはそれぞれのインバ
ータ回路列の共通の出力信号であり、それぞれ入力切り
換え回路５３と出力切り換え回路５２によって、どちら
のインバータ回路列に接続するかを制御している。ま
た、ＣＯＮＴは、インバータ回路列を遅延測定用回路と
して使用するか、入力電位固定回路のバッファリング回
路として用いるかの制御端子である。一般にＡＳＩＣ等
の半導体回路の評価では、論理領域内にインバータ遅延
回路等を作りこみ、その遅延時間の値により良否の判定
や信頼性の判断に使用されている。ただし、この場合に
は、インバータ遅延回路列を論理領域内に作りこまれる
ため、あらかじめその領域を確保しておく必要が有り、
見かけ上使用できる論理領域が小さな値になってしまっ
ていた。しかし、本発明では、図３に示すようにこれら
のインバータ遅延回路列を入出力セル内、つまり周辺領
域、に作りこむため、論理領域を十分に使用することが
可能である。また、論理領域内のトランジスタのゲート
幅方向が図３中のＹ方向と仮定した場合、ＤＬＸ１０・
ＤＬＸ２０・ＤＬＸ１１・ＤＬＸ２１のインバータ回路
列を構成するトランジスタのゲート幅サイズとゲート幅
方向を一致させれば、ＤＬＹ１０とＤＬＹ２０の遅延速
度は同じなので、図４（ａ）と図４（ｂ）の差分より論
理領域内のトランジスタの評価と同等の評価が行える。
また、ＣＯＮＴ端子の制御によりこの２つのインバータ
回路列は、そのまま入力電位固定回路のバッファリング
回路として使用することも可能である。
示す。図３において、ＤＬＸ１０・ＤＬＹ１０・ＤＬＸ
１１・ＤＬＸ２０・ＤＬＹ２０・ＤＬＸ２１はインバー
タ回路列であり、それぞれの構成を図４（ａ）・図４
（ｂ）に示す。また、ＳＥＬＥＣＴは前記図４（ａ）の
インバータ回路列か図４（ｂ）のインバータ回路列かを
選択する選択信号線であり、ＩＮはそれぞれのインバー
タ回路列の共通の入力信号、ＯＵＴはそれぞれのインバ
ータ回路列の共通の出力信号であり、それぞれ入力切り
換え回路５３と出力切り換え回路５２によって、どちら
のインバータ回路列に接続するかを制御している。ま
た、ＣＯＮＴは、インバータ回路列を遅延測定用回路と
して使用するか、入力電位固定回路のバッファリング回
路として用いるかの制御端子である。一般にＡＳＩＣ等
の半導体回路の評価では、論理領域内にインバータ遅延
回路等を作りこみ、その遅延時間の値により良否の判定
や信頼性の判断に使用されている。ただし、この場合に
は、インバータ遅延回路列を論理領域内に作りこまれる
ため、あらかじめその領域を確保しておく必要が有り、
見かけ上使用できる論理領域が小さな値になってしまっ
ていた。しかし、本発明では、図３に示すようにこれら
のインバータ遅延回路列を入出力セル内、つまり周辺領
域、に作りこむため、論理領域を十分に使用することが
可能である。また、論理領域内のトランジスタのゲート
幅方向が図３中のＹ方向と仮定した場合、ＤＬＸ１０・
ＤＬＸ２０・ＤＬＸ１１・ＤＬＸ２１のインバータ回路
列を構成するトランジスタのゲート幅サイズとゲート幅
方向を一致させれば、ＤＬＹ１０とＤＬＹ２０の遅延速
度は同じなので、図４（ａ）と図４（ｂ）の差分より論
理領域内のトランジスタの評価と同等の評価が行える。
また、ＣＯＮＴ端子の制御によりこの２つのインバータ
回路列は、そのまま入力電位固定回路のバッファリング
回路として使用することも可能である。
【００１１】
【発明の効果】以上述べてきたように、本発明によれ
ば、バルク規模の大小によらず、また、入出力セルの数
の多少にもよらない、常に最適な特性の入力端子プルア
ップ・プルダウン抵抗とその制御回路を容易に設計する
ことができる。さらに、本発明では従来技術のように制
御信号ＣＰ・ＣＮの配線をチップ一周に配置するのでは
なく、インバータ回路列１０をチップ一周に配置し、そ
こからＣＰ・ＣＮの信号を供給しているため、インバー
タの出力に付加される寄生容量は、従来技術と比べれば
ほとんど無視できる値となる。したがって、そこでの寄
生容量による充放電電流も小さく、従来技術のような信
頼性に関する不良は発生せず、高信頼性の半導体装置を
供給することができる。また、本発明のインバータ回路
列を遅延測定用回路として併用使用した場合には、従来
技術のように論理領域を使用することなく遅延測定回路
を形成することが可能であり、無駄な領域の少ない高密
度の半導体装置を実現することができる。さらに、その
場合、論理領域内のトランジスタと同サイズ・同方向に
インバータ回路列内のトランジスタを構成することによ
り、さらに高信頼性の評価を行うことが可能である。
ば、バルク規模の大小によらず、また、入出力セルの数
の多少にもよらない、常に最適な特性の入力端子プルア
ップ・プルダウン抵抗とその制御回路を容易に設計する
ことができる。さらに、本発明では従来技術のように制
御信号ＣＰ・ＣＮの配線をチップ一周に配置するのでは
なく、インバータ回路列１０をチップ一周に配置し、そ
こからＣＰ・ＣＮの信号を供給しているため、インバー
タの出力に付加される寄生容量は、従来技術と比べれば
ほとんど無視できる値となる。したがって、そこでの寄
生容量による充放電電流も小さく、従来技術のような信
頼性に関する不良は発生せず、高信頼性の半導体装置を
供給することができる。また、本発明のインバータ回路
列を遅延測定用回路として併用使用した場合には、従来
技術のように論理領域を使用することなく遅延測定回路
を形成することが可能であり、無駄な領域の少ない高密
度の半導体装置を実現することができる。さらに、その
場合、論理領域内のトランジスタと同サイズ・同方向に
インバータ回路列内のトランジスタを構成することによ
り、さらに高信頼性の評価を行うことが可能である。
【図１】本発明の実施例を示す回路図。
【図２】本発明の実施例を施したチップの全体レイアウ
ト図。
ト図。
【図３】本発明の別の実施例を施したチップの全体レイ
アウト図。
アウト図。
【図４】図３内の一部の回路を詳細に示した回路図。
【図５】従来技術を示す回路図。
【図６】従来技術の全体レイアウト図。
【図７】入力端子の電位固定を行う回路図。
【図８】入力端子の電位固定を行う別の回路図。
１０・・・・・インバータ回路列 ５０・・・・・半導体チップ ５１・・・・・論理領域 ５２・・・・・出力切り換え回路 ５３・・・・・入力切り換え回路 １００，２００，３００・・・・・パッド １１０，１１１，１１２・・・・・入力論理固定回路 １２０，１２１，２２０，２２１，３２０，３２１，３
２２，ＩＮ２１，ＩＮ２２，ＩＮ３１，ＩＮ３２・・・
・・インバータ回路 ＣＥＬＬ１、ＣＥＬＬ２・・・ＣＥＬＬ（ｎ−１），Ｃ
ＥＬＬｎ・・・・・入出力セル ＩＮ，ＯＵＴ，ＣＯＮＴ，ＳＥＬＥＣＴ・・・・・信号
端子 ＤＬＸ１０，ＤＬＸ１１，ＤＬＸ２０，ＤＬＸ２１，Ｄ
ＬＹ１０，ＤＬＹ２０・・・・・遅延回路
２２，ＩＮ２１，ＩＮ２２，ＩＮ３１，ＩＮ３２・・・
・・インバータ回路 ＣＥＬＬ１、ＣＥＬＬ２・・・ＣＥＬＬ（ｎ−１），Ｃ
ＥＬＬｎ・・・・・入出力セル ＩＮ，ＯＵＴ，ＣＯＮＴ，ＳＥＬＥＣＴ・・・・・信号
端子 ＤＬＸ１０，ＤＬＸ１１，ＤＬＸ２０，ＤＬＸ２１，Ｄ
ＬＹ１０，ＤＬＹ２０・・・・・遅延回路
Claims (5)
- 【請求項１】半導体チップの主として中央部に作り込ま
れ、所定の論理回路を実現するための論理領域と、その
論理領域の周辺に作り込まれ、前記半導体チップの外部
と前記論理回路との間で入出力信号を取り扱う入力セル
あるいは出力セルを含む周辺領域と、前記入力セルの入
力を電位固定するための入力電位固定回路を少なくとも
１つ以上含む半導体装置において、前記入力電位固定回
路は、それぞれの入出力セル内に１対１で作り込まれた
バッファリング回路の出力信号によって制御されている
ことを特徴とする半導体装置。 - 【請求項２】請求項１において、前記複数のバッファリ
ング回路を直列に接続した遅延測定用論理回路を備えて
いることを特徴とする半導体装置。 - 【請求項３】請求項１から請求項２において、前記バッ
ファリング回路を構成する各トランジスタサイズが、前
記論理回路ブロックのトランジスタサイズと相等しいこ
とを特徴とする半導体装置。 - 【請求項４】請求項１に記載のバッファリング回路が、
少なくとも２つ以上の反転論理素子により構成された正
転論理回路であることを特徴とする半導体装置。 - 【請求項５】請求項１から請求項４において、前記バッ
ファリング回路がインバータの多段直列接続回路である
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32272393A JP3331712B2 (ja) | 1993-12-21 | 1993-12-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32272393A JP3331712B2 (ja) | 1993-12-21 | 1993-12-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07176618A JPH07176618A (ja) | 1995-07-14 |
| JP3331712B2 true JP3331712B2 (ja) | 2002-10-07 |
Family
ID=18146907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32272393A Expired - Fee Related JP3331712B2 (ja) | 1993-12-21 | 1993-12-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3331712B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3324583B2 (ja) | 1999-01-08 | 2002-09-17 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
| JP4610919B2 (ja) * | 2004-03-29 | 2011-01-12 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
-
1993
- 1993-12-21 JP JP32272393A patent/JP3331712B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07176618A (ja) | 1995-07-14 |
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