JP3310174B2 - 半導体集積回路 - Google Patents
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- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ロジック部とメモ
リ部を同一チップ上に搭載した半導体集積回路（以下ロ
ジック混載メモリと略称する）及び少なくとも第１のロ
ジック部と第２のロジック部とを同一チップ上に搭載し
た半導体集積回路に係り、特にそのメモリ部及び前記第
１のロジック部のタイミング測定が可能な機能を備えた
半導体集積回路に関するものである。
リ部を同一チップ上に搭載した半導体集積回路（以下ロ
ジック混載メモリと略称する）及び少なくとも第１のロ
ジック部と第２のロジック部とを同一チップ上に搭載し
た半導体集積回路に係り、特にそのメモリ部及び前記第
１のロジック部のタイミング測定が可能な機能を備えた
半導体集積回路に関するものである。
【０００２】
【従来の技術】ロジック混載メモリにおいては、ロジッ
ク部とメモリ部とで設計手法が異なっている。ロジック
部とメモリ部をそれぞれ設計し、多数のバス配線で相互
に接続する方法が一般に用いられる。ロジック部とメモ
リ部とのインターフェースにおけるバス配線上を伝搬す
る信号の遅延時間を規定して、信号のタイミング設計を
行う。
ク部とメモリ部とで設計手法が異なっている。ロジック
部とメモリ部をそれぞれ設計し、多数のバス配線で相互
に接続する方法が一般に用いられる。ロジック部とメモ
リ部とのインターフェースにおけるバス配線上を伝搬す
る信号の遅延時間を規定して、信号のタイミング設計を
行う。
【０００３】ロジック混載メモリにおいては、通常、外
部入力信号とロジック回路とを用いて、メモリ部の動作
モードが制御される。しかし、メモリ部のみを試験する
場合、メモリ部に直接アクセスする方法がある。すなわ
ち、汎用メモリのインターフェースに準ずる信号を、外
部から直接メモリ部に印加することにより、これを評価
する方法がある。次にこのような従来技術の一例につい
て説明する。
部入力信号とロジック回路とを用いて、メモリ部の動作
モードが制御される。しかし、メモリ部のみを試験する
場合、メモリ部に直接アクセスする方法がある。すなわ
ち、汎用メモリのインターフェースに準ずる信号を、外
部から直接メモリ部に印加することにより、これを評価
する方法がある。次にこのような従来技術の一例につい
て説明する。
【０００４】図１２に示すように、複数の外部入出力信
号用パッド１に印加された外部入力信号は、配線２を通
じて直接ロジック部４に入力する信号と、配線５を通じ
てロジック部をバイパスする信号とに分けられる。メモ
リ部１５を測定するときは、テスト回路から選択回路７
を制御する信号を選択信号線６に入力することにより、
ロジック部４をバイパスした信号線５を選択して、選択
回路７から出力する。
号用パッド１に印加された外部入力信号は、配線２を通
じて直接ロジック部４に入力する信号と、配線５を通じ
てロジック部をバイパスする信号とに分けられる。メモ
リ部１５を測定するときは、テスト回路から選択回路７
を制御する信号を選択信号線６に入力することにより、
ロジック部４をバイパスした信号線５を選択して、選択
回路７から出力する。
【０００５】例えばメモリ部がダイナミック型ランダム
アクセスメモリ（以下ＤＲＡＭと略称する）である場合
には、汎用ＤＲＡＭと同様に、ローアドレスストローブ
（以下ＲＡＳと略称する）、カラムアドレスストローブ
（以下ＣＡＳと略称する）及びアドレス信号を外部入出
力信号用パッド１より入力し、ＲＡＳ信号により行アド
レス（以下ローアドレスと呼ぶ）を、ローアドレスラッ
チ回路８を通じてローデコーダ１１により選択し、ＣＡ
Ｓ信号により列アドレス（以下カラムアドレスと呼ぶ）
を、カラムアドレスラッチ回路９を通じてカラムデコー
ダ１２により選択する。
アクセスメモリ（以下ＤＲＡＭと略称する）である場合
には、汎用ＤＲＡＭと同様に、ローアドレスストローブ
（以下ＲＡＳと略称する）、カラムアドレスストローブ
（以下ＣＡＳと略称する）及びアドレス信号を外部入出
力信号用パッド１より入力し、ＲＡＳ信号により行アド
レス（以下ローアドレスと呼ぶ）を、ローアドレスラッ
チ回路８を通じてローデコーダ１１により選択し、ＣＡ
Ｓ信号により列アドレス（以下カラムアドレスと呼ぶ）
を、カラムアドレスラッチ回路９を通じてカラムデコー
ダ１２により選択する。
【０００６】このようにして選択されたメモリセルアレ
イ１３を構成するメモリセル１４にデータの書き込み、
又はメモリセル１４に書き込まれたデータの読出しを行
う。データ書き込みの場合には、メモリセル１４を選択
した後、書き込みデータをデータラッチ回路１０を通じ
てメモリセル１４に書き込む。
イ１３を構成するメモリセル１４にデータの書き込み、
又はメモリセル１４に書き込まれたデータの読出しを行
う。データ書き込みの場合には、メモリセル１４を選択
した後、書き込みデータをデータラッチ回路１０を通じ
てメモリセル１４に書き込む。
【０００７】複数の外部入出力信号用パッドを用いて、
外部から直接前記メモリ部のみを試験しようとすると
き、前記パッドから入力した測定信号は、ロジック部４
をバイパスし、前記選択回路７を通じてメモリ部の入力
に達する複数の信号線を伝搬する。このとき測定のタイ
ミング波形に誤差を生じないよう、各配線は同一の遅延
時間を持つように設計されている。
外部から直接前記メモリ部のみを試験しようとすると
き、前記パッドから入力した測定信号は、ロジック部４
をバイパスし、前記選択回路７を通じてメモリ部の入力
に達する複数の信号線を伝搬する。このとき測定のタイ
ミング波形に誤差を生じないよう、各配線は同一の遅延
時間を持つように設計されている。
【０００８】しかし、製造プロセス条件の変動に伴い、
層間絶縁膜の膜厚のバラツキによる配線容量の変化や、
配線幅や厚さのバラツキによる配線抵抗の変化を生じ、
従って、配線遅延時間に設計値からの変動を生ずる。こ
れら製造プロセス条件の揺らぎに基づく配線遅延時間の
変動は、異なるチップ間で生ずるばかりでなく、同一チ
ップ内においても無視できない大きさになる。このた
め、従来バス配線間のタイミング評価を正確に行うこと
は、いちじるしく困難な課題であった。
層間絶縁膜の膜厚のバラツキによる配線容量の変化や、
配線幅や厚さのバラツキによる配線抵抗の変化を生じ、
従って、配線遅延時間に設計値からの変動を生ずる。こ
れら製造プロセス条件の揺らぎに基づく配線遅延時間の
変動は、異なるチップ間で生ずるばかりでなく、同一チ
ップ内においても無視できない大きさになる。このた
め、従来バス配線間のタイミング評価を正確に行うこと
は、いちじるしく困難な課題であった。
【０００９】以上ロジック混載メモリについて、ロジッ
ク部をバイパスして外部から直接メモリ部の動作特性を
測定するときの問題点をのべたが、同様な課題は、例え
ばＡＬＵ（Alithmetic Logic Unit ）や並列乗算器のよ
うな高速ロジックとその周辺ロジックとを同一チップ上
に搭載した半導体集積回路についても生ずる。
ク部をバイパスして外部から直接メモリ部の動作特性を
測定するときの問題点をのべたが、同様な課題は、例え
ばＡＬＵ（Alithmetic Logic Unit ）や並列乗算器のよ
うな高速ロジックとその周辺ロジックとを同一チップ上
に搭載した半導体集積回路についても生ずる。
【００１０】すなわち、前記高速ロジックを第１のロジ
ック部、前記周辺ロジックを同一チップ上に搭載した第
２のロジック部とするとき、外部入出力信号用パッドか
ら、周辺ロジックである前記第２のロジック部をバイパ
スして、直接ＡＬＵや並列乗算器のような高速ロジック
である前記第１のロジック部の動作特性を試験する必要
がある。
ック部、前記周辺ロジックを同一チップ上に搭載した第
２のロジック部とするとき、外部入出力信号用パッドか
ら、周辺ロジックである前記第２のロジック部をバイパ
スして、直接ＡＬＵや並列乗算器のような高速ロジック
である前記第１のロジック部の動作特性を試験する必要
がある。
【００１１】このとき測定のタイミング波形に誤差を生
じないためには、前記ロジック混載メモリと全く同様
に、前記外部入出力信号用パッドから入力し、第２のロ
ジック部をバイパスし、選択回路７を通じて第１のロジ
ック部の入力に達するまでの複数の信号線を伝搬する信
号の遅延時間は、同一でなくてはならない。しかし、実
際にはプロセス条件の変動により、配線遅延時間に設計
値からの変動を生じ問題となっていた。
じないためには、前記ロジック混載メモリと全く同様
に、前記外部入出力信号用パッドから入力し、第２のロ
ジック部をバイパスし、選択回路７を通じて第１のロジ
ック部の入力に達するまでの複数の信号線を伝搬する信
号の遅延時間は、同一でなくてはならない。しかし、実
際にはプロセス条件の変動により、配線遅延時間に設計
値からの変動を生じ問題となっていた。
【００１２】
【発明が解決しようとする課題】上記したように従来の
技術では、配線遅延時間を正確に測定することがいちじ
るしく困難であったため、ロジック混載メモリ中のメモ
リ部をアクセスする場合に誤差が発生し、正確なタイミ
ング測定を行うことができなかった。また同様な問題
は、ＡＬＵや並列乗算器のような高速ロジックと周辺ロ
ジックを同一チップ上に搭載した半導体集積回路におい
て、外部から直接高速ロジックを測定する場合にも生じ
ていた。
技術では、配線遅延時間を正確に測定することがいちじ
るしく困難であったため、ロジック混載メモリ中のメモ
リ部をアクセスする場合に誤差が発生し、正確なタイミ
ング測定を行うことができなかった。また同様な問題
は、ＡＬＵや並列乗算器のような高速ロジックと周辺ロ
ジックを同一チップ上に搭載した半導体集積回路におい
て、外部から直接高速ロジックを測定する場合にも生じ
ていた。
【００１３】本発明は、上記の問題点を解決すべくなさ
れたものであり、その目的はバス配線を高速に伝搬する
信号の配線間遅延時間を、正確に測定することができる
簡単な付加回路を設けることにより、正確にタイミング
評価をすることができるロジック混載メモリ方式の半導
体集積回路及び高速ロジックと周辺ロジックからなる半
導体集積回路を提供しようとするものである。
れたものであり、その目的はバス配線を高速に伝搬する
信号の配線間遅延時間を、正確に測定することができる
簡単な付加回路を設けることにより、正確にタイミング
評価をすることができるロジック混載メモリ方式の半導
体集積回路及び高速ロジックと周辺ロジックからなる半
導体集積回路を提供しようとするものである。
【００１４】
【課題を解決するための手段】本発明の半導体集積回路
は、複数の外部入力信号を入力することにより、ＲＡＭ
型のメモリ部の動作状態を制御する制御信号を出力する
ロジック部と、外部選択信号により前記ロジック部をバ
イパスした外部入力信号と前記ロジック部の出力信号と
を選択出力する複数の選択回路と、前記選択回路の出力
に接続されたバス配線と、前記バス配線に近接して配置
されたバス配線間の遅延時間を測定するため基準線と、
前記基準線と前記バスを構成する各線とを接続する複数
のスィッチングトランジスタと、これらをオン・オフ制
御する制御線とを具備することを特徴とする。
は、複数の外部入力信号を入力することにより、ＲＡＭ
型のメモリ部の動作状態を制御する制御信号を出力する
ロジック部と、外部選択信号により前記ロジック部をバ
イパスした外部入力信号と前記ロジック部の出力信号と
を選択出力する複数の選択回路と、前記選択回路の出力
に接続されたバス配線と、前記バス配線に近接して配置
されたバス配線間の遅延時間を測定するため基準線と、
前記基準線と前記バスを構成する各線とを接続する複数
のスィッチングトランジスタと、これらをオン・オフ制
御する制御線とを具備することを特徴とする。
【００１５】本発明の半導体記憶装置は、上記のように
バス配線の遅延時間の測定時には、基準線と遅延時間の
評価対象であるバスを構成する各線とをスイッチングト
ランジスタで接続し、ロジック混載メモリの通常動作時
においてはこれらのスイッチングトランジスタをオフ状
態とするように構成される。
バス配線の遅延時間の測定時には、基準線と遅延時間の
評価対象であるバスを構成する各線とをスイッチングト
ランジスタで接続し、ロジック混載メモリの通常動作時
においてはこれらのスイッチングトランジスタをオフ状
態とするように構成される。
【００１６】また好ましくは、別途制御回路を設けて、
着目するバス配線の１つと基準線とを接続するスイッチ
ングトランジスタのみを制御回路で選択し、これをオン
・オフ制御することにより確実な測定結果が得られる。
着目するバス配線の１つと基準線とを接続するスイッチ
ングトランジスタのみを制御回路で選択し、これをオン
・オフ制御することにより確実な測定結果が得られる。
【００１７】さらに望ましくは、メモリ部の入力の直近
に、メモリ部をバス配線から分離するための複数の分離
用トランジスタと分離制御線を設け、遅延時間の測定用
信号がメモリ部から複雑に反射されるのを防止すること
が望ましい。
に、メモリ部をバス配線から分離するための複数の分離
用トランジスタと分離制御線を設け、遅延時間の測定用
信号がメモリ部から複雑に反射されるのを防止すること
が望ましい。
【００１８】また本発明の半導体記憶装置は、とくにバ
ス配線の遅延時間を測定するための基準線を設けず、前
記バス配線の１つを仮の基準線として、他の着目するバ
ス配線の一つとの間をスイッチングトランジスタで接続
することにより、バス配線の遅延時間を求めることがで
きる。この測定をバス配線を構成する全ての配線のペア
について行えば、バス配線間の遅延時間を全て求めるこ
とができる。
ス配線の遅延時間を測定するための基準線を設けず、前
記バス配線の１つを仮の基準線として、他の着目するバ
ス配線の一つとの間をスイッチングトランジスタで接続
することにより、バス配線の遅延時間を求めることがで
きる。この測定をバス配線を構成する全ての配線のペア
について行えば、バス配線間の遅延時間を全て求めるこ
とができる。
【００１９】前記スイッチングトランジスタの制御を別
途設けた制御回路を用いて行うこと、メモリ部をバス配
線から分離するためのスイッチングトランジスタを設け
て遅延時間の測定を確実にすることも、バス配線の１つ
を仮の基準線として用いる前記の場合について同様に行
うことができる。
途設けた制御回路を用いて行うこと、メモリ部をバス配
線から分離するためのスイッチングトランジスタを設け
て遅延時間の測定を確実にすることも、バス配線の１つ
を仮の基準線として用いる前記の場合について同様に行
うことができる。
【００２０】上記のように構成されたロジック混載メモ
リにおいては、前記バス配線の遅延時間をテスタを用い
て測定することができるため、簡単で高速にかつデバイ
ス毎に、正確なアクセスタイミングで動作特性の評価を
行うことができる。
リにおいては、前記バス配線の遅延時間をテスタを用い
て測定することができるため、簡単で高速にかつデバイ
ス毎に、正確なアクセスタイミングで動作特性の評価を
行うことができる。
【００２１】また本発明の半導体集積回路は、少なくと
も第１のロジック部と第２のロジック部とが同一チップ
上に搭載されたものであり、前記ロジック混載メモリの
メモリ部に替えて前記第１のロジック部が、前記ロジッ
ク混載メモリのロジック部に替えて前記第２のロジック
部がそれぞれ対応するように構成されたことを特徴とす
る。
も第１のロジック部と第２のロジック部とが同一チップ
上に搭載されたものであり、前記ロジック混載メモリの
メモリ部に替えて前記第１のロジック部が、前記ロジッ
ク混載メモリのロジック部に替えて前記第２のロジック
部がそれぞれ対応するように構成されたことを特徴とす
る。
【００２２】上記のように少なくとも第１のロジック部
と第２のロジック部とが同一チップ上に搭載された半導
体集積回路においては、前記バス配線の遅延時間をテス
タを用いて測定することができるため、簡単で高速にか
つデバイス毎に正確なタイミング波形で動作特性の評価
を行うことができる。
と第２のロジック部とが同一チップ上に搭載された半導
体集積回路においては、前記バス配線の遅延時間をテス
タを用いて測定することができるため、簡単で高速にか
つデバイス毎に正確なタイミング波形で動作特性の評価
を行うことができる。
【００２３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は本発明の第１の実施
の形態である遅延時間測定回路を有するロジック混載メ
モリの回路構成を示す図である。図１に示すように、選
択信号線６とスイッチングトランジスタのオン・オフ制
御線信号線１５０を有する場合について説明する。
施の形態を詳細に説明する。図１は本発明の第１の実施
の形態である遅延時間測定回路を有するロジック混載メ
モリの回路構成を示す図である。図１に示すように、選
択信号線６とスイッチングトランジスタのオン・オフ制
御線信号線１５０を有する場合について説明する。
【００２４】パッド１０１〜１０５から入力した外部入
力信号は、配線２を通じて直接ロジック部４に入力する
信号と、バス配線５を通じてロジック部をバイパスする
信号とに分けられる。テスタを用いてメモリ部１５を測
定するときは、選択信号線６に複数の選択回路７の制御
信号を入力することにより、ロジック部４の出力線３を
切り離し、ロジック部４をバイパスする配線５を選択
し、選択回路７の出力に接続する。
力信号は、配線２を通じて直接ロジック部４に入力する
信号と、バス配線５を通じてロジック部をバイパスする
信号とに分けられる。テスタを用いてメモリ部１５を測
定するときは、選択信号線６に複数の選択回路７の制御
信号を入力することにより、ロジック部４の出力線３を
切り離し、ロジック部４をバイパスする配線５を選択
し、選択回路７の出力に接続する。
【００２５】ここで説明の便宜上、パッド１０１〜１０
５に接続されるバイパス配線に、それぞれ参照番号１１
１〜１１５を付している。ロジック部４をバイパスした
テスタからのメモリ測定用信号は、外部入出力用パッド
１０１〜１０５から配線１１１〜１１５を介して複数の
選択回路７の出力に接続される。選択回路７の出力とメ
モリ部１５の入力の間は、ロジック混載メモリ形半導体
記憶装置のロジック・メモリ・インターフェースであり
バス配線で接続される。
５に接続されるバイパス配線に、それぞれ参照番号１１
１〜１１５を付している。ロジック部４をバイパスした
テスタからのメモリ測定用信号は、外部入出力用パッド
１０１〜１０５から配線１１１〜１１５を介して複数の
選択回路７の出力に接続される。選択回路７の出力とメ
モリ部１５の入力の間は、ロジック混載メモリ形半導体
記憶装置のロジック・メモリ・インターフェースであり
バス配線で接続される。
【００２６】このバス配線は、選択回路７により複数の
配線５と接続されるので、前記バスを構成する配線に配
線５と同様に参照番号１１１〜１１５を付している。外
部入出力信号用パッド１０１〜１０５を介してテスタを
用いて前記メモリ部の特性評価を行うとき、必要な遅延
時間は正確には外部入出力信号用パッドから、メモリ部
の入力端までの遅延時間である。従って以下バス配線の
遅延時間には、配線５及び選択回路で生ずる遅延時間を
含めるものとする。
配線５と接続されるので、前記バスを構成する配線に配
線５と同様に参照番号１１１〜１１５を付している。外
部入出力信号用パッド１０１〜１０５を介してテスタを
用いて前記メモリ部の特性評価を行うとき、必要な遅延
時間は正確には外部入出力信号用パッドから、メモリ部
の入力端までの遅延時間である。従って以下バス配線の
遅延時間には、配線５及び選択回路で生ずる遅延時間を
含めるものとする。
【００２７】第１の実施の形態においては、新たに基準
パッド１００と前記バス配線１１１〜１１５に近接して
設置された基準線１１０を設けて、前記バス配線１１１
〜１１５との間にスィッチングトランジスタ１２１〜１
２５を接続する。また前記スイッチングトランジスタの
ゲートにはオン・オフ制御線１５０を接続する。
パッド１００と前記バス配線１１１〜１１５に近接して
設置された基準線１１０を設けて、前記バス配線１１１
〜１１５との間にスィッチングトランジスタ１２１〜１
２５を接続する。また前記スイッチングトランジスタの
ゲートにはオン・オフ制御線１５０を接続する。
【００２８】図２は、前記複数のスィッチングトランジ
スタを用いたバス配線間の遅延時間の測定原理を示す図
である。参照番号は図１と対応づけて付与している。図
３は、前記バス配線間の遅延時間を測定するときの、測
定信号のタイミング波形を示す図である。
スタを用いたバス配線間の遅延時間の測定原理を示す図
である。参照番号は図１と対応づけて付与している。図
３は、前記バス配線間の遅延時間を測定するときの、測
定信号のタイミング波形を示す図である。
【００２９】図２のバス配線１１１に着目し、オン・オ
フ制御線１５０を正電位としてトランジスタ１２１と１
２２をオンにする。図３（ａ）に示すように、時刻ｔ1
において、テスタから図２のパッド１０１に、測定用パ
ルス信号（１０１）を入力する。トランジスタ１２１が
オンしているため、時刻ｔ10において図２の基準パッド
１００に、前記測定用パルス信号の遅延した立ち上がり
部分が、図３（ｂ）の（１００）に示すように出力され
る。テスタを用いてこのときの遅延時間α＝ｔ10−ｔ1
を測定する。
フ制御線１５０を正電位としてトランジスタ１２１と１
２２をオンにする。図３（ａ）に示すように、時刻ｔ1
において、テスタから図２のパッド１０１に、測定用パ
ルス信号（１０１）を入力する。トランジスタ１２１が
オンしているため、時刻ｔ10において図２の基準パッド
１００に、前記測定用パルス信号の遅延した立ち上がり
部分が、図３（ｂ）の（１００）に示すように出力され
る。テスタを用いてこのときの遅延時間α＝ｔ10−ｔ1
を測定する。
【００３０】次にバス配線１１２に着目し、図３（ｃ）
に示すように、時刻ｔ2 において、テスタから図２のパ
ッド１０２に測定用パルス信号（１０２）を入力する。
トランジスタ１２２がオンしているため、時刻ｔ20にお
いて図２の基準パッド１００に、前記測定用パルス信号
の遅延した立ち上がり部分が、図３（ｄ）の（１００）
に示すように出力される。テスタを用いてこのときの遅
延時間β＝ｔ20−ｔ2を測定する。
に示すように、時刻ｔ2 において、テスタから図２のパ
ッド１０２に測定用パルス信号（１０２）を入力する。
トランジスタ１２２がオンしているため、時刻ｔ20にお
いて図２の基準パッド１００に、前記測定用パルス信号
の遅延した立ち上がり部分が、図３（ｄ）の（１００）
に示すように出力される。テスタを用いてこのときの遅
延時間β＝ｔ20−ｔ2を測定する。
【００３１】図３においては、遅延時間αとβとの関係
を明らかにするために、ｔ1 とｔ２とを重ねて示してい
る。メモリを測定するときに必要な値は配線間遅延時間
であるから、上記の例では、配線１１１と配線１１２と
の遅延時間の差β−αが求める値となる。同様にして複
数のバス配線（図１の例では１１１〜１１５）につい
て、配線１１１との間の配線間遅延時間、すなわち、複
数のバス配線間の任意の２本の組み合わせについて配線
間遅延時間を求めることができる。
を明らかにするために、ｔ1 とｔ２とを重ねて示してい
る。メモリを測定するときに必要な値は配線間遅延時間
であるから、上記の例では、配線１１１と配線１１２と
の遅延時間の差β−αが求める値となる。同様にして複
数のバス配線（図１の例では１１１〜１１５）につい
て、配線１１１との間の配線間遅延時間、すなわち、複
数のバス配線間の任意の２本の組み合わせについて配線
間遅延時間を求めることができる。
【００３２】図１のロジック部４をバイパスするバス配
線１１１〜１１５を用いてメモリ部１５の動作特性をテ
スタにより評価するとき、前記配線間遅延時間を用い
て、外部入力信号用パッド１０１〜１０５から入力する
テスタの入力信号を補正することにより、正確なタイミ
ングでメモリをアクセスすることができ、前記メモリ部
の正確な評価が可能となる。具体的にのべれば、例えば
外部入力信号用パッド１０２には、パッド１０１に比べ
てβ−αだけ速いタイミングで測定信号を入力すれば良
い。
線１１１〜１１５を用いてメモリ部１５の動作特性をテ
スタにより評価するとき、前記配線間遅延時間を用い
て、外部入力信号用パッド１０１〜１０５から入力する
テスタの入力信号を補正することにより、正確なタイミ
ングでメモリをアクセスすることができ、前記メモリ部
の正確な評価が可能となる。具体的にのべれば、例えば
外部入力信号用パッド１０２には、パッド１０１に比べ
てβ−αだけ速いタイミングで測定信号を入力すれば良
い。
【００３３】次に図４を用いて本発明の第２の実施の形
態を説明する。複数の選択回路７を制御する選択信号を
選択信号線６に入力することにより、ロジック部４の出
力線３を切り離し、バイパスさせたバス配線５を選択す
る。バス配線１１１〜１１５との間にスイッチングトラ
ンジスタを２１２〜２１５、２２３〜２２５、２３４、
２３５、２４５と、バス配線の全ての２ケの組み合わせ
について図のように接続する。前記トランジスタのゲー
トにはオン・オフ制御線１５０を接続し、トランジスタ
をオン・オフ制御する。
態を説明する。複数の選択回路７を制御する選択信号を
選択信号線６に入力することにより、ロジック部４の出
力線３を切り離し、バイパスさせたバス配線５を選択す
る。バス配線１１１〜１１５との間にスイッチングトラ
ンジスタを２１２〜２１５、２２３〜２２５、２３４、
２３５、２４５と、バス配線の全ての２ケの組み合わせ
について図のように接続する。前記トランジスタのゲー
トにはオン・オフ制御線１５０を接続し、トランジスタ
をオン・オフ制御する。
【００３４】図５は前記スイッチングトランジスタを用
いたバス配線間遅延時間の測定原理を示す図である。参
照番号は図４に対応して示されている。図６は遅延時間
を測定するときの、測定用信号のタイミング波形を示す
図である。
いたバス配線間遅延時間の測定原理を示す図である。参
照番号は図４に対応して示されている。図６は遅延時間
を測定するときの、測定用信号のタイミング波形を示す
図である。
【００３５】第１の実施の形態においては着目する配線
に測定用信号を入力し、スイッチングトランジスタと基
準線とを用いてバス配線間の遅延時間を基準パッドに引
き出すことにより求めたが、本第２の実施の形態におい
ては、とくに基準線と基準パッドを設けることなく、任
意のバス配線とその外部入出力信号パッドを仮の基準と
して用い、他の２つのバス配線間の遅延時間を求めると
いう操作を順に繰り返すことにより全てのバス配線間の
遅延時間の差を求める。バス配線が３本の場合について
その具体的方法を図５と図６に示す。
に測定用信号を入力し、スイッチングトランジスタと基
準線とを用いてバス配線間の遅延時間を基準パッドに引
き出すことにより求めたが、本第２の実施の形態におい
ては、とくに基準線と基準パッドを設けることなく、任
意のバス配線とその外部入出力信号パッドを仮の基準と
して用い、他の２つのバス配線間の遅延時間を求めると
いう操作を順に繰り返すことにより全てのバス配線間の
遅延時間の差を求める。バス配線が３本の場合について
その具体的方法を図５と図６に示す。
【００３６】図５においてオン・オフ制御線１５０を正
電位として、トランジスタ２１２、２１３及び２２３を
オンにする。次に図５のパッド１０１とバス配線１１１
を仮の基準として、バス配線１１２に着目し、図６
（ａ）に示すように時刻ｔ２ において、外部入力信号
用パッド１０２からパルス信号（１０２）を入力する。
トランジスタ２１２がオンしているため、図６（ｂ）に
示すように、遅延したパルスの立上がりが、時刻ｔ21に
おいて図５の仮の基準線１１１を通じて仮の基準パッド
１０１に出力される。テスタを用いてこのときの遅延時
間α＝ｔ21−ｔ2 を測定する。
電位として、トランジスタ２１２、２１３及び２２３を
オンにする。次に図５のパッド１０１とバス配線１１１
を仮の基準として、バス配線１１２に着目し、図６
（ａ）に示すように時刻ｔ２ において、外部入力信号
用パッド１０２からパルス信号（１０２）を入力する。
トランジスタ２１２がオンしているため、図６（ｂ）に
示すように、遅延したパルスの立上がりが、時刻ｔ21に
おいて図５の仮の基準線１１１を通じて仮の基準パッド
１０１に出力される。テスタを用いてこのときの遅延時
間α＝ｔ21−ｔ2 を測定する。
【００３７】次に同じく図５のパッド１０１とバス配線
１１１を仮の基準として、バス配線１１３に着目し、図
６（ｃ）に示すように時刻ｔ3 において、テスタを用い
て外部入出力信号用パッド１０３からパルス信号（１０
３）を入力する。トランジスタ２１３がオンしているた
め、図６（ｄ）に示すように、遅延したパルスの立ち上
がりが、図５の仮の基準線１１１を通じて時刻ｔ31にお
いて仮の基準パッド１０１に出力される。テスタを用い
てこのときの遅延時間β＝ｔ31−ｔ3 を測定する。
１１１を仮の基準として、バス配線１１３に着目し、図
６（ｃ）に示すように時刻ｔ3 において、テスタを用い
て外部入出力信号用パッド１０３からパルス信号（１０
３）を入力する。トランジスタ２１３がオンしているた
め、図６（ｄ）に示すように、遅延したパルスの立ち上
がりが、図５の仮の基準線１１１を通じて時刻ｔ31にお
いて仮の基準パッド１０１に出力される。テスタを用い
てこのときの遅延時間β＝ｔ31−ｔ3 を測定する。
【００３８】図６（ａ）〜（ｄ）においては、遅延時間
αとβとの関係を明らかにするために、ｔ2 とｔ3 とを
重ねて示している。上記の例では着目する２本のバス配
線１１２と１１３との遅延時間の差β−αが求められ
る。
αとβとの関係を明らかにするために、ｔ2 とｔ3 とを
重ねて示している。上記の例では着目する２本のバス配
線１１２と１１３との遅延時間の差β−αが求められ
る。
【００３９】次に図５のパッド１０３とバス配線１１３
を仮の基準として、バス配線１１１に着目し、図６
（ｅ）に示すように時刻ｔ1 において、テスタを用いて
外部入力信号用パッド１０１からパルス信号（１０１）
を入力する。トランジスタ２１３がオンしているため、
図６（ｆ）に示すように、遅延したパルスの立上がり
が、時刻ｔ13において図５の仮の基準線１１３を通じて
仮の基準パッド１０３に出力される。テスタを用いてこ
のときの遅延時間γ＝ｔ13−ｔ1 を測定する。
を仮の基準として、バス配線１１１に着目し、図６
（ｅ）に示すように時刻ｔ1 において、テスタを用いて
外部入力信号用パッド１０１からパルス信号（１０１）
を入力する。トランジスタ２１３がオンしているため、
図６（ｆ）に示すように、遅延したパルスの立上がり
が、時刻ｔ13において図５の仮の基準線１１３を通じて
仮の基準パッド１０３に出力される。テスタを用いてこ
のときの遅延時間γ＝ｔ13−ｔ1 を測定する。
【００４０】次に同じく図５のパッド１０３とバス配線
１１３を仮の基準として、バス配線１１２に着目し、図
６（ｇ）に示すように時刻ｔ2 において、外部入出力信
号用パッド１０２からパルス信号（１０２）を入力す
る。トランジスタ２２３がオンしているため、図６
（ｈ）に示すように、遅延したパルスの立ち上がりが、
時刻ｔ23において図５の仮の基準線１１３を通じて仮の
基準パッド１０３に出力される。テスタを用いてこのと
きの遅延時間δ＝ｔ23−ｔ2 を測定する。
１１３を仮の基準として、バス配線１１２に着目し、図
６（ｇ）に示すように時刻ｔ2 において、外部入出力信
号用パッド１０２からパルス信号（１０２）を入力す
る。トランジスタ２２３がオンしているため、図６
（ｈ）に示すように、遅延したパルスの立ち上がりが、
時刻ｔ23において図５の仮の基準線１１３を通じて仮の
基準パッド１０３に出力される。テスタを用いてこのと
きの遅延時間δ＝ｔ23−ｔ2 を測定する。
【００４１】図６（ｅ）〜（ｈ）においては、遅延時間
γとδとの関係を明らかにするために、ｔ1 とｔ2 とが
重ねて示している。上記の例では着目する２本のバス配
線１１１と１１２との遅延時間の差δ−γが求められ
る。このようにして、前記第１の実施の形態におけるよ
うに、別途基準線と基準パッドを設けることなく、３本
のバス配線１１１、１１２、１１３の内任意の２本の組
み合わせについてバス配線間の遅延時間を求めることが
できる。
γとδとの関係を明らかにするために、ｔ1 とｔ2 とが
重ねて示している。上記の例では着目する２本のバス配
線１１１と１１２との遅延時間の差δ−γが求められ
る。このようにして、前記第１の実施の形態におけるよ
うに、別途基準線と基準パッドを設けることなく、３本
のバス配線１１１、１１２、１１３の内任意の２本の組
み合わせについてバス配線間の遅延時間を求めることが
できる。
【００４２】同様にして他の複数のバス配線（図４の例
では１１１〜１１５）についても、任意の２本の組み合
わせについて配線間遅延時間を求めることができる。従
ってメモリを測定するとき、これらの値を補正して入力
することにより、正確なタイミングでメモリをアクセス
することが可能となる。本第２の実施の形態では基準線
と基準パッドを設ける必要がないため、第１の実施の形
態に比べてチップ面積の増加を低減することができる。
では１１１〜１１５）についても、任意の２本の組み合
わせについて配線間遅延時間を求めることができる。従
ってメモリを測定するとき、これらの値を補正して入力
することにより、正確なタイミングでメモリをアクセス
することが可能となる。本第２の実施の形態では基準線
と基準パッドを設ける必要がないため、第１の実施の形
態に比べてチップ面積の増加を低減することができる。
【００４３】図７、図８は、それぞれ図１及び図４の場
合について、メモリ部１５の入力の直近にバス配線１１
１〜１１５を全て切断するための５ケのＰチャネルトラ
ンジスタ２５１を設ける方法を示す図である。このよう
にバス配線間の遅延時間を測定するとき、メモリ部１５
からの複雑な測定信号の反射の影響を防止するため、メ
モリ部に入力するバス配線を、分離制御線２５０に正の
電圧を与えて、一定の基準点で切断すれば、極めて容易
に反射した測定信号を見分けることができ遅延時間の測
定誤りを生ずることがない。
合について、メモリ部１５の入力の直近にバス配線１１
１〜１１５を全て切断するための５ケのＰチャネルトラ
ンジスタ２５１を設ける方法を示す図である。このよう
にバス配線間の遅延時間を測定するとき、メモリ部１５
からの複雑な測定信号の反射の影響を防止するため、メ
モリ部に入力するバス配線を、分離制御線２５０に正の
電圧を与えて、一定の基準点で切断すれば、極めて容易
に反射した測定信号を見分けることができ遅延時間の測
定誤りを生ずることがない。
【００４４】またトランジスタ２５１をＰチャネルとし
た理由は、前記遅延時間測定用スイッチングトランジス
タをＮチャネルとするとき、そのオン・オフ制御線に加
える制御信号を、そのまま前記Ｐチャネルトランジスタ
２５１のゲートに入力することにより、遅延時間の測定
と連動してメモリ部１５の入力を分離することができる
からである。
た理由は、前記遅延時間測定用スイッチングトランジス
タをＮチャネルとするとき、そのオン・オフ制御線に加
える制御信号を、そのまま前記Ｐチャネルトランジスタ
２５１のゲートに入力することにより、遅延時間の測定
と連動してメモリ部１５の入力を分離することができる
からである。
【００４５】図９、図１０は、それぞれ図１および図４
の場合について、スイッチングトランジスタをオン・オ
フ制御するための制御用パッド３０１、３０２と制御回
路３００を設ける方法の一例を示したものである。
の場合について、スイッチングトランジスタをオン・オ
フ制御するための制御用パッド３０１、３０２と制御回
路３００を設ける方法の一例を示したものである。
【００４６】図１及び図４の場合にはオン・オフ制御線
を用いて、遅延時間測定時に全てのスイッチングトラン
ジスタを同時にオンする方法をとっているが、このとき
測定対象とする配線以外に他の配線がブランチとして接
続されることになるので、信号の多重反射を生ずる原因
となる。
を用いて、遅延時間測定時に全てのスイッチングトラン
ジスタを同時にオンする方法をとっているが、このとき
測定対象とする配線以外に他の配線がブランチとして接
続されることになるので、信号の多重反射を生ずる原因
となる。
【００４７】この問題を回避するためには、図１の場
合、基準線とバス配線のうち着目する配線間のみに、ス
イッチングトランジスタの一つを選択して接続し、他を
切り離すことが望ましい。また図４の場合には、仮の基
準線とバス配線のうち着目する配線間のみを同様に接続
し、他を切り離すことが望ましい。
合、基準線とバス配線のうち着目する配線間のみに、ス
イッチングトランジスタの一つを選択して接続し、他を
切り離すことが望ましい。また図４の場合には、仮の基
準線とバス配線のうち着目する配線間のみを同様に接続
し、他を切り離すことが望ましい。
【００４８】この方法を実施するには、着目するバス配
線の遅延時間の測定毎に、スイッチングトランジスタの
一つを選択してこれをオンする図９、図１０に示す制御
回路３００が必要とされる。このような制御回路とし
て、フリップフロップで構成されるシフトレジスタを用
いることができる。
線の遅延時間の測定毎に、スイッチングトランジスタの
一つを選択してこれをオンする図９、図１０に示す制御
回路３００が必要とされる。このような制御回路とし
て、フリップフロップで構成されるシフトレジスタを用
いることができる。
【００４９】図１１（ａ）に、このようなフリップフロ
ップ回路の一例を示す。図１１（ｂ）はその動作を示す
タイミング波形である。図１１（ａ）において、１０ａ
〜１０ｅは、図９、図１０のスイッチングトランジスタ
のゲートに接続される配線３０３を構成する配線であ
る。データ入力及びクロック入力は、それぞれ図９、図
１０の制御パッド３０１、３０２に相当する。
ップ回路の一例を示す。図１１（ｂ）はその動作を示す
タイミング波形である。図１１（ａ）において、１０ａ
〜１０ｅは、図９、図１０のスイッチングトランジスタ
のゲートに接続される配線３０３を構成する配線であ
る。データ入力及びクロック入力は、それぞれ図９、図
１０の制御パッド３０１、３０２に相当する。
【００５０】例えば配線３０３のうち、ゲートが１０
（ｄ）に接続されたスイッチングトランジスタをオンさ
せる場合について説明する。データ入力端子よりデータ
“０００１０”をクロックパルスと同期させて入力す
る。図１１において前記データの下部に示した矢印は、
前記データが時系列的に入力される方向を示している。
（ｄ）に接続されたスイッチングトランジスタをオンさ
せる場合について説明する。データ入力端子よりデータ
“０００１０”をクロックパルスと同期させて入力す
る。図１１において前記データの下部に示した矢印は、
前記データが時系列的に入力される方向を示している。
【００５１】図１１（ｂ）に示すように、データ入力
“０００１０”を５ケのクロックパルスにより図１１
（ａ）のＤＦＦ１〜ＤＦＦ５（ＤＦＦはディレイドフリ
ップフロップの略称）からなるシフトレジスタに格納す
れば、配線１０ａ〜１０ｅには、図１１（ｂ）の右端に
示されるようにデータが記憶される。従って“０００１
０”のデータ入力により、１０ｄのみがハイレベルとな
り、ここに接続されたスイッチングトランジスタをオン
することができる。このようにして５ケの入力データの
組み合わせにより、任意のバス配線間を接続するスイッ
チングトランジスタを選択することができる。
“０００１０”を５ケのクロックパルスにより図１１
（ａ）のＤＦＦ１〜ＤＦＦ５（ＤＦＦはディレイドフリ
ップフロップの略称）からなるシフトレジスタに格納す
れば、配線１０ａ〜１０ｅには、図１１（ｂ）の右端に
示されるようにデータが記憶される。従って“０００１
０”のデータ入力により、１０ｄのみがハイレベルとな
り、ここに接続されたスイッチングトランジスタをオン
することができる。このようにして５ケの入力データの
組み合わせにより、任意のバス配線間を接続するスイッ
チングトランジスタを選択することができる。
【００５２】以上ロジック混載メモリを例として、ロジ
ック部をバイパスして直接外部からテスタを用いてメモ
リ部の動作特性を、正確なタイミング波形で測定するこ
とができる付加回路を具備した半導体集積回路の構成に
ついてのべた。しかし、このような構成はロジック混載
メモリに限定されるものではない。
ック部をバイパスして直接外部からテスタを用いてメモ
リ部の動作特性を、正確なタイミング波形で測定するこ
とができる付加回路を具備した半導体集積回路の構成に
ついてのべた。しかし、このような構成はロジック混載
メモリに限定されるものではない。
【００５３】例えばＡＬＵや並列乗算器のような高速ロ
ジックとその周辺ロジックを、同一チップ上に搭載した
半導体集積回路において、前記周辺ロジックをバイパス
して外部から直接テスタを用いて、前記高速ロジックの
動作特性を測定する場合に、ロジック混載メモリを例と
して説明した上記第１及び第２の実施の形態の全ての付
加回路の構成をそのまま適用することができる。
ジックとその周辺ロジックを、同一チップ上に搭載した
半導体集積回路において、前記周辺ロジックをバイパス
して外部から直接テスタを用いて、前記高速ロジックの
動作特性を測定する場合に、ロジック混載メモリを例と
して説明した上記第１及び第２の実施の形態の全ての付
加回路の構成をそのまま適用することができる。
【００５４】すなわち、前記高速ロジックを第１のロジ
ック部、前記周辺ロジックを第２のロジック部とすると
き、図１乃至図１１とこれに関連する説明において、複
数の入力を有するメモリ部に替えて複数の入力を有する
前記第１のロジック部とし、外部入出力信号用パッドに
接続された複数の入力とメモリ部を制御する複数の出力
を有し、かつその出力とメモリ部の入力との間がバス配
線で接続されたロジック混載メモリのロジック部に替え
て、外部入出力信号用パッドに接続された複数の入力と
前記第１のロジック部を制御する複数の出力を有する第
２のロジック部とし、かつその出力と前記第１のロジッ
ク部の入力との間がバス配線で接続されているとすれば
良い。
ック部、前記周辺ロジックを第２のロジック部とすると
き、図１乃至図１１とこれに関連する説明において、複
数の入力を有するメモリ部に替えて複数の入力を有する
前記第１のロジック部とし、外部入出力信号用パッドに
接続された複数の入力とメモリ部を制御する複数の出力
を有し、かつその出力とメモリ部の入力との間がバス配
線で接続されたロジック混載メモリのロジック部に替え
て、外部入出力信号用パッドに接続された複数の入力と
前記第１のロジック部を制御する複数の出力を有する第
２のロジック部とし、かつその出力と前記第１のロジッ
ク部の入力との間がバス配線で接続されているとすれば
良い。
【００５５】また同様な付加回路の構成は、メモリ部と
高速ロジック部及びこれらを制御する周辺ロジック部の
３つのブロックから構成される半導体集積回路におい
て、外部からテスタを用いてメモリ部及び高速ロジック
部の動作特性を正確に測定する場合にも適用することが
できる。
高速ロジック部及びこれらを制御する周辺ロジック部の
３つのブロックから構成される半導体集積回路におい
て、外部からテスタを用いてメモリ部及び高速ロジック
部の動作特性を正確に測定する場合にも適用することが
できる。
【００５６】なお、前記第１及び第２のスイッチングト
ランジスタとして、ＭＯＳＦＥＴを用いる場合を示した
が、必ずしもＭＯＳＦＥＴである必要はなく、バイポー
ラトランジスタを用いることもできる。またトランジス
タでなくても、スイッチング可能な素子であれば良い。
その他本発明の要旨を逸脱しない範囲で、種々変形して
実施することができる。
ランジスタとして、ＭＯＳＦＥＴを用いる場合を示した
が、必ずしもＭＯＳＦＥＴである必要はなく、バイポー
ラトランジスタを用いることもできる。またトランジス
タでなくても、スイッチング可能な素子であれば良い。
その他本発明の要旨を逸脱しない範囲で、種々変形して
実施することができる。
【００５７】
【発明の効果】上述したように本発明によれば、従来人
手によって行われてきたロジック混載メモリのバス配線
間の遅延時間の測定を、簡単な付加回路を搭載すること
により、テスタを用いて極めて簡単でかつ高速に、外部
入出力端子からメモリ部に至るバス配線間の遅延時間を
測定し、メモリセルアレイの測定のタイミング補正をす
ることができる。このためテスタを用いて前記メモリ部
の動作特性を評価するとき、正確なタイミングでメモリ
セルアレイをアクセスすることができ、また、解析時間
の短縮にも多大な効果がある。また本発明の付加回路
は、少なくとも第１、第２のロジックを１チップ上に搭
載した半導体集積回路についても適用することができ
る。
手によって行われてきたロジック混載メモリのバス配線
間の遅延時間の測定を、簡単な付加回路を搭載すること
により、テスタを用いて極めて簡単でかつ高速に、外部
入出力端子からメモリ部に至るバス配線間の遅延時間を
測定し、メモリセルアレイの測定のタイミング補正をす
ることができる。このためテスタを用いて前記メモリ部
の動作特性を評価するとき、正確なタイミングでメモリ
セルアレイをアクセスすることができ、また、解析時間
の短縮にも多大な効果がある。また本発明の付加回路
は、少なくとも第１、第２のロジックを１チップ上に搭
載した半導体集積回路についても適用することができ
る。
【図１】本発明の第１の実施の形態に係る配線間遅延測
定回路を有するロジック混載メモリの構成を示す図。
定回路を有するロジック混載メモリの構成を示す図。
【図２】本発明の第１の実施の形態に係る配線間遅延時
間の測定回路を示す図。
間の測定回路を示す図。
【図３】本発明の第１の実施の形態に係る配線間遅延時
間の測定波形を示す図。
間の測定波形を示す図。
【図４】本発明の第２の実施の形態に係る配線間遅延測
定回路を有するロジック混載メモリの構成を示す図。
定回路を有するロジック混載メモリの構成を示す図。
【図５】本発明の第２の実施の形態に係る配線間遅延時
間の測定回路を示す図。
間の測定回路を示す図。
【図６】本発明の第２の実施の形態に係る配線間遅延時
間の測定波形を示す図。
間の測定波形を示す図。
【図７】メモリ部の分離用トランジスタを有する本発明
の第１の実施の形態の変形例を示す図。
の第１の実施の形態の変形例を示す図。
【図８】メモリ部の分離用トランジスタを有する本発明
の第２の実施の形態の変形例を示す図。
の第２の実施の形態の変形例を示す図。
【図９】遅延時間測定用トランジスタの制御回路を有す
る本発明の第１の実施の形態の変形例を示す図。
る本発明の第１の実施の形態の変形例を示す図。
【図１０】遅延時間測定用トランジスタの制御回路を有
する本発明の第２の実施の形態の変形例を示す図。
する本発明の第２の実施の形態の変形例を示す図。
【図１１】遅延時間測定用トランジスタの制御回路とし
て用いるシフトレジスタの構成とその動作を示す図。
て用いるシフトレジスタの構成とその動作を示す図。
【図１２】従来のロジック混載メモリの回路構成を示す
図。
図。
１…外部入出力信号用パッド ２…ロジック部への入力線 ３…ロジック部からの出力線 ４…ロジック部 ５…ロジック部をバイパスするバス配線 ６…選択信号線 ７…選択回路 ８…ロウアドレスラッチ回路 ９…カラムアドレスラッチ回路 １０…データラッチ回路 １１…ロウデコーダ １２…カラムデコーダ １３…メモリセルアレイ １４…メモリセル １５…メモリ部 １００…基準パッド １０１〜１０５…外部入出力信号用パッド １１０…基準線 １１１〜１１５…ロジック部のバイパス配線とバスを構
成する配線 １２１〜１２５…スイッチングトランジスタ （１００）…基準パッドの出力信号波形 （１０１）〜（１０３）…外部入出力パッド１０１〜１
０３からの入力信号波形 １５０…スイッチングトランジスタのオン・オフ制御線 ｔ1 …パッド１０１への信号入力時点 ｔ2 …パッド１０２への信号入力時点 ｔ3 …パッド１０３への信号入力時点 ｔ10…パッド１０１に入力した信号の基準パッド１００
からの信号出力時点 ｔ20…パッド１０２に入力した信号の基準パッド１００
からの信号出力時点 ｔ21…パッド１０２に入力した信号のパッド１０１から
の信号出力時点 ｔ31…パッド１０３に入力した信号のパッド１０１から
の信号出力時点 ｔ13…パッド１０１に入力した信号のパッド１０３から
の信号出力時点 ｔ23…パッド１０２に入力した信号のパッド１０３から
の信号出力時点 α、β、γ、δ…遅延時間 ２１２〜２１５、２２３〜２２５…スイッチングトラン
ジスタ ２３４、２３５、２４５…スイッチングトランジスタ ２５０…分離制御線 ２５１…分離用トランジスタ ３００…スイッチングトランジスタ制御回路 ３０１、３０２…スイッチングトランジスタ制御用パッ
ド ３０３…スイッチングトランジスタ制御用配線
成する配線 １２１〜１２５…スイッチングトランジスタ （１００）…基準パッドの出力信号波形 （１０１）〜（１０３）…外部入出力パッド１０１〜１
０３からの入力信号波形 １５０…スイッチングトランジスタのオン・オフ制御線 ｔ1 …パッド１０１への信号入力時点 ｔ2 …パッド１０２への信号入力時点 ｔ3 …パッド１０３への信号入力時点 ｔ10…パッド１０１に入力した信号の基準パッド１００
からの信号出力時点 ｔ20…パッド１０２に入力した信号の基準パッド１００
からの信号出力時点 ｔ21…パッド１０２に入力した信号のパッド１０１から
の信号出力時点 ｔ31…パッド１０３に入力した信号のパッド１０１から
の信号出力時点 ｔ13…パッド１０１に入力した信号のパッド１０３から
の信号出力時点 ｔ23…パッド１０２に入力した信号のパッド１０３から
の信号出力時点 α、β、γ、δ…遅延時間 ２１２〜２１５、２２３〜２２５…スイッチングトラン
ジスタ ２３４、２３５、２４５…スイッチングトランジスタ ２５０…分離制御線 ２５１…分離用トランジスタ ３００…スイッチングトランジスタ制御回路 ３０１、３０２…スイッチングトランジスタ制御用パッ
ド ３０３…スイッチングトランジスタ制御用配線
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/105 Ｇ０１Ｒ 31/28 Ｂ (72)発明者 野路 宏行 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 昭63−257242（ＪＰ，Ａ) 特開 平２−184048（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 G01R 31/28 G11C 11/401 H01L 21/66 H01L 27/04 H01L 27/105
Claims (12)
- 【請求項１】 マトリックス状に配置されたメモリセル
アレイと、 前記メモリセルアレイの各行に接続されたワード線と、 前記メモリセルアレイの各列に接続されたビット線と、 ロウアドレス信号のラッチ回路と、 カラムアドレス信号のラッチ回路と、 前記ワード線を選択するロウデコーダ回路と、 前記ビット線を選択するカラムデコーダ回路と、 前記メモリセルアレイへの書き込み及び読み出しのデー
タラッチ回路とを具備するメモリ部を有し、 かつ、複数の外部入出力信号用パッドを介して接続され
た複数の入力線に外部信号を入力することにより、前記
メモリ部の動作状態を制御する複数の出力線に制御信号
を出力するロジック部と、 前記複数の外部入出力信号用パッドを介して前記ロジッ
ク部をバイパスする配線と前記メモリ部の動作状態を制
御する出力線とを入力し、選択信号線を通じて外部選択
信号を入力することにより、前記ロジック部をバイパス
する配線と前記メモリ部の動作状態を制御する出力線と
のいずれかを選択して出力する選択回路と、 前記選択回路の出力にバスを構成する各線の一端がそれ
ぞれ接続され、前記各線の他端が前記メモリ部の入力に
それぞれ接続されたバス配線と、 前記バス配線に近接して配置された基準線と、 前記外部入出力信号用パッドに近接して配置され、かつ
前記基準線に接続された基準パッドと、 前記基準線と前記バス配線を構成する少なくとも１つの
線とを接続するスイッチングトランジスタと、 前記スイッチングトランジスタのオン・オフ制御線とを
具備することを特徴とする半導体集積回路。 - 【請求項２】 前記スイッチングトランジスタの少なく
とも１つを選択してオン・オフ制御する制御回路と、前
記制御回路の入力に接続された制御線と、前記スイッチ
ングトランジスタの少なくとも１つを選択するための外
部制御信号を入力する制御パッドとを具備することを特
徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記選択回路と前記メモリ部との間に接
続された前記バス配線を、前記メモリ部の入力の直近に
おいて切り離すことにより前記メモリ部を分離する分離
用トランジスタと、前記分離用トランジスタによる前記
メモリ部の分離を制御する分離制御線を具備することを
特徴とする請求項１、２のいずれか１つに記載の半導体
集積回路。 - 【請求項４】 マトリックス状に配置されたメモリセル
アレイと、 前記メモリセルアレイの各行に接続されたワード線と、 前記メモリセルアレイの各列に接続されたビット線と、 ロウアドレス信号のラッチ回路と、 カラムアドレス信号のラッチ回路と、 前記ワード線を選択するロウデコーダ回路と、 前記ビット線を選択するカラムデコーダ回路と、 各メモリセルアレイへの書き込み及び読み出しのデータ
のラッチ回路とを具備するメモリ部を有し、 かつ、複数の外部入出力信号用パッドを介して接続され
た複数の入力線に外部信号を入力することにより、前記
メモリ部の動作状態を制御する複数の出力線に制御信号
を出力するロジック部と、 前記複数の外部入出力信号用パッドを介して前記ロジッ
ク部をバイパスする配線と前記メモリ部の動作状態を制
御する出力線とを入力し、選択信号線を通じて外部選択
信号を入力することにより、前記ロジック部をバイパス
する配線と前記メモリ部の動作状態を制御する出力線と
のいずれかを選択して出力する選択回路と、 前記選択回路の出力にバスを構成する各線の一端がそれ
ぞれ接続され、前記各線の他端が前記メモリ部の入力に
それぞれ接続されたバス配線と、 前記バスを構成する少なくとも２以上のバス配線間を相
互に接続するスイッチングトランジスタと、 前記スイッチングトランジスタのオン・オフ制御線とを
具備することを特徴とする半導体集積回路。 - 【請求項５】 前記スイッチングトランジスタの少なく
とも１つを選択してオン・オフ制御する制御回路と、前
記制御回路の入力に接続された制御線と、 前記スイッチングトランジスタの少なくとも１つを選択
するための外部制御信号を入力する制御パッドとを具備
することを特徴とする請求項４記載の半導体集積回路。 - 【請求項６】 前記選択回路と前記メモリ部との間に接
続された前記バス配線を、前記メモリ部の入力の直近に
おいて切り離すことにより前記メモリ部を分離する分離
用トランジスタと、前記分離用トランジスタによる前記
メモリ部の分離を制御する分離制御線とを具備すること
を特徴とする請求項４、５のいずれか１つに記載の半導
体集積回路。 - 【請求項７】 少なくとも第１のロジック部と第２のロ
ジック部とを同一チップ上に搭載した半導体集積回路に
おいて、 複数の外部入出力信号用パッドを介して接続された複数
の入力線に外部信号を入力することにより、前記第１の
ロジック部の動作状態を制御する複数の出力線に制御信
号を出力する前記第２のロジック部と、 前記複数の外部入出力信号用パッドを介して前記第２の
ロジック部をバイパスする配線と前記第１のロジック部
の動作状態を制御する出力線とを入力し、選択信号線を
通じて外部選択信号を入力することにより、前記ロジッ
ク部をバイパスする配線と前記第１のロジック部の動作
状態を制御する複数の出力線とのいずれかを選択して出
力する選択回路と、 前記選択回路の出力にバスを構成する各線の一端がそれ
ぞれ接続され、前記各線の他端が前記第１のロジック部
の入力にそれぞれ接続されたバス配線と、 前記バス配線に近接して配置された基準線と、 前記外部入出力信号用パッドに近接して配置され、かつ
前記基準線に接続された基準パッドと、 前記基準線と前記バス配線を構成する少なくとも１つの
線とを接続するスイッチングトランジスタと、 前記スイッチングトランジスタのオン・オフ制御線とを
具備することを特徴とする半導体集積回路。 - 【請求項８】 前記スイッチングトランジスタの少なく
とも１つを選択してオン・オフ制御する制御回路と、前
記制御回路の入力に接続された制御線と、前記スイッチ
ングトランジスタの少なくとも１つを選択するための外
部制御信号を入力する制御パッドとを具備することを特
徴とする請求項７記載の半導体集積回路。 - 【請求項９】 前記選択回路と前記第１のロジック部と
の間に接続された前記バス配線を、前記第１のロジック
部の入力の直近において切り離すことにより前記第１の
ロジック部を分離する分離用トランジスタと、前記分離
用トランジスタによる前記第１のロジック部の分離を制
御する分離制御線を具備することを特徴とする請求項
７、８のいずれか１つに記載の半導体集積回路。 - 【請求項１０】 少なくとも第１のロジック部と第２の
ロジック部とを同一チップ上に搭載した半導体集積回路
において、 複数の外部入出力信号用パッドを介して接続された複数
の入力線に外部信号を入力することにより、前記第１の
ロジック部の動作状態を制御する複数の出力線に制御信
号を出力する前記第２のロジック部と、 前記複数の外部入出力信号用パッドを介して前記第１の
ロジック部をバイパスする配線と前記第２のロジック部
の動作状態を制御する出力線とを入力し、選択信号線を
通じて外部選択信号を入力することにより、前記第２の
ロジック部をバイパスする配線と前記第１のロジック部
の動作状態を制御する出力線とのいずれかを選択して出
力する選択回路と、 前記選択回路の出力にバスを構成する各線の一端がそれ
ぞれ接続され、前記各線の他端が前記第１のロジック部
の入力にそれぞれ接続されたバス配線と、 前記バスを構成する少なくとも２以上のバス配線間を相
互に接続するスイッチングトランジスタと、 前記スイッチングトランジスタのオン・オフ制御線とを
具備することを特徴とする半導体集積回路。 - 【請求項１１】 前記スイッチングトランジスタの少な
くとも１つを選択してオン・オフ制御する制御回路と、
前記制御回路の入力に接続された制御線と、前記スイッ
チングトランジスタの少なくとも１つを選択するための
外部制御信号を入力する制御パッドとを具備することを
特徴とする請求項１０記載の半導体集積回路。 - 【請求項１２】 前記選択回路と前記第１のロジック部
との間に接続された前記バス配線を、前記第１のロジッ
ク部の入力の直近において切り離すことにより前記第１
のロジック部を分離する分離用トランジスタと、前記分
離用トランジスタによる前記第１のロジックの分離を制
御する分離制御線とを具備することを特徴とする請求項
１０、１１のいずれか１つに記載の半導体集積回路。
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