KR19980018730A - 반도체 집적 회로 (Semiconductor integrated Circuit) - Google Patents

반도체 집적 회로 (Semiconductor integrated Circuit) Download PDF

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Abstract

로직 혼재 메모리의 메모리부 및 고속 로직을 포함하는 집적 회로의 고속 로직부를 외부에서 직접 측정할 수 있는 부가 회로를 구비하는 반도체 집적 회로를 제공한다.
주변 로직부를 바이패스하여 메모리부 또는 고속 로직부에 직접 외부로부터 칩상의 버스 배선을 통하여 측정 신호를 입력할 때, 버스 배선간의 지연 시간을 외부에서 테스터로 측정할 수 있도록, 버스 배선과 기준선과의 사이에 스위칭 소자를 접속하고, 주목하는 버스 배선에 접속된 외부 입출력 패드에서 지연 시간의 측정 신호를 입력하고, 스위칭 소자에서 접속된 기준선으로부터의 출력 신호와 상기 입력 신호와의 지연 시간으로부터, 버스 배선을 구성하는 모든 배선간의 지연 시간을 구하고, 이것을 이용하여 메모리부를 테스터로 측정할 때의 타이밍 오차를 보정하여, 메모리부 또는 고속 로직부의 정확한 평가를 가능하게 한다.

Description

반도체 집적 회로
본 발명은 로직부와 메모리부를 동일 칩상에 탑재한 반도체 집적 회로(이하, 로직 혼재 메모리라 한다) 및 적어도 제1 로직부와 제2 로직부를 동일 칩상에 탑재한 반도체 집적 회로에 관한 것으로, 특히 그 메모리부 및 상기 제1 로직부의 타이밍 측정이 가능한 기능을 구비한 반도체 집적 회로에 관한 것이다.
로직 혼재 메모리에 있어서는, 로직부와 메모리부로 설계 방법이 상이하다. 로직부와 메모리부를 각각 설계하여, 다수의 버스 배선으로 상호 접속하는 방법이 일반적으로 이용된다. 로직부와 메모리부와의 인터페이스에 있어서의 버스 배선상을 전파하는 신호의 지연 시간을 규정하여, 신호의 타이밍 설계를 행한다.
로직 혼재 메모리에 있어서는, 통상 외부 입력 신호와 로직 회로를 이용하여, 메모리부의 동작 모드가 제어된다. 그러나, 메모리부만을 시험하는 경우, 메모리부에 직접 억세스하는 방법이 있다. 즉, 범용 메모리의 인터페이스에 준하는 신호를, 외부에서 직접 메모리부에 인가함으로써, 이를 평가하는 방법이 있다. 다음에 이와 같은 종래 기술의 일예에 대하여 설명한다.
도 12에 도시한 바와 같이, 복수의 외부 입출력 신호용 패드(1)에 인가된 외부 입력 신호는 배선(2)을 통하여 직접 로직부(4)에 입력하는 신호와, 배선(5)을 통하여 로직부를 바이패스하는 신호로 나누어 진다. 메모리부(15)를 측정할 때는 테스트 회로로부터 선택 회로(7)를 제어하는 신호를 선택 신호선(6)에 입력함으로써, 로직부(4)를 바이패스한 신호선(5)을 선택하여, 선택 회로(7)로부터 출력한다.
예를 들면 메모리부가 다이나믹형 랜덤 억세스 메모리(이하, DRAM이라 한다)인 경우에는, 범용 DRAM과 마찬가지로, 로우 어드레스 스트로브(이하 RAS라 한다), 컬럼 어드레스 스트로브(이하 CAS라 한다) 및 어드레스 신호를 외부 입출력 신호용 패드(1)에서 입력하고, RAS 신호에 의해 행 어드레스(이하 로우 어드레스라 한다)를 로우 어드레스 래치 회로(8)를 통하여 로우 디코더(11)로 선택하고, CAS 신호에 의해 열 어드레스(이하 컬럼 어드레스라 한다)를 컬럼 어드레스 래치 회로(9)를 통하여 컬럼 디코더(12)로 선택한다.
이와 같이 하여 선택된 메모리셀 어레이(13)를 구성하는 메모리셀(14)에 데이타의 기입, 또는 메모리셀(14)에 기입된 데이타의 판독을 행한다.
데이타 기입의 경우에는, 메모리셀(14)을 선택한 후 기입 데이타를 데이타 래치 회로(10)를 통하여 메모리셀(14)에 기입한다.
복수의 외부 입출력 신호용 패드를 이용하여, 외부에서 직접 상기 메모리부만을 시험하려고 할 때, 상기 패드로부터 입력된 측정 신호는 로직부(4)를 바이패스하고, 상기 선택 회로(7)를 통하여 메모리부의 입력에 이르는 복수의 신호선을 전파한다. 이때 측정한 타이밍 파형에 오차를 발생시키지 않도록, 각 배선은 동일한 지연 시간을 갖도록 설계되어 있다.
그러나, 제조 프로세스 조건의 변동에 수반하여, 층간 절연막의 막두께의 불균일에 의한 배선 용량의 변화나, 배선폭이나 두께의 불균일에 따른 배선 저항의 변화를 발생시키고, 따라서 배선 지연 시간에 설계값으로부터의 변동을 발생시킨다. 이들 프로세스 조건의 요동에 기초하는 배선 지연 시간의 변동은, 다른 칩 사이에서 발생할 뿐만 아니라, 동일 칩내에서도 무시할 수 없는 크기가 된다. 이 때문에, 종래 버스 배선간의 타이밍 평가를 정확하게 행하는 일은 대단히 곤란한 문제였다.
이상 로직 혼재 메모리에 대하여, 로직부를 바이패스하여 외부에서 직접 메모리부의 동작 특성을 측정할 때의 문제점을 서술하였지만, 동일한 문제는, 예를 들면 ALU(Alithmetic Logic Unit)나 병렬 승산기와 같은 고속 로직과 그 주변 로직을 동일 칩상에 탑재한 반도체 집적 회로에 대해서도 발생시킨다.
즉, 상기 고속 로직을 제1 로직부, 상기 주변 로직을 동일 칩상에 탑재한 제2 로직부로 할 때, 외부 입출력 신호용 패드로부터 주변 로직인 상기 제2 로직부를 바이패스하여, 직접 ALU나 병렬 승산기와 같은 고속 로직인 상기 제1 로직부의 동작 특성을 시험할 필요가 있다.
이 때 측정한 타이밍 파형에 오차를 발생시키지 않기 위해서는 상기 로직 혼재 메모리와 거의 마찬가지로, 상기 외부 입출력 신호용 패드로부터 입력하여, 제2 로직부를 바이패스하고, 선택 회로(7)를 통하여 제1 로직부의 입력에 이를 때까지의 복수의 신호선을 전파하는 신호의 지연 시간은 동일하지 않으면 안된다. 그러나, 실제로는 프로세스 조건의 변동에 의해 배선 지연 시간에 설계값으로부터의 변동을 발생시키는 문제로 되어 있다.
상기한 바와 같이 종래의 기술에서는, 배선 지연 시간을 정확하게 측정하는 일이 매우 곤란하였기 때문에, 로직 혼재 메모리 중의 메모리부를 억세스하는 경우에 오차가 발생하여, 정확한 타이밍 측정을 행할 수 없었다. 또한, 동일한 문제는 ALU나 병렬 승산기와 같은 고속 로직과 주변 로직을 동일 칩상에 탑재한 반도체 집적 회로에서, 외부에서 직접 고속 로직을 직접 측정하는 경우에도 발생하였다.
본 발명은 상기의 문제점을 해결하기 위해 이루어진 것으로, 그 목적은 버스 배선을 고속으로 전파하는 신호의 배선간 지연 시간을 정확하게 측정할 수 있는 간단한 부가 회로를 설치함으로써, 정확하게 타이밍 평가를 할 수 있는 로직 혼재 메모리 방식의 반도체 집적 회로 및 고속 로직과 주변 로직으로 이루어지는 반도체 집적 회로를 제공하고자 하는 것이다.
본 발명의 반도체 집적 회로는, 복수의 외부 입력 신호를 입력함으로써, RAM형 메모리부의 동작 상태를 제어하는 제어 신호를 출력하는 로직부와, 외부 선택 신호에 의해 상기 로직부를 바이패스한 외부 입력 신호와 상기 로직부의 출력 신호를 선택 출력하는 복수의 선택 회로와, 상기 선택 회로의 출력에 접속된 버스 배선과, 상기 버스 배선에 근접하여 배치된 버스 배선간의 지연 시간을 측정하기 위한 기준선과, 상기 기준선과 상기 버스를 구성하는 각 선을 접속하는 복수의 스위칭 트랜지스터와, 이것들을 온·오프 제어하는 제어선을 구비하는 것을 특징으로 한다.
본 발명의 반도체 기억 장치는, 상기와 같이 버스 배선의 지연 시간 측정시에는, 기준선과 지연 시간의 평가 대상인 버스를 구성하는 각 선을 스위칭 트랜지스터로 접속하고, 로직 혼재 메모리의 통상 동작시에 있어서는 이들 스위칭 트랜지스터를 오프 상태로 하도록 구성된다.
또한 바람직하게는, 별도의 제어 회로를 설치하여, 주목하는 버스 배선의 하나와 기준선을 접속하는 스위칭 트랜지스터만을 제어 회로로 선택하여, 이것을 온·오프 제어함으로써 확실한 제어 결과를 얻을 수 있다.
더욱 바람직하게는, 메모리부의 입력 근처에 메모리부를 버스 배선으로부터 분리하기 위한 복수의 분리용 트랜지스터와 분리 제어선을 설치하여, 지연 시간의 측정용 신호가 메모리부로부터 복잡하게 반사되는 것을 방지하는 것이 바람직하다.
또한 본 발명의 반도체 기억 장치는, 특히 버스 배선의 지연 시간을 측정하기 위한 기준선을 설치하지 않고, 상기 버스 배선의 하나를 가(임시) 기준선으로 하여, 다른 주목하는 버스 배선의 하나와의 사이를 스위칭 트랜지스터로 접속함으로써, 버스 배선의 지연 시간을 구할 수 있다. 이 측정을 버스 배선을 구성하는 모든 배선쌍에 대하여 행하면, 버스 배선간의 지연 시간을 모두 구할 수 있다.
상기 스위칭 트랜지스터의 제어를 별도로 설치한 제어 회로를 이용하여 행하는 것, 메모리부를 버스 배선으로부터 분리하기 위한 스위칭 트랜지스터를 설치하여 지연 시간의 측정을 확실하게 하는 것도 버스 배선의 하나를 가 기준선으로서 이용하는 상기 경우에 대하여 동일하게 행할 수 있다.
상기와 같이 구성된 로직 혼재 메모리에 있어서는, 상기 버스 배선의 지연 시간을 테스터를 이용하여 측정할 수 있기 때문에, 간단하게 고속으로 또한 디바이스마다 정확한 억세스 타이밍으로 동작 특성의 평가를 행할 수 있다.
또한 본 발명의 반도체 집적 회로는, 적어도 제1 로직부와 제2 로직부가 동일 칩상에 탑재된 것으로, 상기 로직 혼재 메모리의 메모리부 대신에 상기 제1 로직부가, 상기 로직 혼재 메모리의 로직부 대신에 상기 제2 로직부가 각각 대응하도록 구성된 것을 특징으로 한다.
상기와 같이 적어도 제1 로직부와 제2 로직부가 동일 칩상에 탑재된 반도체 집적 회로에 있어서는, 상기 버스 배선의 지연 시간을 테스터를 이용하여 측정할 수 있기 때문에, 간단하게 고속으로 또한 디바이스마다 정확한 타이밍 파형으로 동작 특성의 평가를 행할 수 있다.
도 1은 본 발명의 제1 실시 형태에 관한 배선간 지연 측정 회로를 갖는 로직 혼재 메모리의 구성을 도시한 도면.
도 2는 본 발명의 제1 실시 형태에 관한 배선간 지연 시간의 측정 회로를 도시한 도면.
도 3은 본 발명의 제1 실시 형태에 관한 배선간 지연 시간의 측정 파형을 도시한 도면.
도 4는 본 발명의 제2 실시 형태에 관한 배선간 지연 측정 회로를 갖는 로직 혼재 메모리의 구성을 도시한 도면.
도 5는 본 발명의 제2 실시 형태에 관한 배선간 지연 시간의 측정 회로를 도시한 도면.
도 6은 본 발명의 제2 실시 형태에 관한 배선간 지연 시간의 측정 파형을 도시한 도면.
도 7은 메모리부의 분리용 트랜지스터를 갖는 본 발명의 제1 실시 형태의 변형예를 도시한 도면.
도 8은 메모리부의 분리용 트랜지스터를 갖는 본 발명의 제2 실시 형태의 변형예를 도시한 도면.
도 9는 지연 시간 측정용 트랜지스터의 제어 회로를 갖는 본 발명의 제1 실시 형태의 변형예를 도시한 도면.
도 10은 지연 시간 측정용 트랜지스터의 제어 회로를 갖는 본 발명의 제2 실시 형태의 변형예를 도시한 도면.
도 11은 지연 시간 측정용 트랜지스터의 제어 회로로서 이용하는 시프트 레지스터의 구성과 그 동작을 도시한 도면.
도 12는 종래의 로직 혼재 메모리의 회로 구성을 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
1 : 외부 입출력 신호용 패드
2 : 로직부에의 입력선
3 : 로직부로부터의 출력선
4 : 로직부
5 : 로직부를 바이패스하는 버스 배선
6 : 선택 신호선
7 : 선택 회로
8 : 로우 어드레스 래치 회로
9 : 컬럼 어드레스 래치 회로
10 : 데이타 래치 회로
11 : 로우 디코더
12 : 컬럼 디코더
13 : 메모리셀 어레이
14 : 메모리셀
15 : 메모리부
100 : 기준 패드
101∼105 : 외부 입출력 신호용 패드
110 : 기준선
111∼115 : 로직부의 바이패스 배선과 버스를 구성하는 배선
121∼125 : 스위칭 트랜지스터
[100] : 기준 패드의 출력 신호 파형
[101]∼[103] : 외부 입출력 패드(101∼103)으로부터의 입력 신호 파형
150 : 스위칭 트랜지스터의 온·오프 제어선
t1: 패드(101)에의 신호 입력 시점
t2: 패드(102)에의 신호 입력 시점
t3: 패드(103)에의 신호 입력 시점
t10: 패드(101)에 입력된 신호의 기준 패드(100)로부터의 신호 출력 시점
t20: 패드(102)에 입력된 신호의 기준 패드(100)로부터의 신호 출력 시점
t21: 패드(102)에 입력된 신호의 패드(101)로부터의 신호 출력 시점
t31: 패드(103)에 입력된 신호의 패드(101)로부터의 신호 출력 시점
t13: 패드(101)에 입력된 신호의 패드(103)로부터의 신호 출력 시점
t23: 패드(102)에 입력된 신호의 패드(103)로부터의 신호 출력 시점
α, β, γ, δ : 지연 시간
212∼215, 223∼225 : 스위칭 트랜지스터
234, 235, 245 : 스위칭 트랜지스터
250 : 분리 제어선
251 : 분리용 트랜지스터
300 : 스위칭 트랜지스터 제어 회로
301, 302 : 스위칭 트랜지스터 제어용 패드
303 : 스위칭 트랜지스터 제어용 배선
이하, 도면을 참조하여 본 발명의 실시 형태를 상세히 설명한다. 도 1은 본 발명의 제1 실시 형태인 지연 시간 측정 회로를 갖는 로직 혼재 메모리의 회로 구성을 도시한 도면이다. 도 1에 도시한 바와 같이, 선택 신호선(6)과 스위칭 트랜지스터의 온·오프 제어선 신호선(150)을 갖는 경우에 대하여 설명한다.
패드(101∼105)로부터 입력된 외부 입력 신호는 배선(2)을 통하여 직접 로직부(4)에 입력하는 신호와, 버스 배선(5)을 통하여 로직부를 바이패스하는 신호로 나누어 진다. 테스터를 이용하여 메모리부(15)를 측정할 때는, 선택 신호선(6)에 복수의 선택 회로(7)의 제어 신호를 입력함으로써, 로직부(4)의 출력선(3)을 차단하고, 로직부(4)를 바이패스하는 배선(5)을 선택하여, 선택 회로(7)의 출력에 접속한다.
여기에서 설명의 편의상, 패드(101∼105)에 접속되는 바이패스 배선에 각각 참조 번호 111∼115를 부여하고 있다. 로직부(4)를 바이패스한 테스터로부터의 메모리 측정용 신호는 외부 입출력용 패드(101∼105)로부터 배선(111∼115)을 통하여 복수의 선택 회로(7)의 출력에 접속된다. 선택 회로(7)의 출력과 메모리부(15)의 입력 사이에는 로직 혼재 메모리형 반도체 기억 장치의 로직 메모리 인터페이스이고 버스 배선으로 접속된다.
이 버스 배선은 선택 회로(7)에 의해 복수의 배선(5)과 접속되기 때문에, 상기 버스를 구성하는 배선에 배선(5)와 마찬가지로 참조 번호 111∼115를 부여하고 있다. 외부 입출력 신호용 패드(101∼105)를 통하여 테스터를 이용하여 상기 메모리부의 특성 평가를 행할 때, 필요한 지연 시간은 정확하게는 외부 입출력 신호용 패드로부터 메모리부의 입력단까지의 지연 시간이다. 따라서 이하 버스 배선의 지연 시간에는 배선(5) 및 선택 회로에서 발생하는 지연 시간을 포함하는 것으로 한다.
제1 실시 형태에 있어서는, 새롭게 기준 패드(100)와 상기 버스 배선(111∼115)에 근접하여 설치된 기준선(110)을 설치하여, 상기 버스 배선(111∼115) 사이에 스위칭 트랜지스터(121∼125)를 접속한다. 또한 상기 스위칭 트랜지스터의 게이트에는 온·오프 제어선(150)을 접속한다.
도 2는 상기 복수의 스위칭 트랜지스터를 이용한 버스 배선간의 지연 시간의 측정 원리를 나타낸 도면이다. 참조 번호는 도 1과 대응시켜 부여되어 있다. 도 3은 상기 버스 배선간의 지연 시간을 측정할 때의, 측정 신호의 타이밍 파형을 나타내는 도면이다.
도 2의 버스 배선(111)에 주목하여, 온·오프 제어선(150)을 정전위로서 트랜지스터(121과 122)를 온으로 한다. 도 3(a)에 도시한 바와 같이, 시각 t1에서, 테스터로부터 도 2의 패드(101)에 측정용 펄스 신호 [101]을 입력한다. 트랜지스터(121)가 온하고 있기 때문에, 시각 t10에서 도 2의 기준 패드(100)에 상기 측정용 펄스 신호의 지연된 상승 부분이 도 3(b)의 [100]에 도시한 바와 같이 출력된다. 테스터를 이용하여 이 때의 지연 시간 α = t10- t1을 측정한다.
다음에 버스 배선(112)에 주목하여, 도 3(c)에 도시한 바와 같이, 시각 t2에서 테스터로부터 도 2의 패드(102)에 측정용 펄스 신호 [102]를 입력한다. 트랜지스터(122)가 온하고 있기 때문에, 시각 t20에서 도 2의 기준 패드(100)에 상기 측정용 펄스 신호의 지연된 상승 부분이 도 3(d)의 [100]에 도시한 바와 같이 출력된다. 테스터를 이용하여 이 때의 지연 시간 β = t20- t2를 측정한다.
도 3에서는, 지연 시간 α와 β와의 관계를 명확하게 하기 위하여, t1과 t2를 겹쳐서 나타내고 있다. 메모리를 측정할 때에 필요한 값은 배선간 지연 시간이므로, 상기의 예에서는 배선(111)과 배선(112)의 지연 시간의 차 β-α가 구해지는 값이 된다. 마찬가지로 하여 복수의 버스 배선(도 1의 예에서는 111∼115)에 대하여, 배선(111)과의 사이의 배선간 지연 시간, 즉 복수의 버스 배선간의 임의의 2개의 조합에 대하여 배선간 지연 시간을 구할 수 있다.
도 1의 로직부(4)를 바이패스하는 버스 배선(111∼115)을 이용하여 메모리부(115)의 동작 특성을 테스터로 평가할 때, 상기 배선간 지연 시간을 이용하여, 외부 입력 신호용 패드(101∼105)로부터 입력하는 테스터의 입력 신호를 보정함으로써, 정확한 타이밍으로 메모리를 억세스할 수 있어, 상기 메모리부의 정확한 평가가 가능해 진다. 구체적으로 설명하면, 예를 들면 외부 입력 신호용 패드(102)에는 패드(101)에 비하여 β-α만큼 빠른 타이밍으로 측정 신호를 입력하면 된다.
다음에 도 4를 이용하여 본 발명의 제2 실시 형태를 설명한다.
복수의 선택 회로(7)를 제어하는 선택 신호를 선택 신호선(6)에 입력함으로써, 로직부(4)의 출력선(3)을 차단하여, 바이패스시킨 버스 배선(5)을 선택한다. 버스 배선(111∼115) 사이에 스위칭 트랜지스터를 212∼215, 223∼225, 234, 235, 245와, 버스 배선의 모든 2개의 조합에 대하여 도면에서와 같이 접속한다. 상기 트랜지스터의 게이트에는 온·오프 제어선(150)을 접속하여, 트랜지스터를 온·오프 제어한다.
도 5는 상기 스위칭 트랜지스터를 이용한 버스 배선간 지연 시간의 측정 원리를 도시한 도면이다. 참조 번호는 도 4에 대응하여 나태내고 있다. 도 6은 지연 시간을 측정할 때의, 측정용 신호의 파형을 도시한 도면이다.
제1 실시 형태에서는 착안한 배선에 측정용 신호를 입력하여, 스위칭 트랜지스터와 기준선을 이용하여 버스 배선간의 지연 시간을 기준 패드에 인출함으로써 구하였지만, 본 제2 실시 형태에서는 특히 기준선과 기준 패드를 설치하지 않고, 임의의 버스 배선과 그 외부 입출력 신호 패드를 가 기준으로서 이용하고, 다른 2개의 버스 배선간의 지연 시간을 구하는 조작을 차례로 반복함으로써 모든 버스 배선간의 지연 시간의 차를 구한다. 버스 배선이 3개인 경우에 대하여 그 구체적 방법을 도 5와 도 6에 도시하였다.
도 5에서 온·오프 제어선(150)을 정전위로 하고, 트랜지스터(212, 213 및 223)을 온으로 한다. 다음에, 도 5의 패드(101)와 버스 배선(111)을 가 기준으로서, 버스 배선(112)에 주목하여, 도 6(a)에 도시한 바와 같이 시각 t2에서, 외부 입력 신호용 패드(102)로부터 펄스 신호 [102]를 입력한다. 트랜지스터(212)가 온되어 있기 때문에, 도 6(b)에 도시한 바와 같이, 지연된 펄스의 상승이 시각 t21에서 도 5의 가 기준선(111)을 통하여 가 기준 패드(101)로 출력된다. 테스터를 이용하여 이 때의 지연 시간 α = t21- t2를 측정한다.
다음에 동일하게 도 5의 패드(101)와 버스 배선(111)을 가 기준으로 하고, 버스 배선(113)에 주목하여, 도 6(c)에 도시한 바와 같이 시각 t3에서, 테스터를 이용하여 외부 입출력 신호용 패드(103)로부터 펄스 신호 [103]을 입력한다. 트랜지스터(213)가 온되어 있기 때문에, 도 6(d)에 도시한 바와 같이,지연된 펄스의 상승이 도 5의 가 기준선(111)을 통하여 시각 t31에서 가 기준 패드(101)로 출력된다. 테스터를 이용하여 이 때의 지연 시간 β = t31- t3를 측정한다.
도 6(a)∼(d)에서는, 지연 시간 α와 β와의 관계를 명확하게 하기 위하여, t2와 t3를 겹쳐서 나타내고 있다. 상기 예에서는 주목하는 2개의 버스 배선(112와 113)의 지연 시간의 차 β-α가 구해진다.
다음에 도 5의 패드(103)와 버스 배선(113)을 가 기준으로 하고, 버스 배선(111)에 주목하여, 도 6(e)에 도시한 바와 같이 시각 t1에서, 테스터를 이용하여 외부 입력 신호용 패드(101)로부터 펄스 신호 [101]을 입력한다. 트랜지스터(213)가 온되어 있기 때문에, 도 6(f)에 도시한 바와 같이, 지연된 펄스의 상승이 시각 t13에서 도 5의 가 기준선(113)을 통하여 가 기준 패드(103)로 출력된다. 테스터를 이용하여 이 때의 지연 시간 γ= t13- t1을 측정한다.
다음에 마찬가지로 도 5의 패드(103)와 버스 배선(113)을 가 기준으로 하여, 버스 배선(112)에 주목하여, 도 6(g)에 도시한 바와 같이 시각 t2에서, 외부 입출력 신호용 패드(102)로부터 펄스 신호 [102]를 입력한다. 트랜지스터(223)가 온되어 있기 때문에, 도 6(h)에 도시한 바와 같이, 지연된 펄스의 상승이 시각 t23에서 도 5의 가 기준선(113)을 통하여 가 기준 패드(103)로 출력된다. 테스터를 이용하여 이 때의 지연 시간 δ = t23- t2를 측정한다.
도 6(e)∼(h)에서는, 지연 시간 γ와 δ와의 관계를 명확하게 하기 위하여, t1과 t2를 겹쳐서 나타내고 있다. 상기 예에서는 주목하는 2개의 버스 배선(111와 112)의 지연 시간의 차 δ-γ가 구해진다. 이와 같이 하여, 상기 제1 실시 형태에 있어서와 같이, 별도 기준선과 기준 패드를 설치하지 않고, 3개의 버스 배선(111, 112, 113) 중 임의의 2개의 조합에 대하여 배선간의 지연 시간을 구할 수 있다.
마찬가지로 하여 다른 복수의 버스 배선(도 4의 예를 들면 111∼115)에 대해서도, 임의의 2개의 조합에 대하여 배선간 지연 시간을 구할 수 있다. 따라서, 메모리를 측정할 때, 이들 값을 보정하여 입력함으로써, 정확한 타이밍으로 메모리를 억세스할 수 있게 된다. 본 제2 실시 형태에서는 기준선과 기준 패드를 설치할 필요가 없기 때문에, 제1 실시 형태에 비하여 칩 면적의 증가를 저감할 수 있다.
도 7, 도 8은 각각 도 1 및 도 4의 경우에 대하여, 메모리부(15) 입력의 근처에 버스 배선(111∼115)를 모두 차단하기 위한 5개의 P채널 트랜지스터(251)를 설치하는 방법을 나타내는 도면이다. 이와 같이 버스 배선간의 지연 시간을 측정할 때, 메모리부(15)로부터의 복잡한 측정 신호의 반사의 영향을 방지하기 때문에, 메모리부에 입력하는 버스 배선을, 분리 제어선(250)으로 양(+)의 전압을 공급하여, 일정한 기준점에서 절단하면, 극히 용이하게 반사된 측정 신호를 판별할 수 있어 지연 시간의 측정 오류를 발생시키지 않는다.
또한 트랜지스터(251)를 P채널로 한 이유는, 상기 지연 시간 측정용 스위칭 트랜지스터를 N채널로 할 때, 그 온·오프 제어선에 가하는 제어 신호를, 그대로 상기 P채널 트랜지스터(251)의 게이트에 입력함으로써, 지연 시간의 측정과 연동하여 메모리부(15)의 입력을 분리할 수 있기 때문이다.
도 9, 도 10은 각각 도 1 및 도 4의 경우에 대하여, 스위칭 트랜지스터를 온·오프 제어하기 위한 제어용 패드(301, 302)와 제어 회로(300)를 설치하는 일례를 나타낸 것이다.
도 1 및 도 4의 경우에는 온·오프 제어선을 이용하여, 지연 시간 측정시에 모든 스위칭 트랜지스터를 동시에 온하는 방법을 취하고 있지만, 이 때 측정 대상으로 하는 배선 이외에 다른 배선이 브랜치로서 접속되게 되므로, 신호의 다중 반사를 발생시키는 원인이 된다.
이 문제를 회피하기 위해서는, 도 1의 경우 기준선과 버스 배선 중 주목하는 배선간에만, 스위칭 트랜지스터의 하나를 선택하여 접속하고, 다른것을 차단하는 것이 바람직하다. 또한 도 4의 경우에는 가 기준선과 버스 배선 중 주목하는 배선에만 마찬가지로 접속하고, 다른것을 차단하는 것이 바람직하다.
이 방법을 실시하기 위해서는, 주목하는 버스 배선의 지연 시간의 측정마다, 스위칭 트랜지스터의 하나를 선택하여 이것을 온하는 도 9, 도 10에 도시한 제어 회로(300)가 필요하게 된다. 이와 같은 제어 회로로서, 플립플롭으로 구성되는 시프트 레지스터를 이용할 수 있다.
도 11(a)에 이와 같은 플립플롭 회로의 일례를 도시하였다. 도 11(b)는 그 동작을 나타내는 타이밍 파형이다. 도 11(a)에서, 참조 번호 10a∼10e는 도 9, 도 10의 스위칭 트랜지스터의 게이트에 접속되는 배선(303)을 구성하는 배선이다. 데이타 입력 및 클럭 입력은 각각 도 9, 도 10의 제어 패드(301, 302)에 상당한다.
예를 들면 배선(303) 중, 게이트가 10(d)에 접속된 스위칭 트랜지스터를 온시키는 경우에 대하여 설명한다. 데이타 입력 단자에서 데이타 10을 클럭 펄스와 동기시켜 입력한다. 도 11에서 상기 데이타의 하부에 도시한 화살표는 상기 데이타가 시계열적으로 입력되는 방향을 가리키고 있다.
도 11(b)에 도시한 바와 같이, 데이타 입력 10을 5개의 클럭 펄스로 도 11(a)의 DFF1∼DFF5(DFF는 Delay Flip-Flip의 약칭)로 이루어지는 시프트 레지스터에 저장하면, 배선(10a∼10e)에는 도 11(b)의 우측단에 도시되어 있는 바와 같이 데이타가 기억된다. 따라서 10의 데이타 입력에 의해 10d만이 하이 레벨로 되고, 여기에 접속된 스위칭 트랜지스터를 온할 수 있다. 이와 같이 하여 5개의 입력 데이타의 조합에 의해 임의의 버스 배선간을 접속하는 스위칭 트랜지스터를 선택할 수 있다.
이상 로직 혼재 메모리의 예로서, 로직부를 바이패스하여 직접 외부로부터 테스터를 이용하여 메모리부의 동작 특성을, 정확한 타이밍 파형으로 측정할 수 있는 부가 회로를 구비한 반도체 집적 회로의 구성에 대하여 설명하였다. 그러나, 이와 같은 구성은 로직 혼재 메모리에 한정되는 것은 아니다.
예를 들면, ALU나 병렬 승산기와 같은 고속 로직과 그 주변 로직을 동일 칩상에 탑재한 반도체 집적 회로에 있어서, 상기 주변 로직을 바이패스하여 외부에서 직접 테스터를 이용하여, 상기 고속 로직의 동작 특성을 측정하는 경우에, 로직 혼재 메모리를 예로서 설명한 상기 제1 및 제2 실시 형태의 모든 부가 회로의 구성을 그대로 적용할 수 있다.
즉, 상기 고속 로직을 제1 로직부, 상기 주변 로직을 제2 로직부로 할 때, 도 1 내지 도 11과 이것과 관련한 설명에 있어서, 복수의 입력을 갖는 메모리부 대신에 복수의 입력을 갖는 메모리부 대신에 복수의 입력을 갖는 상기 제1 로직부로 하고, 외부 입출력 신호용 패드에 접속된 복수의 입력과 메모리부를 제어하는 복수의 출력을 갖고, 또 그 출력과 메모리부의 입력과의 사이가 버스 배선으로 접속된 로직 혼재 메모리의 로직부 대신에, 외부 입출력 신호용 패드에 접속된 복수의 입력과 상기 제1 로직부를 제어하는 복수의 출력을 갖는 제2 로직부로 하고, 또 그 출력과 상기 제1 로직부의 입력과의 사이가 버스 배선으로 접속되어 있으면 된다.
또한 동일한 부가 회로의 구성은, 메모리부와 고속 로직부 및 이것들을 제어하는 주변 로직부의 3개의 블럭으로 구성되는 반도체 집적 회로에 있어서, 외부에서 테스터를 이용하여 메모리부 및 고속 로직부의 동작 특성을 정확하게 판정하는 경우에도 적용할 수 있다.
또, 상기 제1 및 제2 스위칭 트랜지스터로서, MOSFET를 이용하는 경우를 나타내었지만, 반드시 MOSFET일 필요는 없고, 바이폴라 트랜지스터를 이용할 수도 있다. 또한 트랜지스터가 아니라도 스위칭 가능한 소자이면 된다. 그 외에 본 발명의 요지를 일탈하지 않는 범위내에서, 여러가지 변형하여 실시할 수도 있다.
이상 설명한 바와 같이 본 발명에 따르면, 종래 사람 손에 의해 행해져 온 로직 혼재 메모리의 버스 배선간의 지연 시간의 측정을, 간단한 부가 회로를 탑재함으로써, 테스터를 이용하여 극히 간단하고 또 고속으로, 외부 입출력 단자로부터 메모리부에 이르는 버스 배선간의 지연 시간을 측정하여, 메모리셀 어레이의 측정의 타이밍 보정을 할 수 있다. 이 때문에 테스터를 이용하여 상기 메모리부의 동작 특성을 평가할 때, 정확한 타이밍으로 메모리셀 어레이를 억세스할 수 있고, 또한 해석 시간의 단축에도 다대한 효과가 있다. 또한 본 발명의 부가 회로는 적어도 제1, 제2 로직을 1칩상에 탑재한 반도체 집적 회로에 대해서도 적용할 수 있다.

Claims (12)

  1. 매트릭스상으로 배치된 메모리셀 어레이와,
    상기 메모리셀 어레이의 각 행에 접속된 워드선과,
    상기 메모리셀 어레이의 각 열에 접속된 비트선과,
    로우 어드레스 신호의 래치 회로와,
    컬럼 어드레스 신호의 래치 회로와,
    상기 워드선을 선택하는 로우 디코더 회로와,
    상기 비트선을 선택하는 컬럼 디코더 회로와,
    상기 메모리셀 어레이에의 기입 및 판독 데이타의 래치 회로를 구비하는 메모리부를 갖고,
    복수의 외부 입출력 신호용 패드를 통하여 접속된 복수의 입력선에 외부 신호를 입력함으로써, 상기 메모리부의 동작 상태를 제어하는 복수의 출력선으로 제어 신호를 출력하는 로직부와,
    상기 복수의 외부 입출력 신호용 패드를 통하여 상기 로직부를 바이패스하는 배선과 상기 메모리부의 동작 상태를 제어하는 출력선을 입력하고, 선택 신호선을 통하여 외부 선택 신호를 입력함으로써, 상기 로직부를 바이패스하는 배선과 상기 메모리부의 동작 상태를 제어하는 출력선의 어느것을 선택하여 출력하는 선택 회로와,
    상기 선택 회로의 출력에 버스를 구성하는 각 선의 일단이 각각 접속되고, 상기 각 선의 다른단이 상기 메모리부의 입력에 각각 접속된 버스 배선과,
    상기 버스 배선에 근접하여 배치된 기준선과,
    상기 외부 입출력 신호용 패드에 근접하여 배치되고, 또 상기 기준선에 접속된 기준 패드와,
    상기 기준선과 상기 버스 배선을 구성하는 적어도 1개의 선을 접속하는 스위칭 트랜지스터와,
    상기 스위칭 트랜지스터의 온·오프 제어선
    을 구비하는 것을 특징으로 하는 반도체 집적 회로.
  2. 제1항에 있어서,
    상기 스위칭 트랜지스터의 온·오프 제어선 대신에, 상기 스위칭 트랜지스터의 적어도 1개를 선택하여 온·오프 제어하는 제어 회로와, 상기 제어 회로의 입력에 접속된 제어선과, 상기 스위칭 트랜지스터의 적어도 1개를 선택하기 위한 외부 제어 신호를 입력하는 제어 패드를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  3. 제1항 및 제2항 중 어느 한항에 있어서,
    상기 선택 회로와 상기 메모리부 사이에 접속된 상기 버스 배선을, 상기 메모리부의 입력 근처에서 차단함으로써 상기 메모리부를 분리하는 분리용 트랜지스터와, 상기 분리용 트랜지스터에 의한 상기 메모리부의 분리를 제어하는 분리 제어선을 구비하는 것을 특징으로 하는 반도체 집적 회로.
  4. 매트릭스상으로 배치된 메모리셀 어레이와,
    상기 메모리셀 어레이의 각 행에 접속된 워드선과,
    상기 메모리셀 어레이의 각 열에 접속된 비트선과,
    로우 어드레스 신호의 래치 회로와,
    컬럼 어드레스 신호의 래치 회로와,
    상기 워드선을 선택하는 로우 디코더 회로와,
    상기 비트선을 선택하는 컬럼 디코더 회로와,
    각 메모리셀 어레이에의 기입 및 판독 데이타의 래치 회로를 구비하는 메모리부를 갖고,
    복수의 외부 입출력 신호용 패드를 통하여 접속된 복수의 입력선에 외부 신호를 입력함으로써, 상기 메모리부의 동작 상태를 제어하는 복수의 출력선으로 제어 신호를 출력하는 로직부와,
    상기 복수의 외부 입출력 신호용 패드를 통하여 상기 로직부를 바이패스하는 배선과 상기 메모리부의 동작 상태를 제어하는 출력선을 입력하고, 선택 신호선을 통하여 외부 선택 신호를 입력함으로써, 상기 로직부를 바이패스하는 배선과 상기 메모리부의 동작 상태를 제어하는 출력선의 어느것을 선택하여 출력하는 선택 회로와,
    상기 선택 회로의 출력에 버스를 구성하는 각 선의 일단이 각각 접속되고, 상기 각 선의 다른단이 상기 메모리부의 입력에 각각 접속된 버스 배선과,
    상기 버스를 구성하는 적어도 2개 이상의 버스 배선간을 상호 접속하는 스위칭 트랜지스터와,
    상기 스위칭 트랜지스터의 온·오프 제어선
    을 구비하는 것을 특징으로 하는 반도체 집적 회로.
  5. 제4항에 있어서,
    상기 스위칭 트랜지스터의 온·오프 제어선 대신에, 상기 제1 스위칭 트랜지스터의 적어도 1개를 선택하여 온·오프 제어하는 제어 회로와, 상기 제어 회로의 입력에 접속된 제어선과, 상기 제1 스위칭 트랜지스터의 적어도 1개를 선택하기 위한 외부 제어 신호를 입력하는 제어 패드를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  6. 제4항 및 제5항 중 어느 한항에 있어서,
    상기 선택 회로와 상기 메모리부 사이에 접속된 상기 버스 배선을, 상기 메모리부의 입력 근처에서 차단함으로써 상기 메모리부를 분리하는 분리용 트랜지스터와, 상기 분리용 트랜지스터에 의한 상기 메모리부의 분리를 제어하는 분리 제어선을 구비하는 것을 특징으로 하는 반도체 집적 회로.
  7. 적어도 제1 로직부와 제2 로직부를 동일 칩상에 탑재한 반도체 집적 회로에 있어서,
    복수의 외부 입출력 신호용 패드를 통하여 접속된 복수의 입력선에 외부 신호를 입력함으로써, 상기 제1 로직부의 동작 상태를 제어하는 복수의 출력선에 제어 신호를 출력하는 상기 제2 로직부와,
    상기 복수의 외부 입출력 신호용 패드를 통하여 상기 제2 로직부를 바이패스하는 배선과 상기 제1 로직부의 동작 상태를 제어하는 출력선을 입력하고, 선택 신호선을 통하여 외부 선택 신호를 입력함으로써, 상기 로직부를 바이패스하는 배선과 상기 제1 로직부의 동작 상태를 제어하는 복수의 출력선의 어느것을 선택하여 출력하는 선택 회로와,
    상기 선택 회로의 출력에 버스를 구성하는 각 선의 일단이 각각 접속되고, 상기 각 선의 다른단이 상기 제1 로직부의 입력에 각각 접속된 버스 배선과,
    상기 버스 배선에 근접하여 배치된 기준선과,
    상기 외부 입출력 신호용 패드에 근접하여 배치되고, 또 상기 기준선에 접속된 기준 패드와,
    상기 기준선과 상기 버스 배선을 구성하는 적어도 1개의 선을 접속하는 스위칭 트랜지스터와,
    상기 스위칭 트랜지스터의 온·오프 제어선
    을 구비하는 것을 특징으로 하는 반도체 집적 회로.
  8. 제7항에 있어서,
    상기 스위칭 트랜지스터의 온·오프 제어선 대신에, 상기 스위칭 트랜지스터의 적어도 1개를 선택하여 온·오프 제어하는 제어 회로와, 상기 제어 회로의 입력에 접속된 제어선과, 상기 스위칭 트랜지스터의 적어도 1개를 선택하기 위한 외부 제어 신호를 입력하는 제어 패드를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  9. 제7항 및 제8항 중 어느 한항에 있어서,
    상기 선택 회로와 상기 제1 로직부 사이에 접속된 상기 버스 배선을, 상기 제1 로직부의 입력 근처에서 차단함으로써 상기 제1 로직부를 분리하는 분리용 트랜지스터와, 상기 분리용 트랜지스터에 의한 상기 제1 로직부의 분리를 제어하는 분리 제어선을 구비하는 것을 특징으로 하는 반도체 집적 회로.
  10. 적어도 제1 로직부와 제2 로직부를 동일 칩상에 탑재한 반도체 집적 회로에 있어서,
    복수의 외부 입출력 신호용 패드를 통하여 접속된 복수의 입력선에 외부 신호를 입력함으로써, 상기 제1 로직부의 동작 상태를 제어하는 복수의 출력선에 제어 신호를 출력하는 상기 제2 로직부와,
    상기 복수의 외부 입출력 신호용 패드를 통하여 상기 제1 로직부를 바이패스하는 배선과 상기 제2 로직부의 동작 상태를 제어하는 출력선을 입력하고, 선택 신호선을 통하여 외부 선택 신호를 입력함으로써, 상기 제2 로직부를 바이패스하는 배선과 상기 제1 로직부의 동작 상태를 제어하는 출력선의 어느것을 선택하여 출력하는 선택 회로와,
    상기 선택 회로의 출력에 버스를 구성하는 각 선의 일단이 각각 접속되고, 상기 각 선의 다른단이 상기 제1 로직부의 입력에 각각 접속된 버스 배선과,
    상기 버스를 구성하는 적어도 2개 이상의 버스 배선간을 상호 접속하는 스위칭 트랜지스터와,
    상기 스위칭 트랜지스터의 온·오프 제어선
    을 구비하는 것을 특징으로 하는 반도체 집적 회로.
  11. 제10항에 있어서,
    상기 스위칭 트랜지스터의 온·오프 제어선 대신에, 상기 제1 스위칭 트랜지스터의 적어도 1개를 선택하여 온·오프 제어하는 제어 회로와, 상기 제어 회로의 입력에 접속된 제어선과, 상기 스위칭 트랜지스터의 적어도 1개를 선택하기 위한 외부 제어 신호를 입력하는 제어 패드를 구비하는 것을 특징으로 하는 반도체 집적 회로.
  12. 제10항 및 제11항 중 어느 한항에 있어서,
    상기 선택 회로와 상기 제1 로직부 사이에 접속된 상기 버스 배선을, 상기 제1 로직부의 입력 근처에서 차단함으로써 상기 제1 로직부를 분리하는 분리용 트랜지스터와, 상기 분리용 트랜지스터에 의한 상기 제1 로직부의 분리를 제어하는 분리 제어선을 구비하는 것을 특징으로 하는 반도체 집적 회로.
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