JP2002008393A - 半導体集積回路装置およびそのアクセスタイム評価方法 - Google Patents
半導体集積回路装置およびそのアクセスタイム評価方法Info
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
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Abstract
(57)【要約】
【課題】 半導体集積回路装置に内蔵されるメモリコア
のアクセスタイムを正確に効率よく評価する。 【解決手段】 外部クロック信号ＥＸＴ＿ＣＬＫは、第
１の信号伝達経路３４，３５を介して、メモリコア５０
にクロック信号ＣＬＫとして伝達される。メモリコア５
０は、クロック信号ＣＬＫの活性化に応答して、読出動
作を開始する。メモリコア５０から出力される読出デー
タＱｎは、ラッチ回路７０によってラッチされる。ラッ
チタイミングを指示する外部信号ＥＸＴ＿ＬＡＴは、第
２の信号伝達経路４４，４５を介してラッチ回路７０に
ラッチタイミング信号ＬＡＴとして伝達される。第１お
よび第２の信号伝達経路の少なくとも一方に遅延回路８
０，８５を配置して、第１および第２の信号伝達経路に
よる信号遅延を同一とする。
のアクセスタイムを正確に効率よく評価する。 【解決手段】 外部クロック信号ＥＸＴ＿ＣＬＫは、第
１の信号伝達経路３４，３５を介して、メモリコア５０
にクロック信号ＣＬＫとして伝達される。メモリコア５
０は、クロック信号ＣＬＫの活性化に応答して、読出動
作を開始する。メモリコア５０から出力される読出デー
タＱｎは、ラッチ回路７０によってラッチされる。ラッ
チタイミングを指示する外部信号ＥＸＴ＿ＬＡＴは、第
２の信号伝達経路４４，４５を介してラッチ回路７０に
ラッチタイミング信号ＬＡＴとして伝達される。第１お
よび第２の信号伝達経路の少なくとも一方に遅延回路８
０，８５を配置して、第１および第２の信号伝達経路に
よる信号遅延を同一とする。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、より特定的には、内蔵されるメモリコアの
動作遅延時間（アクセスタイム）を評価するテスト機能
を有する半導体集積回路装置およびそのアクセスタイム
評価方法に関する。
装置に関し、より特定的には、内蔵されるメモリコアの
動作遅延時間（アクセスタイム）を評価するテスト機能
を有する半導体集積回路装置およびそのアクセスタイム
評価方法に関する。
【０００２】
【従来の技術】マイクロプロセッサをはじめとする半導
体集積回路装置においては、高性能化を図るために、デ
ータＩ／Ｏ幅（並列ビット数）の拡張、メモリの大容量
化および高周波動作化が進められている。
体集積回路装置においては、高性能化を図るために、デ
ータＩ／Ｏ幅（並列ビット数）の拡張、メモリの大容量
化および高周波動作化が進められている。
【０００３】代表的には、特に高いメモリバンド幅を要
求する画像処理等の一部のアプリケーションに対応し
て、広いデータＩ／Ｏ幅を実現するために、ロジック部
とメモリコアであるＤＲＡＭ（Dynamic Random Access
Memory）とを同一チップ上に搭載したＤＲＡＭ／ロジッ
ク混載メモリが開発されている。ＤＲＡＭ／ロジック混
載メモリにおいては、従来のプロセッサとＤＲＡＭとの
間に存在したＩ／Ｏピンおよび外部バスを省略して、自
由度の高いデータ転送を実行可能な構成とし、ＤＲＡＭ
アレイ部に同時にデータ入出力可能な多数のデータＩ／
Ｏ線を受けて、広いデータＩ／Ｏ幅を実現している。
求する画像処理等の一部のアプリケーションに対応し
て、広いデータＩ／Ｏ幅を実現するために、ロジック部
とメモリコアであるＤＲＡＭ（Dynamic Random Access
Memory）とを同一チップ上に搭載したＤＲＡＭ／ロジッ
ク混載メモリが開発されている。ＤＲＡＭ／ロジック混
載メモリにおいては、従来のプロセッサとＤＲＡＭとの
間に存在したＩ／Ｏピンおよび外部バスを省略して、自
由度の高いデータ転送を実行可能な構成とし、ＤＲＡＭ
アレイ部に同時にデータ入出力可能な多数のデータＩ／
Ｏ線を受けて、広いデータＩ／Ｏ幅を実現している。
【０００４】このような半導体集積回路装置を正確に動
作させるためには、メモリコアの動作遅延（アクセスタ
イム）を正確に評価する必要がある。この場合に、デー
タＩ／Ｏ幅の拡張とメモリの大容量化に伴って、メモリ
コアにテストを行なうための回路面積の増大およびテス
ト時間の増加が問題となる。
作させるためには、メモリコアの動作遅延（アクセスタ
イム）を正確に評価する必要がある。この場合に、デー
タＩ／Ｏ幅の拡張とメモリの大容量化に伴って、メモリ
コアにテストを行なうための回路面積の増大およびテス
ト時間の増加が問題となる。
【０００５】このような問題点を解決するために、小規
模のテスト回路で短時間にメモリコアのアクセスタイム
を評価する技術が、たとえば特開平１０−２１７００号
公報に開示されている。以下においては、当該公報に開
示されている技術を、単に従来の技術と称する。
模のテスト回路で短時間にメモリコアのアクセスタイム
を評価する技術が、たとえば特開平１０−２１７００号
公報に開示されている。以下においては、当該公報に開
示されている技術を、単に従来の技術と称する。
【０００６】図３０は、従来の技術に従う第１のテスト
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【０００７】図３０を参照して、従来の技術に従う第１
のテスト回路は、メモリコアに相当するテスト対象マク
ロＭ１と、セレクタＭ２と、ラッチ回路Ｍ３とを備え
る。
のテスト回路は、メモリコアに相当するテスト対象マク
ロＭ１と、セレクタＭ２と、ラッチ回路Ｍ３とを備え
る。
【０００８】テスト対象マクロＭ１は、クロック信号Ｃ
ＬＫに応答するタイミングで読出動作を開始し、読出デ
ータＤ０１〜Ｄ０ｎを出力する。セレクタＭ２は、テス
ト対象マクロＭ１からの読出データＤ０１〜Ｄ０ｎを受
けて、セレクト信号ＳＥＬに対応する１個の読出データ
をラッチ回路Ｍ３に出力する。ラッチ回路Ｍ３は、テス
トクロック信号ＴＣＫの活性化タイミングに応答して、
セレクタＭ２の出力をラッチしてテスト出力信号ＴＤＯ
として出力する。
ＬＫに応答するタイミングで読出動作を開始し、読出デ
ータＤ０１〜Ｄ０ｎを出力する。セレクタＭ２は、テス
ト対象マクロＭ１からの読出データＤ０１〜Ｄ０ｎを受
けて、セレクト信号ＳＥＬに対応する１個の読出データ
をラッチ回路Ｍ３に出力する。ラッチ回路Ｍ３は、テス
トクロック信号ＴＣＫの活性化タイミングに応答して、
セレクタＭ２の出力をラッチしてテスト出力信号ＴＤＯ
として出力する。
【０００９】従来の技術に従う第１のテスト回路におい
ては、クロック信号ＣＬＫの活性化タイミングからテス
トクロック信号ＴＣＫの活性化タイミングまでのタイミ
ング差を変化させて、対応するテスト出力信号ＴＤＯを
監視することによって、テスト対象マクロＭ１のアクセ
スタイムを評価することができる。
ては、クロック信号ＣＬＫの活性化タイミングからテス
トクロック信号ＴＣＫの活性化タイミングまでのタイミ
ング差を変化させて、対応するテスト出力信号ＴＤＯを
監視することによって、テスト対象マクロＭ１のアクセ
スタイムを評価することができる。
【００１０】具体的には、当該タイミング差がテスト対
象マクロＭ１のアクセスタイムよりも小さい場合には、
ラッチ回路Ｍ３がセレクタＭ２で選択された読出データ
をラッチするタイミングにおいて、正しい読出データが
未だ伝達されていないため、テスト出力信号ＴＤＯに読
出データを出力することができない。一方、当該タイミ
ング差がテスト対象マクロＭ１のアクセスタイム以上で
ある場合には、ラッチ回路Ｍ３は、テスト出力信号ＴＤ
Ｏとして正しい読出データを出力する。
象マクロＭ１のアクセスタイムよりも小さい場合には、
ラッチ回路Ｍ３がセレクタＭ２で選択された読出データ
をラッチするタイミングにおいて、正しい読出データが
未だ伝達されていないため、テスト出力信号ＴＤＯに読
出データを出力することができない。一方、当該タイミ
ング差がテスト対象マクロＭ１のアクセスタイム以上で
ある場合には、ラッチ回路Ｍ３は、テスト出力信号ＴＤ
Ｏとして正しい読出データを出力する。
【００１１】
【発明が解決しようとする課題】しかしながら、図３０
に示す従来の技術に従う第１のテスト回路の構成におい
ては、内部で生じるクロック信号ＣＬＫおよびテストク
ロック信号ＴＣＫの伝搬遅延の影響が考慮されていな
い。
に示す従来の技術に従う第１のテスト回路の構成におい
ては、内部で生じるクロック信号ＣＬＫおよびテストク
ロック信号ＴＣＫの伝搬遅延の影響が考慮されていな
い。
【００１２】したがって、クロック信号ＣＬＫおよびテ
ストクロック信号ＴＣＫの間の信号生成時における活性
化タイミング差でアクセスタイムを評価すれば、クロッ
ク信号ＣＬＫが外部から入力されてテスト対象マクロＭ
１に伝達されるまでの第１の信号遅延と、テストクロッ
ク信号ＴＣＫが外部から入力されてラッチ回路Ｍ３に伝
達されるまでの第２の信号遅延との時間差がアクセスタ
イムの評価に誤差として影響を及ぼす可能性がある。さ
らに、広いデータＩ／Ｏ幅に対応する場合には、セレク
タＭ２の回路規模が非常に大きなものになってしまう。
ストクロック信号ＴＣＫの間の信号生成時における活性
化タイミング差でアクセスタイムを評価すれば、クロッ
ク信号ＣＬＫが外部から入力されてテスト対象マクロＭ
１に伝達されるまでの第１の信号遅延と、テストクロッ
ク信号ＴＣＫが外部から入力されてラッチ回路Ｍ３に伝
達されるまでの第２の信号遅延との時間差がアクセスタ
イムの評価に誤差として影響を及ぼす可能性がある。さ
らに、広いデータＩ／Ｏ幅に対応する場合には、セレク
タＭ２の回路規模が非常に大きなものになってしまう。
【００１３】特に、近年においては、テスト対象マクロ
に相当するメモリコアの動作スペックは厳格化される傾
向にあり、アクセスタイムの規格値もより小さい値が要
求されるようになっている。このように、要求されるア
クセスタイムが短くなると、上記の第１および第２の信
号遅延の時間差に起因する誤差の影響は、大きくなって
しまう。
に相当するメモリコアの動作スペックは厳格化される傾
向にあり、アクセスタイムの規格値もより小さい値が要
求されるようになっている。このように、要求されるア
クセスタイムが短くなると、上記の第１および第２の信
号遅延の時間差に起因する誤差の影響は、大きくなって
しまう。
【００１４】図３１は、従来の技術に従う第２のテスト
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【００１５】図３１を参照して、従来の技術に従う第２
のテスト回路は、図３１に示されるテスト回路と比較し
て、多入力論理ゲートＭ４をさらに備える点で異なる。
多入力論理ゲートＭ４は、テスト対象マクロＭ１からの
読出データＤ０１〜Ｄ０ｎを受けて、これらの読出デー
タの論理演算結果をセレクタＭ２に出力する。これによ
り、多入力論理ゲートＭ４から、最も遅延時間の大きい
読出データを等価的に出力することによって、セレクタ
Ｍ２の面積を削減することができる。さらに、各読出デ
ータに対するアクセスタイムの評価が不要となるため、
アクセスタイムの評価時間が削減される。
のテスト回路は、図３１に示されるテスト回路と比較し
て、多入力論理ゲートＭ４をさらに備える点で異なる。
多入力論理ゲートＭ４は、テスト対象マクロＭ１からの
読出データＤ０１〜Ｄ０ｎを受けて、これらの読出デー
タの論理演算結果をセレクタＭ２に出力する。これによ
り、多入力論理ゲートＭ４から、最も遅延時間の大きい
読出データを等価的に出力することによって、セレクタ
Ｍ２の面積を削減することができる。さらに、各読出デ
ータに対するアクセスタイムの評価が不要となるため、
アクセスタイムの評価時間が削減される。
【００１６】しかしながら、上述したようなロジック／
ＤＲＡＭ混載メモリにこの第２のテスト回路を適用する
とすれば、広いデータＩ／Ｏ幅に対応して、多入力論理
ゲートＭ４の回路規模が非常に大きなものになってしま
う。また、アクセスタイムを評価するための読出データ
は、多入力論理ゲートＭ４による処理時間がさらに加わ
った後にラッチ回路Ｍ３に転送されるので、上記の第１
および第２の信号遅延の差に加えて新たな誤差要因がさ
らに加わることになる。このため、アクセスタイムの厳
格化に対応する高精度の評価を行なうことは困難であ
る。
ＤＲＡＭ混載メモリにこの第２のテスト回路を適用する
とすれば、広いデータＩ／Ｏ幅に対応して、多入力論理
ゲートＭ４の回路規模が非常に大きなものになってしま
う。また、アクセスタイムを評価するための読出データ
は、多入力論理ゲートＭ４による処理時間がさらに加わ
った後にラッチ回路Ｍ３に転送されるので、上記の第１
および第２の信号遅延の差に加えて新たな誤差要因がさ
らに加わることになる。このため、アクセスタイムの厳
格化に対応する高精度の評価を行なうことは困難であ
る。
【００１７】また、ロジック／ＤＲＡＭ（メモリコア）
混載メモリに対しては、ロジック部とメモリコアとを一
体に動作させて、メモリコアのアクセスタイムを評価す
ることも可能である。具体的には、ロジック部がＤＲＡ
Ｍ（メモリコア）の出力に応答して動作するテストモー
ドを設定し、ロジック／ＤＲＡＭ混載メモリに与えられ
る外部クロック信号の周波数を変化させて、ロジック部
が正常動作をするか否かを監視すればよい。
混載メモリに対しては、ロジック部とメモリコアとを一
体に動作させて、メモリコアのアクセスタイムを評価す
ることも可能である。具体的には、ロジック部がＤＲＡ
Ｍ（メモリコア）の出力に応答して動作するテストモー
ドを設定し、ロジック／ＤＲＡＭ混載メモリに与えられ
る外部クロック信号の周波数を変化させて、ロジック部
が正常動作をするか否かを監視すればよい。
【００１８】しかしながら、この方法によれば、アクセ
スタイムの高精度な測定を実行するには、外部クロック
信号の周波数を上げる必要があり、比較的高価な高速テ
スタを用いなければメモリコアのアクセスタイムを評価
できないという問題点が生じる。
スタイムの高精度な測定を実行するには、外部クロック
信号の周波数を上げる必要があり、比較的高価な高速テ
スタを用いなければメモリコアのアクセスタイムを評価
できないという問題点が生じる。
【００１９】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、内蔵
されるメモリコアのアクセスタイムを正確かつ効率的に
評価可能な半導体集積回路装置およびそのアクセスタイ
ム評価方法を提供することである。
ためになされたものであって、この発明の目的は、内蔵
されるメモリコアのアクセスタイムを正確かつ効率的に
評価可能な半導体集積回路装置およびそのアクセスタイ
ム評価方法を提供することである。
【００２０】
【課題を解決するための手段】請求項１記載の半導体集
積回路装置は、複数のデータを並列に出力する読出動作
を実行するメモリ回路と、メモリ回路から出力される複
数のデータを伝達するための複数のデータ線と、メモリ
回路に対して読出動作の開始を指示するための制御信号
をメモリ回路に伝達する第１の信号伝達経路と、制御信
号が活性化されてから所定時間経過後に活性化されるテ
ストタイミング信号に応答して、内部ノードの信号レベ
ルを取込んで保持する第１のデータラッチ回路と、テス
トタイミング信号を第１のデータラッチ回路に伝達する
第２の信号伝達経路と、複数のデータ線のうちの１本と
内部ノードとの間に配置されるデータ伝達経路と、第１
および第２の信号伝達経路の少なくとも一方に配置され
る信号遅延回路とを備える。
積回路装置は、複数のデータを並列に出力する読出動作
を実行するメモリ回路と、メモリ回路から出力される複
数のデータを伝達するための複数のデータ線と、メモリ
回路に対して読出動作の開始を指示するための制御信号
をメモリ回路に伝達する第１の信号伝達経路と、制御信
号が活性化されてから所定時間経過後に活性化されるテ
ストタイミング信号に応答して、内部ノードの信号レベ
ルを取込んで保持する第１のデータラッチ回路と、テス
トタイミング信号を第１のデータラッチ回路に伝達する
第２の信号伝達経路と、複数のデータ線のうちの１本と
内部ノードとの間に配置されるデータ伝達経路と、第１
および第２の信号伝達経路の少なくとも一方に配置され
る信号遅延回路とを備える。
【００２１】請求項２記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置であって、複数のデー
タ線のうちの１本は、前記複数のデータのそれぞれにつ
いての、前記メモリ回路のレイアウト設計に基づく前記
読出動作の予測所要時間に応じて定められる。
求項１記載の半導体集積回路装置であって、複数のデー
タ線のうちの１本は、前記複数のデータのそれぞれにつ
いての、前記メモリ回路のレイアウト設計に基づく前記
読出動作の予測所要時間に応じて定められる。
【００２２】請求項３記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置であって、第２の信号
伝達回路から与えられるテストタイミング信号に応答し
て、複数のデータ線のうちの他の（Ｎ−１）本（Ｎ：２
以上の自然数）のそれぞれの信号レベルを取込んで保持
する、第２から第Ｎのデータラッチ回路をさらに備え
る。
求項１記載の半導体集積回路装置であって、第２の信号
伝達回路から与えられるテストタイミング信号に応答し
て、複数のデータ線のうちの他の（Ｎ−１）本（Ｎ：２
以上の自然数）のそれぞれの信号レベルを取込んで保持
する、第２から第Ｎのデータラッチ回路をさらに備え
る。
【００２３】請求項４記載の半導体集積回路装置は、請
求項３記載の半導体集積回路装置であって、第１から第
Ｎのデータラッチ回路にそれぞれ保持される複数の信号
レベル間における一致比較結果を出力するデータ比較回
路をさらに備える。
求項３記載の半導体集積回路装置であって、第１から第
Ｎのデータラッチ回路にそれぞれ保持される複数の信号
レベル間における一致比較結果を出力するデータ比較回
路をさらに備える。
【００２４】請求項５記載の半導体集積回路装置は、請
求項３または４記載の半導体集積回路装置であって、Ｎ
は２であり、複数のデータ線のうちの１本および他の１
本は、複数のデータのそれぞれについての、メモリ回路
のレイアウト設計に基づく読出動作の予測所要時間に応
じて定められる。
求項３または４記載の半導体集積回路装置であって、Ｎ
は２であり、複数のデータ線のうちの１本および他の１
本は、複数のデータのそれぞれについての、メモリ回路
のレイアウト設計に基づく読出動作の予測所要時間に応
じて定められる。
【００２５】請求項６記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置であって、データ伝達
経路に配置され、複数のデータ線のうちの１本および他
のＭ本（Ｍ：自然数）のそれぞれの信号レベルの一致比
較結果を内部ノードに出力するデータ比較回路をさらに
備える。
求項１記載の半導体集積回路装置であって、データ伝達
経路に配置され、複数のデータ線のうちの１本および他
のＭ本（Ｍ：自然数）のそれぞれの信号レベルの一致比
較結果を内部ノードに出力するデータ比較回路をさらに
備える。
【００２６】請求項７記載の半導体集積回路装置は、請
求項６記載の半導体集積回路装置であって、Ｍは１であ
り、複数のデータ線のうちの１本および他の１本は、複
数のデータのそれぞれについての、メモリ回路のレイア
ウト設計に基づく読出動作の予測所要時間に応じて定め
られる。
求項６記載の半導体集積回路装置であって、Ｍは１であ
り、複数のデータ線のうちの１本および他の１本は、複
数のデータのそれぞれについての、メモリ回路のレイア
ウト設計に基づく読出動作の予測所要時間に応じて定め
られる。
【００２７】請求項８記載の半導体集積回路装置は、複
数のデータを並列に出力する読出動作を実行するメモリ
回路と、メモリ回路から出力される複数のデータを伝達
するための複数のデータ線と、メモリ回路に対して読出
動作の開始を指示するための制御信号が活性化されてか
ら所定時間経過後に活性化されるテストタイミング信号
に応答して、複数のデータ線のうちのＮ本（Ｎ：２以上
の自然数）のそれぞれの信号レベルを取込んで保持す
る、Ｎ個のデータラッチ回路と、Ｎ個のデータラッチ回
路にそれぞれ保持される複数の信号レベル間における一
致比較結果を出力するデータ比較回路とを備える。
数のデータを並列に出力する読出動作を実行するメモリ
回路と、メモリ回路から出力される複数のデータを伝達
するための複数のデータ線と、メモリ回路に対して読出
動作の開始を指示するための制御信号が活性化されてか
ら所定時間経過後に活性化されるテストタイミング信号
に応答して、複数のデータ線のうちのＮ本（Ｎ：２以上
の自然数）のそれぞれの信号レベルを取込んで保持す
る、Ｎ個のデータラッチ回路と、Ｎ個のデータラッチ回
路にそれぞれ保持される複数の信号レベル間における一
致比較結果を出力するデータ比較回路とを備える。
【００２８】請求項９記載の半導体集積回路装置は、請
求項８記載の半導体集積回路装置であって、Ｎは２であ
り、複数のデータ線のうちの２本は、複数のデータのそ
れぞれについての、メモリ回路のレイアウト設計に基づ
く読出動作の予測所要時間に応じて定められる。
求項８記載の半導体集積回路装置であって、Ｎは２であ
り、複数のデータ線のうちの２本は、複数のデータのそ
れぞれについての、メモリ回路のレイアウト設計に基づ
く読出動作の予測所要時間に応じて定められる。
【００２９】請求項１０記載の半導体集積回路装置は、
請求項１もしくは８記載の半導体集積回路装置であっ
て、所定時間は、メモリ回路のアクセスタイムの規格値
に応じて設定される。
請求項１もしくは８記載の半導体集積回路装置であっ
て、所定時間は、メモリ回路のアクセスタイムの規格値
に応じて設定される。
【００３０】請求項１１記載の半導体集積回路装置は、
複数のデータを並列に出力する読出動作を実行するメモ
リ回路と、メモリ回路から出力される複数のデータを伝
達するための複数のデータ線と、メモリ回路に対して読
出動作の開始を指示するための制御信号をメモリ回路に
伝達する信号伝達経路と、信号伝達経路から制御信号を
受けて、制御信号を遅延して内部タイミング信号を生成
する遅延回路と、内部テストタイミング信号に応答し
て、複数のデータ線のうちの少なくとも１本の信号レベ
ルを取込んで保持するデータラッチ回路とを備える。
複数のデータを並列に出力する読出動作を実行するメモ
リ回路と、メモリ回路から出力される複数のデータを伝
達するための複数のデータ線と、メモリ回路に対して読
出動作の開始を指示するための制御信号をメモリ回路に
伝達する信号伝達経路と、信号伝達経路から制御信号を
受けて、制御信号を遅延して内部タイミング信号を生成
する遅延回路と、内部テストタイミング信号に応答し
て、複数のデータ線のうちの少なくとも１本の信号レベ
ルを取込んで保持するデータラッチ回路とを備える。
【００３１】請求項１２記載の半導体集積回路装置は、
請求項１１記載の半導体集積回路装置であって、遅延回
路における遅延時間は、メモリ回路のアクセスタイムの
規格値に基づいて設定される。
請求項１１記載の半導体集積回路装置であって、遅延回
路における遅延時間は、メモリ回路のアクセスタイムの
規格値に基づいて設定される。
【００３２】請求項１３記載の半導体集積回路装置は、
請求項１１記載の半導体集積回路装置であって、遅延回
路における遅延時間は、外部からのテスト制御信号に応
じて設定される。
請求項１１記載の半導体集積回路装置であって、遅延回
路における遅延時間は、外部からのテスト制御信号に応
じて設定される。
【００３３】請求項１４記載のアクセスタイム評価方法
は、半導体集積回路装置に内蔵されるメモリ回路のアク
セスタイム評価方法であって、メモリ回路に対し複数の
データを並列に出力する読出動作の開始を指示するため
の制御信号を活性化するステップと、活性化された制御
信号をメモリ回路に伝達するステップと、制御信号が活
性化されてから所定時間経過後に、制御信号とは独立に
活性化される信号に応答してテストタイミング信号を活
性化するステップと、活性化されたテストタイミング信
号をラッチ回路に伝達するステップと、伝達されたテス
トタイミング信号の活性化に応答して、ラッチ回路がメ
モリ回路から出力される複数のデータのうちの少なくと
も１個を取込んで保持するステップと、制御信号および
テストタイミング信号のうちの少なくとも一方をさらに
遅延させて、メモリ回路およびラッチ回路のうちの対応
する少なくとも一方に伝達するステップとを備える。
は、半導体集積回路装置に内蔵されるメモリ回路のアク
セスタイム評価方法であって、メモリ回路に対し複数の
データを並列に出力する読出動作の開始を指示するため
の制御信号を活性化するステップと、活性化された制御
信号をメモリ回路に伝達するステップと、制御信号が活
性化されてから所定時間経過後に、制御信号とは独立に
活性化される信号に応答してテストタイミング信号を活
性化するステップと、活性化されたテストタイミング信
号をラッチ回路に伝達するステップと、伝達されたテス
トタイミング信号の活性化に応答して、ラッチ回路がメ
モリ回路から出力される複数のデータのうちの少なくと
も１個を取込んで保持するステップと、制御信号および
テストタイミング信号のうちの少なくとも一方をさらに
遅延させて、メモリ回路およびラッチ回路のうちの対応
する少なくとも一方に伝達するステップとを備える。
【００３４】請求項１５記載のアクセスタイム評価方法
は、請求項１４記載のアクセスイム評価方法であって、
ラッチ回路は、複数のデータのうちの複数個を保持し、
ラッチ回路に保持された複数個のデータ間における一致
比較結果を出力ステップをさらに備える。
は、請求項１４記載のアクセスイム評価方法であって、
ラッチ回路は、複数のデータのうちの複数個を保持し、
ラッチ回路に保持された複数個のデータ間における一致
比較結果を出力ステップをさらに備える。
【００３５】請求項１６記載のアクセスタイム評価方法
は、半導体集積回路装置に内蔵されるメモリ回路のアク
セスタイム評価方法であって、メモリ回路に対して読出
の開始を指示するための制御信号を活性化するステップ
と、活性化された制御信号をメモリ回路に伝達するステ
ップと、制御信号を所定時間遅延させてテストタイミン
グ信号を生成するステップと、テストタイミング信号の
活性化に応答して、メモリ回路からの読出データのうち
の少なくとも１個を取込んで保持するステップとを備え
る。
は、半導体集積回路装置に内蔵されるメモリ回路のアク
セスタイム評価方法であって、メモリ回路に対して読出
の開始を指示するための制御信号を活性化するステップ
と、活性化された制御信号をメモリ回路に伝達するステ
ップと、制御信号を所定時間遅延させてテストタイミン
グ信号を生成するステップと、テストタイミング信号の
活性化に応答して、メモリ回路からの読出データのうち
の少なくとも１個を取込んで保持するステップとを備え
る。
【００３６】請求項１７記載のアクセスタイム評価方法
は、請求項１４または１６記載のアクセスタイム評価方
法であって、所定時間は、メモリ回路のアクセスタイム
の規格値に応じて設定される。
は、請求項１４または１６記載のアクセスタイム評価方
法であって、所定時間は、メモリ回路のアクセスタイム
の規格値に応じて設定される。
【００３７】
【発明の実施の形態】以下において、図面を参照して本
発明の実施の形態について詳しく説明する。なお、図中
における同一符号は同一または相当部分を示すものとす
る。
発明の実施の形態について詳しく説明する。なお、図中
における同一符号は同一または相当部分を示すものとす
る。
【００３８】［信号遅延がアクセスタイム評価に及ぼす
影響］図１は、半導体集積回路装置における信号遅延が
アクセスタイム評価に及ぼす影響を説明するためのブロ
ック図である。
影響］図１は、半導体集積回路装置における信号遅延が
アクセスタイム評価に及ぼす影響を説明するためのブロ
ック図である。
【００３９】図１を参照して、ロジック／ＤＲＡＭ混載
メモリである半導体集積回路装置１００は、２５６ビッ
トのデータＩ／Ｏ幅を有するメモリコア５０と、ロジッ
ク部６０とを備える。
メモリである半導体集積回路装置１００は、２５６ビッ
トのデータＩ／Ｏ幅を有するメモリコア５０と、ロジッ
ク部６０とを備える。
【００４０】半導体集積回路装置１００は、さらに、デ
ータ入力端子１２、クロック入力端子１４、データ出力
端子群１６，１８、テストデータ入力端子２０、テスト
モード入力端子２２、テスト信号入力端子２４、および
テストデータ出力端子２６を備える。
ータ入力端子１２、クロック入力端子１４、データ出力
端子群１６，１８、テストデータ入力端子２０、テスト
モード入力端子２２、テスト信号入力端子２４、および
テストデータ出力端子２６を備える。
【００４１】半導体集積回路装置１００は、さらに、こ
れらの端子にそれぞれ対応して、入力バッファ３２，ク
ロックバッファ３４、出力バッファ群３６，３８、テス
ト入力バッファ４０、セレクタ４７、および信号バッフ
ァ４４を備える。
れらの端子にそれぞれ対応して、入力バッファ３２，ク
ロックバッファ３４、出力バッファ群３６，３８、テス
ト入力バッファ４０、セレクタ４７、および信号バッフ
ァ４４を備える。
【００４２】クロックバッファ３４は、外部クロック信
号ＥＸＴ＿ＣＬＫを受けて、クロック信号ＣＬＫを生成
する。クロック信号ＣＬＫは、ロジック部６０およびメ
モリコア５０に伝達される。
号ＥＸＴ＿ＣＬＫを受けて、クロック信号ＣＬＫを生成
する。クロック信号ＣＬＫは、ロジック部６０およびメ
モリコア５０に伝達される。
【００４３】図示しないが、ロジック部６０は、外部ク
ロック信号ＥＸＴ＿ＣＬＫの活性化タイミングにおい
て、コマンド制御信号を取り込み、これらのコマンド制
御信号に基づいて、メモリコア５０にコマンドを指示す
るための内部制御信号を生成する。メモリコア５０は、
クロック信号ＣＬＫの活性化エッジに応答してこれらの
内部制御信号を取込み、これらの内部制御信号に応じた
コマンドを実行するまず、メモリコア５０からのデータ
出力について説明する。
ロック信号ＥＸＴ＿ＣＬＫの活性化タイミングにおい
て、コマンド制御信号を取り込み、これらのコマンド制
御信号に基づいて、メモリコア５０にコマンドを指示す
るための内部制御信号を生成する。メモリコア５０は、
クロック信号ＣＬＫの活性化エッジに応答してこれらの
内部制御信号を取込み、これらの内部制御信号に応じた
コマンドを実行するまず、メモリコア５０からのデータ
出力について説明する。
【００４４】ロジック部６０が外部から入力されたリー
ドコマンドを反映した内部制御信号を生成すると、メモ
リコア５０は、クロック信号ＣＬＫの活性化タイミング
において、内部制御信号を取込み、リードコマンドに対
応する読出動作を実行する。したがって、メモリコア５
０において読出動作が開始されるタイミングは、外部ク
ロック信号ＥＸＴ＿ＣＬＫの活性化タイミングと、クロ
ックバッファ３４および信号配線３５から形成される第
１の信号伝達経路で生じる信号遅延とによって規定され
る。
ドコマンドを反映した内部制御信号を生成すると、メモ
リコア５０は、クロック信号ＣＬＫの活性化タイミング
において、内部制御信号を取込み、リードコマンドに対
応する読出動作を実行する。したがって、メモリコア５
０において読出動作が開始されるタイミングは、外部ク
ロック信号ＥＸＴ＿ＣＬＫの活性化タイミングと、クロ
ックバッファ３４および信号配線３５から形成される第
１の信号伝達経路で生じる信号遅延とによって規定され
る。
【００４５】読出動作が実行されると、メモリコア５０
は、複数のデータを並列に出力する。本実施の形態にお
いては、メモリコア５０は、２５６個の読出データＱ０
〜Ｑ２５５を並列に出力するものとする。通常時におい
ては、これらの読出データは、ロジック部６０および出
力バッファ群３６を経由して、データ出力端子群１６か
らデータＥＸＴ＿Ｑ０〜ＥＸＴ＿Ｑ２５５として出力さ
れる。一方、テストモード時においては、メモリコア５
０から読出データを直接外部に出力するテスト経路が形
成され、出力バッファ群３８を介してデータ出力端子群
１８により、データＤＭＡ＿Ｑ０〜ＤＭＡ＿Ｑ２５５と
して出力される。
は、複数のデータを並列に出力する。本実施の形態にお
いては、メモリコア５０は、２５６個の読出データＱ０
〜Ｑ２５５を並列に出力するものとする。通常時におい
ては、これらの読出データは、ロジック部６０および出
力バッファ群３６を経由して、データ出力端子群１６か
らデータＥＸＴ＿Ｑ０〜ＥＸＴ＿Ｑ２５５として出力さ
れる。一方、テストモード時においては、メモリコア５
０から読出データを直接外部に出力するテスト経路が形
成され、出力バッファ群３８を介してデータ出力端子群
１８により、データＤＭＡ＿Ｑ０〜ＤＭＡ＿Ｑ２５５と
して出力される。
【００４６】テスト信号入力端子２４には、アクセスタ
イム等のＡＣ特性の測定に使用されるテストタイミング
信号ＥＸＴ＿ＬＡＴが外部から入力される。信号バッフ
ァ４４は、外部からのテストタイミング信号ＥＸＴ＿Ｌ
ＡＴを受けて、ラッチタイミング信号ＬＡＴを生成す
る。アクセスタイム評価等を行なうテスト動作時におい
て、テストタイミング信号ＥＸＴ＿ＬＡＴおよび外部ク
ロック信号ＥＸＴ＿ＣＬＫは、メモリテスタ等によって
外部から供給されるものとする。
イム等のＡＣ特性の測定に使用されるテストタイミング
信号ＥＸＴ＿ＬＡＴが外部から入力される。信号バッフ
ァ４４は、外部からのテストタイミング信号ＥＸＴ＿Ｌ
ＡＴを受けて、ラッチタイミング信号ＬＡＴを生成す
る。アクセスタイム評価等を行なうテスト動作時におい
て、テストタイミング信号ＥＸＴ＿ＬＡＴおよび外部ク
ロック信号ＥＸＴ＿ＣＬＫは、メモリテスタ等によって
外部から供給されるものとする。
【００４７】図２は、ラッチ回路７０の構成例を示す回
路図である。図２を参照して、ラッチ回路７０は、入力
ノードＤのデータをノードＮａに出力するためのトラン
スファゲートＴＧ１０と、ノードＮａの信号レベルを反
転するインバータＩＶ１０と、インバータＩＶ１０の出
力レベルを反転するインバータＩＶ１５と、インバータ
ＩＶ１５の出力信号をノードＮａに伝達するトランスフ
ァゲートＴＧ１５とを含む。トランスファゲートＴＧ１
０およびＴＧ１５は、タイミング制御ノードの信号レベ
ルＴに応答して相補的にオン・オフする。
路図である。図２を参照して、ラッチ回路７０は、入力
ノードＤのデータをノードＮａに出力するためのトラン
スファゲートＴＧ１０と、ノードＮａの信号レベルを反
転するインバータＩＶ１０と、インバータＩＶ１０の出
力レベルを反転するインバータＩＶ１５と、インバータ
ＩＶ１５の出力信号をノードＮａに伝達するトランスフ
ァゲートＴＧ１５とを含む。トランスファゲートＴＧ１
０およびＴＧ１５は、タイミング制御ノードの信号レベ
ルＴに応答して相補的にオン・オフする。
【００４８】タイミング制御ノードの信号レベルＴがＬ
レベルである場合には、トランスファゲートＴＧ１０お
よびＴＧ１５は、それぞれオンおよびオフする。したが
って、インバータＩＶ１０およびＩＶ１５によるラッチ
機能は発揮されず、トランスファゲートＴＧ１０によっ
て入力ノードＤのデータが出力ノードＱにスルーされ
て、ラッチ回路７０から出力される。
レベルである場合には、トランスファゲートＴＧ１０お
よびＴＧ１５は、それぞれオンおよびオフする。したが
って、インバータＩＶ１０およびＩＶ１５によるラッチ
機能は発揮されず、トランスファゲートＴＧ１０によっ
て入力ノードＤのデータが出力ノードＱにスルーされ
て、ラッチ回路７０から出力される。
【００４９】一方、タイミング制御ノードの信号レベル
ＴがＨレベルである場合には、トランスファゲートＴＧ
１５およびＴＧ１０はそれぞれオンおよびオフする。こ
れにより、入力ノードＤとノードＮａとが切り離される
とともに、トランスファゲートＴＧ１５のオンにより、
インバータＩＶ１０およびＩＶ１５は、ラッチ回路とし
て動作する。したがって、ラッチ回路７０は、タイミン
グ制御ノードＴの信号レベルがＨレベルに変化したタイ
ミングにおける、入力ノードＤの信号レベルをラッチす
る。
ＴがＨレベルである場合には、トランスファゲートＴＧ
１５およびＴＧ１０はそれぞれオンおよびオフする。こ
れにより、入力ノードＤとノードＮａとが切り離される
とともに、トランスファゲートＴＧ１５のオンにより、
インバータＩＶ１０およびＩＶ１５は、ラッチ回路とし
て動作する。したがって、ラッチ回路７０は、タイミン
グ制御ノードＴの信号レベルがＨレベルに変化したタイ
ミングにおける、入力ノードＤの信号レベルをラッチす
る。
【００５０】再び図１を参照して、ラッチ回路７０は、
並列に読出される２５６個の読出データのうちの１個で
あるＱｎ（ｎ：０〜２５５の整数）入力ノードＤに受け
る。タイミング制御ノードＴには、ラッチタイミング信
号ＬＡＴが入力される。したがって、ラッチ回路７０の
ラッチタイミングは、テストタイミング信号ＥＸＴ＿Ｌ
ＡＴの活性化タイミングと、信号バッファ４４および信
号配線４５から形成される第２の信号伝達経路で生じる
信号遅延とによって規定される。ラッチ回路７０の出力
は、信号バッファ４６を介してテストデータ出力端子２
６からテスト出力データＥＸＴ＿ＱｎＬＴとして出力さ
れる。
並列に読出される２５６個の読出データのうちの１個で
あるＱｎ（ｎ：０〜２５５の整数）入力ノードＤに受け
る。タイミング制御ノードＴには、ラッチタイミング信
号ＬＡＴが入力される。したがって、ラッチ回路７０の
ラッチタイミングは、テストタイミング信号ＥＸＴ＿Ｌ
ＡＴの活性化タイミングと、信号バッファ４４および信
号配線４５から形成される第２の信号伝達経路で生じる
信号遅延とによって規定される。ラッチ回路７０の出力
は、信号バッファ４６を介してテストデータ出力端子２
６からテスト出力データＥＸＴ＿ＱｎＬＴとして出力さ
れる。
【００５１】一方、データ入力に関して説明すると、通
常動作時においては、データ入力端子１２から入力され
る入力データＥＸＴ＿ＱＩＮが、入力バッファ３２を介
してロジック部６０によってメモリコア５０に書込まれ
る。一方、テスト動作時においては、テストデータ入力
端子２０から入力されるテスト入力データＴＳＴ＿ＤＩ
Ｎがテスト入力バッファ４０を介してメモリコア５０に
入力される。データ入力に関する、通常動作時とテスト
動作時との切換はセレクタ４７によって行なわれる。セ
レクタ４７は、テストモード入力端子２２に入力される
テストモード信号ＴＳＴＭＤの信号レベルに応じて、ロ
ジック部６０およびテスト入力バッファ４０のいずれか
一方が出力するデータをメモリコア５０に書込データと
して伝達する。なお、図１においては表記上の都合によ
り、データ入力端子１２およびクロック入力端子１４を
単数のピンとして示しているが、データ入力について
も、データ出力と同様に、複数のデータを並列に取り扱
うことが可能であるものとする。
常動作時においては、データ入力端子１２から入力され
る入力データＥＸＴ＿ＱＩＮが、入力バッファ３２を介
してロジック部６０によってメモリコア５０に書込まれ
る。一方、テスト動作時においては、テストデータ入力
端子２０から入力されるテスト入力データＴＳＴ＿ＤＩ
Ｎがテスト入力バッファ４０を介してメモリコア５０に
入力される。データ入力に関する、通常動作時とテスト
動作時との切換はセレクタ４７によって行なわれる。セ
レクタ４７は、テストモード入力端子２２に入力される
テストモード信号ＴＳＴＭＤの信号レベルに応じて、ロ
ジック部６０およびテスト入力バッファ４０のいずれか
一方が出力するデータをメモリコア５０に書込データと
して伝達する。なお、図１においては表記上の都合によ
り、データ入力端子１２およびクロック入力端子１４を
単数のピンとして示しているが、データ入力について
も、データ出力と同様に、複数のデータを並列に取り扱
うことが可能であるものとする。
【００５２】図３は、半導体集積回路装置１００におけ
るアクセスタイムの評価を説明する第１のタイミングチ
ャートである。
るアクセスタイムの評価を説明する第１のタイミングチ
ャートである。
【００５３】図３を参照して、時刻ｔ０において、外部
クロック信号ＥＸＴ＿ＣＬＫがメモリテスタ等によって
活性化され、アクセスタイムを評価するためのリードコ
マンドが半導体集積回路装置１００に取込まれる。外部
クロック信号ＥＸＴ＿ＣＬＫは、クロックバッファ３４
および信号配線３５から形成される第１の信号伝達経路
を介して、クロック信号ＣＬＫとしてメモリコア５０に
伝達される。メモリコア５０のクロック入力ノードＮｃ
においては、時刻ｔ０から第１の信号伝達経路の信号遅
延に相当するΔｔｄＣＬＫ経過後の時刻ｔ１において、
クロック信号ＣＬＫが活性化される。
クロック信号ＥＸＴ＿ＣＬＫがメモリテスタ等によって
活性化され、アクセスタイムを評価するためのリードコ
マンドが半導体集積回路装置１００に取込まれる。外部
クロック信号ＥＸＴ＿ＣＬＫは、クロックバッファ３４
および信号配線３５から形成される第１の信号伝達経路
を介して、クロック信号ＣＬＫとしてメモリコア５０に
伝達される。メモリコア５０のクロック入力ノードＮｃ
においては、時刻ｔ０から第１の信号伝達経路の信号遅
延に相当するΔｔｄＣＬＫ経過後の時刻ｔ１において、
クロック信号ＣＬＫが活性化される。
【００５４】時刻ｔ１において、リードコマンドはメモ
リコア５０に伝達され、メモリコア５０の読出動作が開
始される。これに対応する読出データのデータレベルＱ
Ｏｎが時刻ｔｒに出力される。この場合に、読出動作開
始から読出データ出力までの所要時間、すなわち時刻ｔ
１から時刻ｔｒまでの間が、メモリコア５０のアクセス
タイムｔａｃと定義される。
リコア５０に伝達され、メモリコア５０の読出動作が開
始される。これに対応する読出データのデータレベルＱ
Ｏｎが時刻ｔｒに出力される。この場合に、読出動作開
始から読出データ出力までの所要時間、すなわち時刻ｔ
１から時刻ｔｒまでの間が、メモリコア５０のアクセス
タイムｔａｃと定義される。
【００５５】なお、以下においては、アクセスタイムの
評価のためのリードコマンドに対応して読出される各読
出データのデータレベルをＱＯｎで示し、当該リードコ
マンド入力前における各読出データのデータレベルは、
ＱＯｎの相補データである／ＱＯｎであるものとする。
評価のためのリードコマンドに対応して読出される各読
出データのデータレベルをＱＯｎで示し、当該リードコ
マンド入力前における各読出データのデータレベルは、
ＱＯｎの相補データである／ＱＯｎであるものとする。
【００５６】一方、時刻ｔ０からテストタイミング差Ｔ
ｄｅｘ経過後の時刻ｔ２において、メモリテスタ等によ
ってテストタイミング信号ＥＸＴ＿ＬＡＴが活性化され
る。これに応答して、ラッチ回路７０のタイミング制御
ノードに相当するＮｔ点においては、時刻ｔ２から第２
の信号伝達経路の信号遅延に相当するΔｔｄＬＡＴ経過
後の時刻ｔ３において、ラッチタイミング信号ＬＡＴが
活性化される。
ｄｅｘ経過後の時刻ｔ２において、メモリテスタ等によ
ってテストタイミング信号ＥＸＴ＿ＬＡＴが活性化され
る。これに応答して、ラッチ回路７０のタイミング制御
ノードに相当するＮｔ点においては、時刻ｔ２から第２
の信号伝達経路の信号遅延に相当するΔｔｄＬＡＴ経過
後の時刻ｔ３において、ラッチタイミング信号ＬＡＴが
活性化される。
【００５７】時刻ｔ３において、ラッチ回路７０は、読
出データＱｎの信号レベルをラッチする。したがって、
図３に示されるように、読出データが出力される時刻ｔ
ｒより前に、Ｎｔ点においてラッチタイミング信号ＬＡ
Ｔが活性化された場合には、ラッチデータＱｎＬＡＴの
データレベルは／ＱＯｎであり、時刻ｔ０に入力された
リードコマンドに対応するデータレベルＱＯｎは出力さ
れない。これは、ノードＮｃにおけるクロック信号ＣＬ
Ｋの活性化タイミングとノードＮｔにおけるラッチタイ
ミング信号ＬＡＴの活性化タイミングとのタイミング差
Ｔｄｉｎが、アクセスタイムｔａｃよりも短いことを意
味する。
出データＱｎの信号レベルをラッチする。したがって、
図３に示されるように、読出データが出力される時刻ｔ
ｒより前に、Ｎｔ点においてラッチタイミング信号ＬＡ
Ｔが活性化された場合には、ラッチデータＱｎＬＡＴの
データレベルは／ＱＯｎであり、時刻ｔ０に入力された
リードコマンドに対応するデータレベルＱＯｎは出力さ
れない。これは、ノードＮｃにおけるクロック信号ＣＬ
Ｋの活性化タイミングとノードＮｔにおけるラッチタイ
ミング信号ＬＡＴの活性化タイミングとのタイミング差
Ｔｄｉｎが、アクセスタイムｔａｃよりも短いことを意
味する。
【００５８】図４は、半導体集積回路装置１００におけ
るアクセスタイムの評価を説明する第２のタイミングチ
ャートである。
るアクセスタイムの評価を説明する第２のタイミングチ
ャートである。
【００５９】図４を参照して、時刻ｔ０に外部クロック
信号ＥＸＴ＿ＣＬＫが活性化され、時刻ｔ１においてＮ
ｃ点におけるクロック信号ＣＬＫが活性化され、さらに
これに応答してアクセスタイムｔａｃ経過後の時刻ｔｒ
において、リードコマンドに対応するデータレベルＱＯ
ｎが読出データＱｎに現れる点は、図３の場合と同様で
ある。
信号ＥＸＴ＿ＣＬＫが活性化され、時刻ｔ１においてＮ
ｃ点におけるクロック信号ＣＬＫが活性化され、さらに
これに応答してアクセスタイムｔａｃ経過後の時刻ｔｒ
において、リードコマンドに対応するデータレベルＱＯ
ｎが読出データＱｎに現れる点は、図３の場合と同様で
ある。
【００６０】図４の場合においては、テストタイミング
信号ＥＸＴ＿ＬＡＴが活性化されるタイミングである時
刻ｔ２が、図３の場合よりも遅い。すなわち、メモリテ
スタ等によって、外部クロック信号ＥＸＴ＿ＣＬＫを活
性化してから、その後にテストタイミング信号ＥＸＴ＿
ＬＡＴを活性化するまでのテストタイミング差Ｔｄｅｘ
が、図３の場合よりも長い。信号遅延ΔｔｄＣＬＫおよ
びΔｔｄＬＡＴは、図１の場合と同様であるので、クロ
ック信号ＣＬＫ（ノードＮｃ）とラッチタイミング信号
ＬＡＴ（ノードＮｔ）とのタイミング差Ｔｄｉｎも、図
３の場合よりも長くなる。
信号ＥＸＴ＿ＬＡＴが活性化されるタイミングである時
刻ｔ２が、図３の場合よりも遅い。すなわち、メモリテ
スタ等によって、外部クロック信号ＥＸＴ＿ＣＬＫを活
性化してから、その後にテストタイミング信号ＥＸＴ＿
ＬＡＴを活性化するまでのテストタイミング差Ｔｄｅｘ
が、図３の場合よりも長い。信号遅延ΔｔｄＣＬＫおよ
びΔｔｄＬＡＴは、図１の場合と同様であるので、クロ
ック信号ＣＬＫ（ノードＮｃ）とラッチタイミング信号
ＬＡＴ（ノードＮｔ）とのタイミング差Ｔｄｉｎも、図
３の場合よりも長くなる。
【００６１】図４には、タイミング差Ｔｄｉｎ＝ｔａｃ
の場合が示されており、ラッチ回路７０は、リードコマ
ンドに対応するデータレベルＱＯｎをラッチすることが
できる。したがって、ラッチ回路７０の出力データＱｎ
ＬＡＴ、すなわちテスト出力データＥＸＴ＿ＱｎＬＴの
データレベルは、ＱＯｎとなる。タイミング差Ｔｄｉｎ
＞ｔａｃの場合においても、テスト出力データＥＸＴ＿
ＱｎＬＴのデータレベルは、図４の場合と同様であり、
テスト出力データの挙動は、Ｔｄｉｎ＜ｔａｃの場合
（図３）と、Ｔｄｉｎ≧ｔａｃの場合（図４）との２通
りに分類される。したがって、メモリテスタ等によって
テストタイミング差Ｔｄｅｘを変化させ、これに対応す
るテスト出力データのデータレベルを監視することによ
って、アクセスタイムｔａｃを評価することができる。
の場合が示されており、ラッチ回路７０は、リードコマ
ンドに対応するデータレベルＱＯｎをラッチすることが
できる。したがって、ラッチ回路７０の出力データＱｎ
ＬＡＴ、すなわちテスト出力データＥＸＴ＿ＱｎＬＴの
データレベルは、ＱＯｎとなる。タイミング差Ｔｄｉｎ
＞ｔａｃの場合においても、テスト出力データＥＸＴ＿
ＱｎＬＴのデータレベルは、図４の場合と同様であり、
テスト出力データの挙動は、Ｔｄｉｎ＜ｔａｃの場合
（図３）と、Ｔｄｉｎ≧ｔａｃの場合（図４）との２通
りに分類される。したがって、メモリテスタ等によって
テストタイミング差Ｔｄｅｘを変化させ、これに対応す
るテスト出力データのデータレベルを監視することによ
って、アクセスタイムｔａｃを評価することができる。
【００６２】しかしながら、図３および図４に示したク
ロック信号系の信号遅延ΔｔｄＣＬＫとタイミング信号
系の信号遅延ΔｔｄＬＡＴとの間に差異がある場合に
は、テストタイミング差Ｔｄｅｘは、実際に半導体集積
回路装置内部においてアクセスタイムｔａｃと比較され
るべきタイミング差Ｔｄｉｎと異なってしまう。このた
め、外部から与えられるテストタイミング差Ｔｄｅｘに
よって、アクセス時間ｔａｃを評価すると、上記した信
号遅延の差異が誤差として影響するため、高精度の評価
を行なうことが困難である。
ロック信号系の信号遅延ΔｔｄＣＬＫとタイミング信号
系の信号遅延ΔｔｄＬＡＴとの間に差異がある場合に
は、テストタイミング差Ｔｄｅｘは、実際に半導体集積
回路装置内部においてアクセスタイムｔａｃと比較され
るべきタイミング差Ｔｄｉｎと異なってしまう。このた
め、外部から与えられるテストタイミング差Ｔｄｅｘに
よって、アクセス時間ｔａｃを評価すると、上記した信
号遅延の差異が誤差として影響するため、高精度の評価
を行なうことが困難である。
【００６３】［実施の形態１］図５は、本発明の実施の
形態１に従う半導体集積回路装置１１０の構成を示すブ
ロック図である。
形態１に従う半導体集積回路装置１１０の構成を示すブ
ロック図である。
【００６４】図５を参照して、半導体集積回路装置１１
０は、図１に示される半導体集積回路装置１００と比較
して、遅延回路８０および８５をさらに備える点で異な
る。遅延回路８０は、クロックバッファ３４とメモリコ
ア５０との間の信号配線３５上に設けられる。遅延回路
８５は、信号バッファ４４とラッチ回路７０との間の信
号配線４５上に設けられる。詳細は後ほど説明するが、
これらの遅延回路８０および８５は必ずしも両方必要で
はなく、必要に応じていずれか一方を省略可能である。
半導体集積回路装置１１０のその他の構成部分について
は、半導体集積回路装置１００と同様であるので、説明
は繰り返さない。
０は、図１に示される半導体集積回路装置１００と比較
して、遅延回路８０および８５をさらに備える点で異な
る。遅延回路８０は、クロックバッファ３４とメモリコ
ア５０との間の信号配線３５上に設けられる。遅延回路
８５は、信号バッファ４４とラッチ回路７０との間の信
号配線４５上に設けられる。詳細は後ほど説明するが、
これらの遅延回路８０および８５は必ずしも両方必要で
はなく、必要に応じていずれか一方を省略可能である。
半導体集積回路装置１１０のその他の構成部分について
は、半導体集積回路装置１００と同様であるので、説明
は繰り返さない。
【００６５】図６は、遅延回路８０および８５の構成例
を示す回路図である。図６を参照して、遅延回路８０
は、Ｎ１個（Ｎ１：自然数）の信号バッファを有する。
同様に、遅延回路８５は、Ｎ２個（Ｎ２：自然数）の信
号バッファを有する。遅延回路８０および８５における
遅延時間は、これらの信号バッファの段数Ｎ１およびＮ
２によって調整される。
を示す回路図である。図６を参照して、遅延回路８０
は、Ｎ１個（Ｎ１：自然数）の信号バッファを有する。
同様に、遅延回路８５は、Ｎ２個（Ｎ２：自然数）の信
号バッファを有する。遅延回路８０および８５における
遅延時間は、これらの信号バッファの段数Ｎ１およびＮ
２によって調整される。
【００６６】図７は、半導体集積回路装置１１０におけ
るアクセスタイムの測定を説明する第１のタイミングチ
ャートである。
るアクセスタイムの測定を説明する第１のタイミングチ
ャートである。
【００６７】図７を参照して、時刻ｔ０において外部ク
ロック信号ＥＸＴ＿ＣＬＫが活性化されてリードコマン
ドが半導体集積回路装置１１０に取込まれると、これに
対応して時刻ｔ１において、メモリコア５０のクロック
入力ノードＮｃにおいてクロック信号ＣＬＫが活性化さ
れる。これに対応して、メモリコア５０の読出動作が開
始され、時刻ｔｒにおいて、リードコマンドに対応する
読出データＱＯｎがメモリコア５０から出力される。
ロック信号ＥＸＴ＿ＣＬＫが活性化されてリードコマン
ドが半導体集積回路装置１１０に取込まれると、これに
対応して時刻ｔ１において、メモリコア５０のクロック
入力ノードＮｃにおいてクロック信号ＣＬＫが活性化さ
れる。これに対応して、メモリコア５０の読出動作が開
始され、時刻ｔｒにおいて、リードコマンドに対応する
読出データＱＯｎがメモリコア５０から出力される。
【００６８】半導体集積回路装置１１０においては、時
刻ｔ０と時刻ｔ１との間の時間差は、クロック信号系の
本来の信号遅延ΔｔｄＣＬＫと遅延回路８０によって強
制的に付加される遅延時間Δｔｄｃとの和に相当するΔ
Ｔｄである。
刻ｔ０と時刻ｔ１との間の時間差は、クロック信号系の
本来の信号遅延ΔｔｄＣＬＫと遅延回路８０によって強
制的に付加される遅延時間Δｔｄｃとの和に相当するΔ
Ｔｄである。
【００６９】一方、時刻ｔ２においてテストタイミング
信号ＥＸＴ＿ＬＡＴが活性化され、これに応答して、時
刻ｔ３において、ラッチ回路７０のタイミング制御ノー
ドＮｔにおいてラッチタイミング信号ＬＡＴが活性化さ
れる。
信号ＥＸＴ＿ＬＡＴが活性化され、これに応答して、時
刻ｔ３において、ラッチ回路７０のタイミング制御ノー
ドＮｔにおいてラッチタイミング信号ＬＡＴが活性化さ
れる。
【００７０】半導体集積回路装置１１０においては、時
刻ｔ２と時刻ｔ３との間の時間差、すなわちタイミング
信号系の本来の信号遅延ΔｔｄＬＡＴと遅延回路８５に
よって強制的に付加される遅延時間Δｔｄｌとの和が、
時刻ｔ０と時刻ｔ１との間の時間差ΔＴｄと等しくなる
ように、遅延回路８０および８５の遅延時間は調整され
る。
刻ｔ２と時刻ｔ３との間の時間差、すなわちタイミング
信号系の本来の信号遅延ΔｔｄＬＡＴと遅延回路８５に
よって強制的に付加される遅延時間Δｔｄｌとの和が、
時刻ｔ０と時刻ｔ１との間の時間差ΔＴｄと等しくなる
ように、遅延回路８０および８５の遅延時間は調整され
る。
【００７１】したがって、クロック信号系の信号遅延Δ
ｔｄＣＬＫがタイミング信号系の信号遅延ΔｔｄＬＡＴ
よりも大きい場合には、遅延回路８５のみを設けて、Δ
ｔｄＬＡＴ（ΔＴｄ）がクロック信号系の配線遅延Δｔ
ｄＣＬＫと等しくなるように遅延回路８５の信号バッフ
ァの段数Ｎ２を調整すればよい。反対に、タイミング信
号系の信号遅延ΔｔｄＬＡＴがクロック信号系の信号遅
延ΔｔｄＣＬＫよりも大きい場合には、遅延回路８０の
みを設けて、信号遅延ΔｔｄＣＬＫと遅延回路の遅延時
間Δｔｄｃとの和がΔｔｄＬＡＴ（ΔＴｄ）となるよう
に遅延回路８０の信号バッファの段数Ｎ１を調整すれば
よい。また、クロック信号系とテスト信号系との両方に
遅延回路８０および８５をそれぞれ設けて、両者の遅延
時間の差をより少なくするように調整することも可能で
ある。
ｔｄＣＬＫがタイミング信号系の信号遅延ΔｔｄＬＡＴ
よりも大きい場合には、遅延回路８５のみを設けて、Δ
ｔｄＬＡＴ（ΔＴｄ）がクロック信号系の配線遅延Δｔ
ｄＣＬＫと等しくなるように遅延回路８５の信号バッフ
ァの段数Ｎ２を調整すればよい。反対に、タイミング信
号系の信号遅延ΔｔｄＬＡＴがクロック信号系の信号遅
延ΔｔｄＣＬＫよりも大きい場合には、遅延回路８０の
みを設けて、信号遅延ΔｔｄＣＬＫと遅延回路の遅延時
間Δｔｄｃとの和がΔｔｄＬＡＴ（ΔＴｄ）となるよう
に遅延回路８０の信号バッファの段数Ｎ１を調整すれば
よい。また、クロック信号系とテスト信号系との両方に
遅延回路８０および８５をそれぞれ設けて、両者の遅延
時間の差をより少なくするように調整することも可能で
ある。
【００７２】このように、クロック信号系（ＥＸＴ＿Ｃ
ＬＫ，ＣＬＫ）の信号遅延およびタイミング信号系（Ｅ
ＸＴ＿ＬＡＴ，ＬＡＴ）の信号遅延を、上記の遅延時間
ΔＴｄに揃えることによって、半導体集積回路装置１１
０内部におけるクロック信号ＣＬＫ（ノードＮｃ）とラ
ッチタイミング信号ＬＡＴ（ノードＮｔ）との活性化タ
イミング差Ｔｄｉｎは、外部から設定されるテストタイ
ミング差Ｔｄｅｘと等しくなる。これにより、外部信号
のタイミング差Ｔｄｅｘによって、メモリコア５０のア
クセスタイムｔａｃを直接正確に測定することが可能に
なる。
ＬＫ，ＣＬＫ）の信号遅延およびタイミング信号系（Ｅ
ＸＴ＿ＬＡＴ，ＬＡＴ）の信号遅延を、上記の遅延時間
ΔＴｄに揃えることによって、半導体集積回路装置１１
０内部におけるクロック信号ＣＬＫ（ノードＮｃ）とラ
ッチタイミング信号ＬＡＴ（ノードＮｔ）との活性化タ
イミング差Ｔｄｉｎは、外部から設定されるテストタイ
ミング差Ｔｄｅｘと等しくなる。これにより、外部信号
のタイミング差Ｔｄｅｘによって、メモリコア５０のア
クセスタイムｔａｃを直接正確に測定することが可能に
なる。
【００７３】図７においては、Ｔｄｅｘ（＝Ｔｄｉｎ）
＜ｔａｃの場合が示されており、テストタイミング差Ｔ
ｄｅｘが、アクセスタイムｔａｃよりも短い場合の測定
結果を示す。この場合には、テスト出力データＥＸＴ＿
ＱｎＬＴには、リードコマンドに対応するデータレベル
ＱＯｎは出力されない。
＜ｔａｃの場合が示されており、テストタイミング差Ｔ
ｄｅｘが、アクセスタイムｔａｃよりも短い場合の測定
結果を示す。この場合には、テスト出力データＥＸＴ＿
ＱｎＬＴには、リードコマンドに対応するデータレベル
ＱＯｎは出力されない。
【００７４】図８は、半導体集積回路装置１１０におけ
るアクセスタイムの測定を説明するための第２のタイミ
ングチャートである。
るアクセスタイムの測定を説明するための第２のタイミ
ングチャートである。
【００７５】図８においては、Ｔｄｅｘ（＝Ｔｄｉｎ）
＝ｔａｃの場合が示される。このような場合には、ラッ
チ回路７０は、ラッチタイミング信号ＬＡＴが活性化さ
れる時刻ｔ３において、読出データＱｎをラッチするこ
とにより、テスト出力データＥＸＴ＿ＱｎＬＴは、時刻
ｔ０において入力されたリードコマンドに対応するデー
タレベルＱＯｎを出力することができる。Ｔｄｅｘ（＝
Ｔｄｉｎ）＞ｔａｃの場合においても、テスト出力デー
タＥＸＴ＿ＱｎＬＴのデータレベルは、図８の場合と同
様であり、テスト出力データの挙動は、Ｔｄｅｘ（＝Ｔ
ｄｉｎ）＜ｔａｃの場合（図７）と、Ｔｄｅｘ（＝Ｔｄ
ｉｎ）≧ｔａｃの場合（図８）との２通りに分類され
る。
＝ｔａｃの場合が示される。このような場合には、ラッ
チ回路７０は、ラッチタイミング信号ＬＡＴが活性化さ
れる時刻ｔ３において、読出データＱｎをラッチするこ
とにより、テスト出力データＥＸＴ＿ＱｎＬＴは、時刻
ｔ０において入力されたリードコマンドに対応するデー
タレベルＱＯｎを出力することができる。Ｔｄｅｘ（＝
Ｔｄｉｎ）＞ｔａｃの場合においても、テスト出力デー
タＥＸＴ＿ＱｎＬＴのデータレベルは、図８の場合と同
様であり、テスト出力データの挙動は、Ｔｄｅｘ（＝Ｔ
ｄｉｎ）＜ｔａｃの場合（図７）と、Ｔｄｅｘ（＝Ｔｄ
ｉｎ）≧ｔａｃの場合（図８）との２通りに分類され
る。
【００７６】したがって、メモリテスタ等によってテス
トタイミング差Ｔｄｅｘを変化させ、これに対応するテ
スト出力データのデータレベルを監視することによっ
て、アクセスタイムｔａｃを直接、正確に評価すること
ができる。すなわち、テストタイミング差Ｔｄｅｘを徐
々に変化させて、図８に示されるようなテスト出力デー
タを得ることができる最小のテストタイミング差Ｔｄｅ
ｘがメモリコア５０のアクセスタイムｔａｃに相当す
る。また、テストタイミング差Ｔｄｅｘをメモリコア５
０のアクセスタイムの規格値に設定すれば、これに対応
するテスト出力データを監視することで、メモリコア５
０がアクセスタイムの規格値を満足しているか否かを、
簡易にチェックできる。
トタイミング差Ｔｄｅｘを変化させ、これに対応するテ
スト出力データのデータレベルを監視することによっ
て、アクセスタイムｔａｃを直接、正確に評価すること
ができる。すなわち、テストタイミング差Ｔｄｅｘを徐
々に変化させて、図８に示されるようなテスト出力デー
タを得ることができる最小のテストタイミング差Ｔｄｅ
ｘがメモリコア５０のアクセスタイムｔａｃに相当す
る。また、テストタイミング差Ｔｄｅｘをメモリコア５
０のアクセスタイムの規格値に設定すれば、これに対応
するテスト出力データを監視することで、メモリコア５
０がアクセスタイムの規格値を満足しているか否かを、
簡易にチェックできる。
【００７７】図９は、実施の形態１に従うアクセスタイ
ムの評価方法を示すフローチャートである。
ムの評価方法を示すフローチャートである。
【００７８】図９を参照して、アクセスタイムの評価テ
ストが開始されると（ステップＳ１００）、アクセスタ
イムの評価のために生成されるリードコマンドを半導体
集積回路装置１１０に取込むために外部クロック信号Ｅ
ＸＴ＿ＣＬＫが活性化される（ステップＳ１１０）。外
部クロック信号ＥＸＴ＿ＣＬＫに基づいてクロック院号
ＣＬＫが生成され、メモリコアに伝達され（ステップＳ
１２０）、クロック信号ＣＬＫの活性化に応答して、メ
モリコア５０の読出動作が開始される（ステップＳ１３
０）。
ストが開始されると（ステップＳ１００）、アクセスタ
イムの評価のために生成されるリードコマンドを半導体
集積回路装置１１０に取込むために外部クロック信号Ｅ
ＸＴ＿ＣＬＫが活性化される（ステップＳ１１０）。外
部クロック信号ＥＸＴ＿ＣＬＫに基づいてクロック院号
ＣＬＫが生成され、メモリコアに伝達され（ステップＳ
１２０）、クロック信号ＣＬＫの活性化に応答して、メ
モリコア５０の読出動作が開始される（ステップＳ１３
０）。
【００７９】外部クロック信号ＥＸＴ＿ＣＬＫの活性化
（ステップＳ１１０）からテストタイミング差Ｔｄｅｘ
経過後に、テストタイミング信号ＥＸＴ＿ＬＡＴが活性
化される（ステップＳ１４０）。テストタイミング信号
ＥＸＴ＿ＬＡＴに基づいてラッチタイミング信号ＬＡＴ
が生成されて、ラッチ回路７０に伝達される（ステップ
Ｓ１５０）。ラッチタイミング信号ＬＡＴがラッチ回路
７０に伝達されたタイミングにおいて、ラッチ回路７０
は、メモリコア５０が出力する読出データのデータレベ
ルをラッチする（ステップＳ１６０）。
（ステップＳ１１０）からテストタイミング差Ｔｄｅｘ
経過後に、テストタイミング信号ＥＸＴ＿ＬＡＴが活性
化される（ステップＳ１４０）。テストタイミング信号
ＥＸＴ＿ＬＡＴに基づいてラッチタイミング信号ＬＡＴ
が生成されて、ラッチ回路７０に伝達される（ステップ
Ｓ１５０）。ラッチタイミング信号ＬＡＴがラッチ回路
７０に伝達されたタイミングにおいて、ラッチ回路７０
は、メモリコア５０が出力する読出データのデータレベ
ルをラッチする（ステップＳ１６０）。
【００８０】クロック信号系（ＥＸＴ＿ＣＬＫ，ＣＬ
Ｋ）およびタイミング信号系（ＥＸＴ＿ＬＡＴ，ＬＡ
Ｔ）の少なくとも一方をさらに強制的に遅延することに
よって（ステップＳ２００）、両信号系の信号遅延は同
一とされる。すなわち、ステップＳ１１０〜Ｓ１３０の
経過時間と、ステップＳ１４０〜１６０の経過時間と
は、同一値ΔＴｄに調整される。
Ｋ）およびタイミング信号系（ＥＸＴ＿ＬＡＴ，ＬＡ
Ｔ）の少なくとも一方をさらに強制的に遅延することに
よって（ステップＳ２００）、両信号系の信号遅延は同
一とされる。すなわち、ステップＳ１１０〜Ｓ１３０の
経過時間と、ステップＳ１４０〜１６０の経過時間と
は、同一値ΔＴｄに調整される。
【００８１】クロック信号系の信号遅延ΔｔｄＣＬＫが
タイミング信号系の信号遅延ΔｔｄＬＡＴよりも大きい
場合には、ステップＳ２２０のみを設けて、ΔＴｄがク
ロック信号系の配線遅延ΔｔｄＣＬＫと等しくなるよう
調整すればよい。反対に、タイミング信号系の信号遅延
ΔｔｄＬＡＴがクロック信号系の信号遅延ΔｔｄＣＬＫ
よりも大きい場合には、ステップＳ２１０のみを設け
て、信号遅延ΔｔｄＣＬＫと遅延回路の遅延時間Δｔｄ
ｃとの和がΔｔｄＬＡＴ（＝ΔＴｄ）となるように調整
すればよい。また、ステップ２１０およびＳ２２０の両
方を設けて、両信号系の遅延時間の差をより少なくする
ように調整することも可能である。
タイミング信号系の信号遅延ΔｔｄＬＡＴよりも大きい
場合には、ステップＳ２２０のみを設けて、ΔＴｄがク
ロック信号系の配線遅延ΔｔｄＣＬＫと等しくなるよう
調整すればよい。反対に、タイミング信号系の信号遅延
ΔｔｄＬＡＴがクロック信号系の信号遅延ΔｔｄＣＬＫ
よりも大きい場合には、ステップＳ２１０のみを設け
て、信号遅延ΔｔｄＣＬＫと遅延回路の遅延時間Δｔｄ
ｃとの和がΔｔｄＬＡＴ（＝ΔＴｄ）となるように調整
すればよい。また、ステップ２１０およびＳ２２０の両
方を設けて、両信号系の遅延時間の差をより少なくする
ように調整することも可能である。
【００８２】このように、両信号系の信号遅延を同一と
すれば、ラッチ回路７０でラッチされた読出データのデ
ータレベルを出力することによってテストタイミング差
Ｔｄｅｘからアクセスタイムｔａｃを直接評価して（ス
テップＳ１７０）、アクセスタイムの評価テストを完了
することができる（ステップＳ１９０）。
すれば、ラッチ回路７０でラッチされた読出データのデ
ータレベルを出力することによってテストタイミング差
Ｔｄｅｘからアクセスタイムｔａｃを直接評価して（ス
テップＳ１７０）、アクセスタイムの評価テストを完了
することができる（ステップＳ１９０）。
【００８３】［実施の形態２］図１０は、本発明の実施
の形態２に従う半導体集積回路装置１２０の構成を示す
ブロック図である。
の形態２に従う半導体集積回路装置１２０の構成を示す
ブロック図である。
【００８４】図１０を参照して、半導体集積回路装置１
２０は、メモリコア５０からの読出データのうちの複数
個をラッチ回路を介して出力する点を特徴とする。図１
０においては、２個の読出データをアクセスタイム評価
の対象とする場合が例示され、半導体集積回路装置１２
０は、図５に示される半導体集積回路装置１１０と比較
メモリコア５０の読出データの他の１ビットに対応して
設けられる、ラッチ回路７５、テスト出力バッファ４８
およびテストデータ出力端子２８をさらに備える点で異
なる。図１０においては、一例として、読出データＱ２
５５に対してラッチ回路７５が新たに配置される構成を
示している。
２０は、メモリコア５０からの読出データのうちの複数
個をラッチ回路を介して出力する点を特徴とする。図１
０においては、２個の読出データをアクセスタイム評価
の対象とする場合が例示され、半導体集積回路装置１２
０は、図５に示される半導体集積回路装置１１０と比較
メモリコア５０の読出データの他の１ビットに対応して
設けられる、ラッチ回路７５、テスト出力バッファ４８
およびテストデータ出力端子２８をさらに備える点で異
なる。図１０においては、一例として、読出データＱ２
５５に対してラッチ回路７５が新たに配置される構成を
示している。
【００８５】ラッチ回路７５は、読出データＱ２５５を
入力ノードＤに受けて、ラッチ回路７０と共通のラッチ
タイミング信号ＬＡＴによって制御される。テスト出力
バッファ４８は、ラッチ回路７５の出力をテスト出力ピ
ン２８に伝達し、テスト出力ピン２８には、テスト出力
データＥＸＴ＿Ｑ２５５ＬＴが生成される。
入力ノードＤに受けて、ラッチ回路７０と共通のラッチ
タイミング信号ＬＡＴによって制御される。テスト出力
バッファ４８は、ラッチ回路７５の出力をテスト出力ピ
ン２８に伝達し、テスト出力ピン２８には、テスト出力
データＥＸＴ＿Ｑ２５５ＬＴが生成される。
【００８６】ここで、メモリコア５０からラッチ回路を
経由したテスト出力の対象となる２個の読出データを、
アクセスタイムが最速のものと最遅のものとすることに
よって、アクセスタイムの測定を効率的に行なうことが
できる。具体的には、メモリコア内におけるデータ線の
配線経路の差異等によって、読出データＱ０〜Ｑ２５５
においてアクセスタイムの速いものと遅いものとは、設
計段階でシミュレーション等を行なうことにより予測可
能である。したがって、設計段階で予測されるアクセス
タイムが最速および最遅の読出データを選択して、テス
ト出力の対象とすればよい。以下、本明細書において
は、読出データＱ２５５を予測アクセスタイムが最速の
データであり、読出データＱｎを予測アクセスタイムが
最遅のデータであるものと仮定する。
経由したテスト出力の対象となる２個の読出データを、
アクセスタイムが最速のものと最遅のものとすることに
よって、アクセスタイムの測定を効率的に行なうことが
できる。具体的には、メモリコア内におけるデータ線の
配線経路の差異等によって、読出データＱ０〜Ｑ２５５
においてアクセスタイムの速いものと遅いものとは、設
計段階でシミュレーション等を行なうことにより予測可
能である。したがって、設計段階で予測されるアクセス
タイムが最速および最遅の読出データを選択して、テス
ト出力の対象とすればよい。以下、本明細書において
は、読出データＱ２５５を予測アクセスタイムが最速の
データであり、読出データＱｎを予測アクセスタイムが
最遅のデータであるものと仮定する。
【００８７】図１１、１２および１３は、それぞれ、半
導体集積回路装置１２０におけるアクセスタイムの測定
を説明するための第１、第２および第３のタイミングチ
ャートである。
導体集積回路装置１２０におけるアクセスタイムの測定
を説明するための第１、第２および第３のタイミングチ
ャートである。
【００８８】図１１を参照して、時刻ｔ０において外部
クロック信号ＥＸＴ＿ＣＬＫが活性化されてリードコマ
ンドが半導体集積回路装置１２０に取込まれると、これ
に対応して時刻ｔ１において、メモリコア５０のクロッ
ク入力ノードＮｃにおいてクロック信号ＣＬＫが活性化
される。これに対応して、メモリコア５０の読出動作が
開始され、時刻ｔｒａおよびｔｒｂにおいて、リードコ
マンドに対応するデータレベルＱＯｎが、読出データＱ
２５５およびＱｎにそれぞれ現れる。したがって、読出
データＱ２５５に対応するアクセスタイムはｔａｃ２５
５で示され、読出データＱｎに対応するアクセスタイム
はｔａｃｎで示される。
クロック信号ＥＸＴ＿ＣＬＫが活性化されてリードコマ
ンドが半導体集積回路装置１２０に取込まれると、これ
に対応して時刻ｔ１において、メモリコア５０のクロッ
ク入力ノードＮｃにおいてクロック信号ＣＬＫが活性化
される。これに対応して、メモリコア５０の読出動作が
開始され、時刻ｔｒａおよびｔｒｂにおいて、リードコ
マンドに対応するデータレベルＱＯｎが、読出データＱ
２５５およびＱｎにそれぞれ現れる。したがって、読出
データＱ２５５に対応するアクセスタイムはｔａｃ２５
５で示され、読出データＱｎに対応するアクセスタイム
はｔａｃｎで示される。
【００８９】時刻ｔ２において、テストタイミング信号
ＥＸＴ＿ＬＡＴが活性化され、ΔＴｄ経過後の時刻ｔ３
においてラッチ回路７０および７５のタイミング制御ノ
ード（Ｎｔ）において、ラッチタイミング信号ＬＡＴが
活性化される。時刻ｔ３におけるデータＱｎおよびＱ２
５５の信号レベルは、ラッチ回路７０および７５によっ
て、ラッチデータＱｎＬＡＴおよびＱ２５５ＬＡＴとし
てそれぞれラッチされ、テスト出力データＥＸＴ＿Ｑｎ
ＬＴおよびＥＸＴ＿Ｑ２５５ＬＴとしてそれぞれ出力さ
れる。
ＥＸＴ＿ＬＡＴが活性化され、ΔＴｄ経過後の時刻ｔ３
においてラッチ回路７０および７５のタイミング制御ノ
ード（Ｎｔ）において、ラッチタイミング信号ＬＡＴが
活性化される。時刻ｔ３におけるデータＱｎおよびＱ２
５５の信号レベルは、ラッチ回路７０および７５によっ
て、ラッチデータＱｎＬＡＴおよびＱ２５５ＬＡＴとし
てそれぞれラッチされ、テスト出力データＥＸＴ＿Ｑｎ
ＬＴおよびＥＸＴ＿Ｑ２５５ＬＴとしてそれぞれ出力さ
れる。
【００９０】実施の形態１で説明したように、遅延回路
８０および８５の少なくとも一方の作用によって、クロ
ック信号系の信号遅延とタイミング信号系の信号遅延と
がΔＴｄに揃えられているので、テストタイミング差Ｔ
ｄｅｘによって、メモリコア５０のアクセスタイムを直
接評価できる。
８０および８５の少なくとも一方の作用によって、クロ
ック信号系の信号遅延とタイミング信号系の信号遅延と
がΔＴｄに揃えられているので、テストタイミング差Ｔ
ｄｅｘによって、メモリコア５０のアクセスタイムを直
接評価できる。
【００９１】図１１においては、Ｔｄｅｘ（＝Ｔｄｉ
ｎ）＜ｔａｃｎ、かつＴｄｅｘ（＝Ｔｄｉｎ）＜ｔａｃ
２５５の場合を示している。この場合においては、ラッ
チデータＱ２５５ＬＡＴおよびＱｎＬＡＴのデータレベ
ルは、／ＱＯｎから変化しない。
ｎ）＜ｔａｃｎ、かつＴｄｅｘ（＝Ｔｄｉｎ）＜ｔａｃ
２５５の場合を示している。この場合においては、ラッ
チデータＱ２５５ＬＡＴおよびＱｎＬＡＴのデータレベ
ルは、／ＱＯｎから変化しない。
【００９２】図１２においては、外部信号タイミング差
Ｔｄｅｘを変化させることにより、Ｔｄｅｘ（＝Ｔｄｉ
ｎ）＝ｔａｃ２５５、かつＴｄｅｘ（＝Ｔｄｉｎ）＜ｔ
ａｃｎとなった場合を示している。この場合において
は、ラッチデータＱ２５５ＬＡＴのレベルは、／ＱＯｎ
からリードコマンドに応答するデータレベルＱＯｎに変
化するが、ラッチデータＱｎＬＡＴのデータレベルは、
／ＱＯｎから変化しない。
Ｔｄｅｘを変化させることにより、Ｔｄｅｘ（＝Ｔｄｉ
ｎ）＝ｔａｃ２５５、かつＴｄｅｘ（＝Ｔｄｉｎ）＜ｔ
ａｃｎとなった場合を示している。この場合において
は、ラッチデータＱ２５５ＬＡＴのレベルは、／ＱＯｎ
からリードコマンドに応答するデータレベルＱＯｎに変
化するが、ラッチデータＱｎＬＡＴのデータレベルは、
／ＱＯｎから変化しない。
【００９３】テスト出力データＥＸＴ＿ＱｎＬＴおよび
ＥＸＴ＿Ｑ２５５ＬＴによって監視されるラッチデータ
ＱｎＬＡＴ，Ｑ２５５ＬＡＴが、図１２のような挙動を
示す場合には、テストタイミング差Ｔｄｅｘは、最速に
アクセス可能な読出データに対応するアクセスタイムｔ
ａｃ２５５よりは長いが、アクセスが最遅の読出データ
に対するアクセス時間ｔａｃｎよりは短いことを示して
いる。
ＥＸＴ＿Ｑ２５５ＬＴによって監視されるラッチデータ
ＱｎＬＡＴ，Ｑ２５５ＬＡＴが、図１２のような挙動を
示す場合には、テストタイミング差Ｔｄｅｘは、最速に
アクセス可能な読出データに対応するアクセスタイムｔ
ａｃ２５５よりは長いが、アクセスが最遅の読出データ
に対するアクセス時間ｔａｃｎよりは短いことを示して
いる。
【００９４】図１３においては、テストタイミング差Ｔ
ｄｅｘをさらに大きくして、Ｔｄｅｘ（＝Ｔｄｉｎ）＝
ｔａｃｎおよびＴｄｅｘ（＝Ｔｄｉｎ）＞ｔａｃ２５５
となった場合を示している。この場合においては、ラッ
チデータＱ２５５ＬＡＴおよびＱｎＬＡＴの両方のデー
タレベルは、リードコマンドに対応するデータレベルＱ
Ｏｎに変化する。テスト出力データＥＸＴ＿ＱｎＬＴお
よびＥＸＴ＿Ｑ２５５ＬＴによって監視されるラッチデ
ータＱｎＬＡＴ，Ｑ２５５ＬＡＴが、図１３のような挙
動を示す場合には、テストタイミング差Ｔｄｅｘが、ア
クセスが最遅の読出データに対するアクセス時間ｔａｃ
ｎ以上であることを示している。
ｄｅｘをさらに大きくして、Ｔｄｅｘ（＝Ｔｄｉｎ）＝
ｔａｃｎおよびＴｄｅｘ（＝Ｔｄｉｎ）＞ｔａｃ２５５
となった場合を示している。この場合においては、ラッ
チデータＱ２５５ＬＡＴおよびＱｎＬＡＴの両方のデー
タレベルは、リードコマンドに対応するデータレベルＱ
Ｏｎに変化する。テスト出力データＥＸＴ＿ＱｎＬＴお
よびＥＸＴ＿Ｑ２５５ＬＴによって監視されるラッチデ
ータＱｎＬＡＴ，Ｑ２５５ＬＡＴが、図１３のような挙
動を示す場合には、テストタイミング差Ｔｄｅｘが、ア
クセスが最遅の読出データに対するアクセス時間ｔａｃ
ｎ以上であることを示している。
【００９５】このように、実施の形態１で説明したアク
セスタイムの評価を複数個の読出データに適用すること
ができる。図１０においては、読出データのうちの２個
について、アクセスタイムを評価する構成を説明した
が、ラッチ回路をさらに設けることによって、任意の複
数個の読出データについて、アクセスタイムを評価する
ことができる。
セスタイムの評価を複数個の読出データに適用すること
ができる。図１０においては、読出データのうちの２個
について、アクセスタイムを評価する構成を説明した
が、ラッチ回路をさらに設けることによって、任意の複
数個の読出データについて、アクセスタイムを評価する
ことができる。
【００９６】さらに、評価の対象となる読出データを、
設計段階で予測されるアクセスタイムに応じて決定する
ことにより、少ない個数の読出データを用いて、並列に
複数の読出データを出力するメモリコアのアクセスタイ
ムを効率的に評価することができる。
設計段階で予測されるアクセスタイムに応じて決定する
ことにより、少ない個数の読出データを用いて、並列に
複数の読出データを出力するメモリコアのアクセスタイ
ムを効率的に評価することができる。
【００９７】［実施の形態３］図１４は、本発明の実施
の形態３に従う半導体集積回路装置１３０の構成を示す
ブロック図である。
の形態３に従う半導体集積回路装置１３０の構成を示す
ブロック図である。
【００９８】図１４を参照して、半導体集積回路装置１
３０は、図５に示す半導体集積回路装置１１０と比較し
て、データ比較回路９０をさらに備える点で異なる。デ
ータ比較回路９０は、メモリコア５０の出力するデータ
のうちの２個、図１３においては代表的にＱｎとＱ２５
５とを比較して、データレベルの一致比較結果を比較結
果信号ＣＭＰとして出力する。データ比較回路９０は、
読出データＱｎおよびＱ２５５の信号レベルが一致する
場合は、比較結果信号ＣＭＰをＨレベルに設定し、両者
が不一致の場合には、比較結果信号ＣＭＰをＬレベルに
設定する。
３０は、図５に示す半導体集積回路装置１１０と比較し
て、データ比較回路９０をさらに備える点で異なる。デ
ータ比較回路９０は、メモリコア５０の出力するデータ
のうちの２個、図１３においては代表的にＱｎとＱ２５
５とを比較して、データレベルの一致比較結果を比較結
果信号ＣＭＰとして出力する。データ比較回路９０は、
読出データＱｎおよびＱ２５５の信号レベルが一致する
場合は、比較結果信号ＣＭＰをＨレベルに設定し、両者
が不一致の場合には、比較結果信号ＣＭＰをＬレベルに
設定する。
【００９９】データ比較回路９０が出力する比較結果信
号ＣＭＰは、ラッチ回路７０の入力ノードＤに伝達され
る。ラッチ回路７０をはじめとする半導体集積回路装置
１３０の他の部分の構成および動作については、既に説
明したとおりであるので説明は繰返さない。データ一致
比較の対象となる読出データＱｎおよびＱ２５５につい
ても、すでに説明したとおりであるので説明は繰り返さ
ない。
号ＣＭＰは、ラッチ回路７０の入力ノードＤに伝達され
る。ラッチ回路７０をはじめとする半導体集積回路装置
１３０の他の部分の構成および動作については、既に説
明したとおりであるので説明は繰返さない。データ一致
比較の対象となる読出データＱｎおよびＱ２５５につい
ても、すでに説明したとおりであるので説明は繰り返さ
ない。
【０１００】図１５、図１６および図１７は、それぞ
れ、半導体集積回路装置１３０におけるアクセスタイム
の測定を説明する第１、第２および第３のタイミングチ
ャートである。
れ、半導体集積回路装置１３０におけるアクセスタイム
の測定を説明する第１、第２および第３のタイミングチ
ャートである。
【０１０１】図１５を参照して、時刻ｔ０において外部
クロック信号ＥＸＴ＿ＣＬＫが活性化されてリードコマ
ンドが半導体集積回路装置１３０に取込まれると、これ
に対応して時刻ｔ１において、メモリコア５０のクロッ
ク入力ノードＮｃにおいてクロック信号ＣＬＫが活性化
される。これに対応して、メモリコア５０の読出動作が
開始され、時刻ｔｒａおよびｔｒｂにおいて、リードコ
マンドに対応する読出データレベルＱＯｎが、読出デー
タＱ２５５およびＱｎにそれぞれ現れる。したがって、
読出データＱ２５５に対応するアクセスタイムはｔａｃ
２５５で示され、読出データＱｎに対応するアクセスタ
イムはｔａｃｎで示される。
クロック信号ＥＸＴ＿ＣＬＫが活性化されてリードコマ
ンドが半導体集積回路装置１３０に取込まれると、これ
に対応して時刻ｔ１において、メモリコア５０のクロッ
ク入力ノードＮｃにおいてクロック信号ＣＬＫが活性化
される。これに対応して、メモリコア５０の読出動作が
開始され、時刻ｔｒａおよびｔｒｂにおいて、リードコ
マンドに対応する読出データレベルＱＯｎが、読出デー
タＱ２５５およびＱｎにそれぞれ現れる。したがって、
読出データＱ２５５に対応するアクセスタイムはｔａｃ
２５５で示され、読出データＱｎに対応するアクセスタ
イムはｔａｃｎで示される。
【０１０２】これに対応して、比較結果信号の信号レベ
ルも、時刻ｔｒａ′および時刻ｔｒｂ′において、Ｈレ
ベル→Ｌレベルおよび、Ｌレベル→Ｈレベルにそれぞれ
変化する。リードコマンドに対応する読出データが現れ
る時刻ｔｒａ，ｔｒｂと、比較結果信号の信号レベルが
変化する時刻ｔｒａ′，時刻ｔｒｂ′との間の時間差
は、データ比較回路９０の一致比較動作時間Δｔｃｍｐ
に相当する。
ルも、時刻ｔｒａ′および時刻ｔｒｂ′において、Ｈレ
ベル→Ｌレベルおよび、Ｌレベル→Ｈレベルにそれぞれ
変化する。リードコマンドに対応する読出データが現れ
る時刻ｔｒａ，ｔｒｂと、比較結果信号の信号レベルが
変化する時刻ｔｒａ′，時刻ｔｒｂ′との間の時間差
は、データ比較回路９０の一致比較動作時間Δｔｃｍｐ
に相当する。
【０１０３】時刻ｔ２において、テストタイミング信号
ＥＸＴ＿ＬＡＴが活性化され、ΔＴｄ経過後の時刻ｔ３
においてラッチ回路７０のタイミング制御ノード（Ｎ
ｔ）において、ラッチタイミング信号ＬＡＴが活性化さ
れる。時刻ｔ３における比較結果信号ＣＭＰの信号レベ
ルは、ラッチ回路７０によってラッチされ、テスト出力
データＥＸＴ＿ＱＬＴとして出力される。
ＥＸＴ＿ＬＡＴが活性化され、ΔＴｄ経過後の時刻ｔ３
においてラッチ回路７０のタイミング制御ノード（Ｎ
ｔ）において、ラッチタイミング信号ＬＡＴが活性化さ
れる。時刻ｔ３における比較結果信号ＣＭＰの信号レベ
ルは、ラッチ回路７０によってラッチされ、テスト出力
データＥＸＴ＿ＱＬＴとして出力される。
【０１０４】図１５においては、Ｔｄｅｘ（＝Ｔｄｉ
ｎ）＜ｔａｃ２５５＋ΔｔｃｍｐおよびＴｄｅｘ（＝Ｔ
ｄｉｎ）＜ｔａｃｎ＋Δｔｃｍｐの場合が示されてお
り、テストタイミング信号が活性化される時刻ｔ２以降
おいては、テスト出力データＥＸＴ＿ＱＬＴのデータレ
ベルはＨレベルのままで変化しない。
ｎ）＜ｔａｃ２５５＋ΔｔｃｍｐおよびＴｄｅｘ（＝Ｔ
ｄｉｎ）＜ｔａｃｎ＋Δｔｃｍｐの場合が示されてお
り、テストタイミング信号が活性化される時刻ｔ２以降
おいては、テスト出力データＥＸＴ＿ＱＬＴのデータレ
ベルはＨレベルのままで変化しない。
【０１０５】図１６には、テストタイミング差Ｔｄｅｘ
を調整して、Ｔｄｅｘ（＝Ｔｄｉｎ）＝ｔａｃ２５５＋
Δｔｃｍｐ、かつＴｄｅｘ（＝Ｔｄｉｎ）＜ｔａｃｎ＋
Δｔｃｍｐとなった場合が示される。この場合には、テ
スト出力データＥＸＴ＿ＱＬＴのデータレベルは、時刻
ｔ２以降において、Ｈレベル→Ｌレベルに変化し、変化
後のＬレベルが維持される。
を調整して、Ｔｄｅｘ（＝Ｔｄｉｎ）＝ｔａｃ２５５＋
Δｔｃｍｐ、かつＴｄｅｘ（＝Ｔｄｉｎ）＜ｔａｃｎ＋
Δｔｃｍｐとなった場合が示される。この場合には、テ
スト出力データＥＸＴ＿ＱＬＴのデータレベルは、時刻
ｔ２以降において、Ｈレベル→Ｌレベルに変化し、変化
後のＬレベルが維持される。
【０１０６】図１７においては、テストタイミング差を
さらに拡大して、Ｔｄｅｘ（＝Ｔｄｉｎ）＞ｔａｃ２５
５＋Δｔｃｍｐ、かつＴｄｅｘ（＝Ｔｄｉｎ）＝ｔａｃ
ｎ＋ΔｔｃｍｐＴｄｅｘ＞ｔａｃ２５５となった場合が
示される。この場合においては、テスト出力データＥＸ
Ｔ＿ＱＬＴのデータレベルは、時刻ｔ２以降において、
時刻ｔｒａ′において一旦Ｌレベルに変化した後、時刻
ｔｒｂ′（ｔ３ａ）において再びＨレベルに復帰し、そ
れ以降においては、Ｈレベルが維持される。
さらに拡大して、Ｔｄｅｘ（＝Ｔｄｉｎ）＞ｔａｃ２５
５＋Δｔｃｍｐ、かつＴｄｅｘ（＝Ｔｄｉｎ）＝ｔａｃ
ｎ＋ΔｔｃｍｐＴｄｅｘ＞ｔａｃ２５５となった場合が
示される。この場合においては、テスト出力データＥＸ
Ｔ＿ＱＬＴのデータレベルは、時刻ｔ２以降において、
時刻ｔｒａ′において一旦Ｌレベルに変化した後、時刻
ｔｒｂ′（ｔ３ａ）において再びＨレベルに復帰し、そ
れ以降においては、Ｈレベルが維持される。
【０１０７】このように、半導体集積回路装置１３０に
おいては、複数個の読出データに対するアクセスタイム
の評価を少ない個数のテスト出力データの監視によって
実行することができる。これにより、アクセスタイム評
価時の使用ピン数を削減して、同時並列に評価可能なメ
モリコアの個数を増やすことができる。
おいては、複数個の読出データに対するアクセスタイム
の評価を少ない個数のテスト出力データの監視によって
実行することができる。これにより、アクセスタイム評
価時の使用ピン数を削減して、同時並列に評価可能なメ
モリコアの個数を増やすことができる。
【０１０８】また、半導体集積回路装置１２０と比較し
て、複数個の読出データに対するアクセスタイムの評価
を共通に設けられるラッチ回路によって実行できるとい
う効果も生じる。
て、複数個の読出データに対するアクセスタイムの評価
を共通に設けられるラッチ回路によって実行できるとい
う効果も生じる。
【０１０９】なお、半導体集積回路装置１３０の構成に
おいては、データ比較回路９０の処理時間Δｔｃｍｐを
含んだアクセスタイムを評価することになるが、たとえ
ば、評価対象とする読出データを予測アクセスタイムが
最速および最遅の読出データの２個とする等、設計段階
で予測されるアクセスタイムに応じて評価対象となるデ
ータの個数を絞り込めば、処理時間Δｔｃｍｐを小さく
抑えることができる。
おいては、データ比較回路９０の処理時間Δｔｃｍｐを
含んだアクセスタイムを評価することになるが、たとえ
ば、評価対象とする読出データを予測アクセスタイムが
最速および最遅の読出データの２個とする等、設計段階
で予測されるアクセスタイムに応じて評価対象となるデ
ータの個数を絞り込めば、処理時間Δｔｃｍｐを小さく
抑えることができる。
【０１１０】あるいは、処理時間Δｔｃｍｐを遅延回路
８５に盛込むことで、処理時間Δｔｃｍｐを含まずにア
クセスタイムを評価することも可能である。
８５に盛込むことで、処理時間Δｔｃｍｐを含まずにア
クセスタイムを評価することも可能である。
【０１１１】［実施の形態４］図１８は、実施の形態４
に従う半導体集積回路装置１４０の構成を示すブロック
図である。
に従う半導体集積回路装置１４０の構成を示すブロック
図である。
【０１１２】図１８を参照して、半導体集積回路装置１
４０は、図１０に示される半導体集積回路装置１２０と
比較して、ラッチ回路７０および７５の出力を比較する
データ比較回路９０をさらに備える点で異なる。データ
比較回路９０は、ラッチ回路７０および７５がそれぞれ
ラッチするラッチデータＱｎＬＡＴおよびＱ２５５ＬＡ
Ｔの一致比較結果を比較結果信号ＣＭＰとして出力す
る。データ比較回路９０は、読出データＱｎおよびＱ２
５５の信号レベルが一致する場合は、比較結果信号ＣＭ
ＰをＨレベルに設定し、両者が不一致の場合には、比較
結果信号ＣＭＰをＬレベルに設定する。
４０は、図１０に示される半導体集積回路装置１２０と
比較して、ラッチ回路７０および７５の出力を比較する
データ比較回路９０をさらに備える点で異なる。データ
比較回路９０は、ラッチ回路７０および７５がそれぞれ
ラッチするラッチデータＱｎＬＡＴおよびＱ２５５ＬＡ
Ｔの一致比較結果を比較結果信号ＣＭＰとして出力す
る。データ比較回路９０は、読出データＱｎおよびＱ２
５５の信号レベルが一致する場合は、比較結果信号ＣＭ
ＰをＨレベルに設定し、両者が不一致の場合には、比較
結果信号ＣＭＰをＬレベルに設定する。
【０１１３】データ比較回路９０を備えることにより、
半導体集積回路装置１４０は、ラッチ回路７０および７
５のそれぞれの出力ではなく、両者の比較結果のみをテ
スト出力データＥＸＴ＿ＣＭＰとしてテストデータ出力
端子２６から出力する。
半導体集積回路装置１４０は、ラッチ回路７０および７
５のそれぞれの出力ではなく、両者の比較結果のみをテ
スト出力データＥＸＴ＿ＣＭＰとしてテストデータ出力
端子２６から出力する。
【０１１４】半導体集積回路装置１４０のその他の部分
の構成および動作は、図１０に示される半導体集積回路
装置１２０と同様であるので、説明は繰り返さない。
の構成および動作は、図１０に示される半導体集積回路
装置１２０と同様であるので、説明は繰り返さない。
【０１１５】このような構成とすることにより、アクセ
スタイム評価時の使用ピン数を削減して、同時並列に評
価可能なメモリコアの個数を増やすことができる。
スタイム評価時の使用ピン数を削減して、同時並列に評
価可能なメモリコアの個数を増やすことができる。
【０１１６】図１９、図２０および図２１は、半導体集
積回路装置１４０におけるアクセスタイムの測定を説明
する第１、第２および第３のタイミングチャートであ
る。
積回路装置１４０におけるアクセスタイムの測定を説明
する第１、第２および第３のタイミングチャートであ
る。
【０１１７】図１９を参照して、外部クロック信号ＥＸ
Ｔ＿ＣＬＫおよびテストタイミング信号ＥＸＴ＿ＬＡＴ
に応答して、ラッチ回路７０および７５がそれぞれ出力
するラッチデータＱｎＬＡＴおよびＱ２５５ＬＡＴは、
図１１の場合と同様であるので説明は繰返さない。
Ｔ＿ＣＬＫおよびテストタイミング信号ＥＸＴ＿ＬＡＴ
に応答して、ラッチ回路７０および７５がそれぞれ出力
するラッチデータＱｎＬＡＴおよびＱ２５５ＬＡＴは、
図１１の場合と同様であるので説明は繰返さない。
【０１１８】なお、半導体集積回路装置１４０において
は、データ比較回路９０をラッチ回路７０，７５の後段
に配しているので、実施の形態３の場合とは異なって、
データ比較回路９０の処理時間Δｔｃｍｐが、テストタ
イミング差に基づくアクセスタイムの評価に影響を及ぼ
すことがない。したがって、テストタイミング差Ｔｄｅ
ｘによって、アクセスタイムを直接、正確に評価でき
る。
は、データ比較回路９０をラッチ回路７０，７５の後段
に配しているので、実施の形態３の場合とは異なって、
データ比較回路９０の処理時間Δｔｃｍｐが、テストタ
イミング差に基づくアクセスタイムの評価に影響を及ぼ
すことがない。したがって、テストタイミング差Ｔｄｅ
ｘによって、アクセスタイムを直接、正確に評価でき
る。
【０１１９】図１９においては、Ｔｄｅｘ（＝Ｔｄｉ
ｎ）＜ｔａｃｎおよびＴｄｅｘ（＝Ｔｄｉｎ）＜ｔａｃ
２５５の場合を示されており、テストタイミング信号Ｅ
ＸＴ＿ＬＡＴが入力される時刻ｔ２以降においては、テ
スト出力データＥＸＴ＿ＣＭＰは、Ｈレベルのまま変化
しない。
ｎ）＜ｔａｃｎおよびＴｄｅｘ（＝Ｔｄｉｎ）＜ｔａｃ
２５５の場合を示されており、テストタイミング信号Ｅ
ＸＴ＿ＬＡＴが入力される時刻ｔ２以降においては、テ
スト出力データＥＸＴ＿ＣＭＰは、Ｈレベルのまま変化
しない。
【０１２０】図２０においては、外部信号タイミング差
Ｔｄｅｘを変化させることにより、Ｔｄｅｘ（＝Ｔｄｉ
ｎ）＝ｔａｃ２５５かつＴｄｅｘ（＝Ｔｄｉｎ）＜ｔａ
ｃｎとなった場合を示している。この場合においては、
テスト出力データＥＸＴ＿ＣＭＰのデータレベルは、時
刻ｔ２以降において、Ｈレベル→Ｌレベルに変化し、変
化後のＬレベルが維持される。テスト出力データＥＸＴ
＿ＣＭＰが、図２０のような挙動を示す場合には、テス
トタイミング差Ｔｄｅｘは、最速にアクセス可能な読出
データに対応するアクセスタイムｔａｃ２５５よりは長
いが、アクセスが最遅の読出データに対するアクセス時
間ｔａｃｎよりは短いことを示している。
Ｔｄｅｘを変化させることにより、Ｔｄｅｘ（＝Ｔｄｉ
ｎ）＝ｔａｃ２５５かつＴｄｅｘ（＝Ｔｄｉｎ）＜ｔａ
ｃｎとなった場合を示している。この場合においては、
テスト出力データＥＸＴ＿ＣＭＰのデータレベルは、時
刻ｔ２以降において、Ｈレベル→Ｌレベルに変化し、変
化後のＬレベルが維持される。テスト出力データＥＸＴ
＿ＣＭＰが、図２０のような挙動を示す場合には、テス
トタイミング差Ｔｄｅｘは、最速にアクセス可能な読出
データに対応するアクセスタイムｔａｃ２５５よりは長
いが、アクセスが最遅の読出データに対するアクセス時
間ｔａｃｎよりは短いことを示している。
【０１２１】図２１においては、テストタイミング差Ｔ
Ｄｅｘをさらに大きくして、Ｔｄｅｘ（＝Ｔｄｉｎ）＝
ｔａｃｎおよびＴｄｅｘ（＝Ｔｄｉｎ）＞ｔａｃ２５５
となった場合を示している。この場合においては、テス
ト出力データＥＸＴ＿ＣＭＰのデータレベルは、時刻ｔ
２以降において、時刻ｔｒａにおいて一旦Ｌレベルに変
化した後、時刻ｔｒｂ（ｔ３）において再びＨレベルに
復帰し、それ以降においては、Ｈレベルが維持される。
テスト出力データＥＸＴ＿ＣＭＰが、図２１のような挙
動を示す場合には、テストタイミング差Ｔｄｅｘが、ア
クセスが最遅の読出データに対するアクセス時間ｔａｃ
ｎ以上であることを示している。
Ｄｅｘをさらに大きくして、Ｔｄｅｘ（＝Ｔｄｉｎ）＝
ｔａｃｎおよびＴｄｅｘ（＝Ｔｄｉｎ）＞ｔａｃ２５５
となった場合を示している。この場合においては、テス
ト出力データＥＸＴ＿ＣＭＰのデータレベルは、時刻ｔ
２以降において、時刻ｔｒａにおいて一旦Ｌレベルに変
化した後、時刻ｔｒｂ（ｔ３）において再びＨレベルに
復帰し、それ以降においては、Ｈレベルが維持される。
テスト出力データＥＸＴ＿ＣＭＰが、図２１のような挙
動を示す場合には、テストタイミング差Ｔｄｅｘが、ア
クセスが最遅の読出データに対するアクセス時間ｔａｃ
ｎ以上であることを示している。
【０１２２】このような構成とすることにより、実施の
形態２で説明したのと同様のアクセスタイムの測定を、
監視が必要なデータ数を削減して実行することができ
る。これにより、アクセスタイム測定時に必要なピン数
も減少するので、これに応じて、同時並列にアクセスタ
イムを測定可能な半導体集積回路装置の個数を増加させ
ることができる。
形態２で説明したのと同様のアクセスタイムの測定を、
監視が必要なデータ数を削減して実行することができ
る。これにより、アクセスタイム測定時に必要なピン数
も減少するので、これに応じて、同時並列にアクセスタ
イムを測定可能な半導体集積回路装置の個数を増加させ
ることができる。
【０１２３】図２２は、実施の形態４に従うアクセスタ
イムの評価方法を示すフローチャートである。
イムの評価方法を示すフローチャートである。
【０１２４】図２２を参照して、アクセスタイムの評価
テストの開始（ステップＳ１００）から、ラッチタイミ
ング信号ＬＡＴがラッチ回路に伝達される（ステップＳ
１５０）までのステップおよび、クロック信号系（ＥＸ
Ｔ＿ＣＬＫ，ＣＬＫ）およびタイミング信号系（ＥＸＴ
＿ＬＡＴ，ＬＡＴ）の信号遅延を同一に調整するための
ステップ（ステップＳ２００）の実行については、図９
で説明したとおりであるので、詳細な説明は繰り返さな
い。
テストの開始（ステップＳ１００）から、ラッチタイミ
ング信号ＬＡＴがラッチ回路に伝達される（ステップＳ
１５０）までのステップおよび、クロック信号系（ＥＸ
Ｔ＿ＣＬＫ，ＣＬＫ）およびタイミング信号系（ＥＸＴ
＿ＬＡＴ，ＬＡＴ）の信号遅延を同一に調整するための
ステップ（ステップＳ２００）の実行については、図９
で説明したとおりであるので、詳細な説明は繰り返さな
い。
【０１２５】ラッチタイミング信号ＬＡＴがラッチ回路
７０に伝達されたタイミングにおいて、ラッチ回路７０
は、メモリコア５０が出力する読出データのデータレベ
ルをラッチする（ステップＳ１６０）。
７０に伝達されたタイミングにおいて、ラッチ回路７０
は、メモリコア５０が出力する読出データのデータレベ
ルをラッチする（ステップＳ１６０）。
【０１２６】実施の形態４に従うアクセスタイムの評価
方法においては、ラッチタイミング信号ＬＡＴは、並列
に配置される複数のラッチ回路に同時に伝達され、これ
らのラッチ回路は、複数個の読出データをラッチする
（ステップＳ１６０′）。ラッチされた複数個の読出デ
ータは、データ比較回路９０で一致比較される（ステッ
プＳ１８０）。データ比較回路９０が生成する比較結果
信号ＣＭＰを、テスト出力データとして外部に取り出し
て評価することにより（ステップＳ１８５）、監視が必
要なテスト出力データを削減して、アクセスタイムの評
価テストを完了することができる（ステップＳ１９
０）。
方法においては、ラッチタイミング信号ＬＡＴは、並列
に配置される複数のラッチ回路に同時に伝達され、これ
らのラッチ回路は、複数個の読出データをラッチする
（ステップＳ１６０′）。ラッチされた複数個の読出デ
ータは、データ比較回路９０で一致比較される（ステッ
プＳ１８０）。データ比較回路９０が生成する比較結果
信号ＣＭＰを、テスト出力データとして外部に取り出し
て評価することにより（ステップＳ１８５）、監視が必
要なテスト出力データを削減して、アクセスタイムの評
価テストを完了することができる（ステップＳ１９
０）。
【０１２７】［実施の形態４の変形例］図２３は、実施
の形態４の変形例に従う半導体集積回路装置１５０の構
成を示すブロック図である。
の形態４の変形例に従う半導体集積回路装置１５０の構
成を示すブロック図である。
【０１２８】図２３を参照して、半導体集積回路装置１
５０は、図１７に示される半導体集積回路装置１４０と
比較して、遅延回路８０および８５を具備しない点で異
なる。その他の点については、半導体集積回路装置１４
０と同様であるので、説明は繰り返さない。
５０は、図１７に示される半導体集積回路装置１４０と
比較して、遅延回路８０および８５を具備しない点で異
なる。その他の点については、半導体集積回路装置１４
０と同様であるので、説明は繰り返さない。
【０１２９】既に説明したように、実施の形態４に従う
半導体集積回路装置の構成においては、データ比較回路
をラッチ回路の後段に配することにより、複数の読出デ
ータと対象とするアクセスタイムの評価を高精度に実行
することができる。したがって、これまで説明したクロ
ック信号系の本来の信号遅延ΔｔｄＣＬＫとラッチタイ
ミングに関するテスト信号系の本来の信号遅延ΔｔｄＬ
ＡＴとの間の差異が十分に小さい場合においては、遅延
回路８０および８５をさらに設けることなく、半導体集
積回路装置１５０の構成によって、アクセスタイムを高
精度に測定することが可能となる。
半導体集積回路装置の構成においては、データ比較回路
をラッチ回路の後段に配することにより、複数の読出デ
ータと対象とするアクセスタイムの評価を高精度に実行
することができる。したがって、これまで説明したクロ
ック信号系の本来の信号遅延ΔｔｄＣＬＫとラッチタイ
ミングに関するテスト信号系の本来の信号遅延ΔｔｄＬ
ＡＴとの間の差異が十分に小さい場合においては、遅延
回路８０および８５をさらに設けることなく、半導体集
積回路装置１５０の構成によって、アクセスタイムを高
精度に測定することが可能となる。
【０１３０】［実施の形態５］図２４は、本発明の実施
の形態５に従う半導体集積回路装置１６０の構成を示す
ブロック図である。
の形態５に従う半導体集積回路装置１６０の構成を示す
ブロック図である。
【０１３１】図２４を参照して、半導体集積回路装置１
６０は、図５に示された半導体集積回路装置１１０と比
較して、データのラッチタイミングを指定するテストタ
イミング信号ＥＸＴ＿ＬＡＴを外部から入力する必要が
ない点が異なる。したがって、これに対応するテスト信
号入力端子２４、信号バッファ４４および信号配線４５
が省略される。さらに、遅延回路８０および８５に代え
て、遅延回路９５のみが、メモリコア５０のクロック入
力ノードＮｃとラッチ回路７０のタイミング制御ノード
Ｎｔとの間に設けられる。遅延回路９５は、メモリコア
５０のクロック入力ノードＮｃに伝達されるクロック信
号ＣＬＫを遅延して、クロック信号ＣＬＫＤをラッチ回
路７０のタイミング制御ノードＮｔに伝達する。
６０は、図５に示された半導体集積回路装置１１０と比
較して、データのラッチタイミングを指定するテストタ
イミング信号ＥＸＴ＿ＬＡＴを外部から入力する必要が
ない点が異なる。したがって、これに対応するテスト信
号入力端子２４、信号バッファ４４および信号配線４５
が省略される。さらに、遅延回路８０および８５に代え
て、遅延回路９５のみが、メモリコア５０のクロック入
力ノードＮｃとラッチ回路７０のタイミング制御ノード
Ｎｔとの間に設けられる。遅延回路９５は、メモリコア
５０のクロック入力ノードＮｃに伝達されるクロック信
号ＣＬＫを遅延して、クロック信号ＣＬＫＤをラッチ回
路７０のタイミング制御ノードＮｔに伝達する。
【０１３２】図２５および図２６は、それぞれ、半導体
集積回路装置１６０におけるアクセスタイムの測定を説
明するための第１および第２のタイミングチャートであ
る。
集積回路装置１６０におけるアクセスタイムの測定を説
明するための第１および第２のタイミングチャートであ
る。
【０１３３】図２５を参照して、時刻ｔ０においてＥＸ
Ｔ＿ＣＬＫが活性化されると、クロック信号系の配線遅
延ΔｔｄＣＬＫ経過後の時刻ｔ１に、メモリコア５０の
クロック入力ノードＮｃにおいて、クロック信号ＣＬＫ
が立上がる。
Ｔ＿ＣＬＫが活性化されると、クロック信号系の配線遅
延ΔｔｄＣＬＫ経過後の時刻ｔ１に、メモリコア５０の
クロック入力ノードＮｃにおいて、クロック信号ＣＬＫ
が立上がる。
【０１３４】さらに、時刻ｔ１から遅延回路９５の遅延
時間Ｔｄｌｙ経過後の時刻ｔ５に、ラッチ回路７０のタ
イミング制御ノードＮｔにおいて、クロック信号ＣＬＫ
Ｄが立上がる。これに応答して、ラッチ回路７０がメモ
リコア５０からの読出データＱｎをラッチする。したが
って、半導体集積回路装置１６０においては、テスト出
力データＥＸＴ＿ＱｎＬＴを監視することにより、遅延
回路９５で設定される遅延時間Ｔｄｌｙと，メモリコア
５０のアクセスタイムｔａｃとの大小を判断することが
できる。
時間Ｔｄｌｙ経過後の時刻ｔ５に、ラッチ回路７０のタ
イミング制御ノードＮｔにおいて、クロック信号ＣＬＫ
Ｄが立上がる。これに応答して、ラッチ回路７０がメモ
リコア５０からの読出データＱｎをラッチする。したが
って、半導体集積回路装置１６０においては、テスト出
力データＥＸＴ＿ＱｎＬＴを監視することにより、遅延
回路９５で設定される遅延時間Ｔｄｌｙと，メモリコア
５０のアクセスタイムｔａｃとの大小を判断することが
できる。
【０１３５】図２５においては、Ｔｄｌｙ＜ｔａｃの場
合が示されており、リードコマンドに対応するデータレ
ベルＱＯｎが読出データＱｎに現われる前に、クロック
信号ＤＣＬＫが活性化されるので、ラッチ回路７０の出
力であるテスト出力データＥＸＴ＿ＱｎＬＴのデータレ
ベルは、／ＱＯｎから変化しない。
合が示されており、リードコマンドに対応するデータレ
ベルＱＯｎが読出データＱｎに現われる前に、クロック
信号ＤＣＬＫが活性化されるので、ラッチ回路７０の出
力であるテスト出力データＥＸＴ＿ＱｎＬＴのデータレ
ベルは、／ＱＯｎから変化しない。
【０１３６】一方、図２６においては、Ｔｄｌｙ＝ｔａ
ｃの場合が示されており、クロック信号ＤＣＬＫの活性
化タイミングにおいて、読出データＱｎには、リードコ
マンドに対応するデータレベルＱＯｎが現れるので、テ
スト出力信号ＥＸＴ＿ＱｎＬＴのデータレベルは、／Ｑ
ＯｎからＱＯｎに変化する。Ｔｄｌｙ＞ｔａｃの場合に
おいても、テスト出力データＥＸＴ＿ＱｎＬＴのデータ
レベルは、図２６の場合と同様であるので、テスト出力
データの挙動は、Ｔｄｌｙ＜ｔａｃの場合（図２５）
と、Ｔｄｌｙ≧ｔａｃの場合（図２６）との２通りに分
類される。
ｃの場合が示されており、クロック信号ＤＣＬＫの活性
化タイミングにおいて、読出データＱｎには、リードコ
マンドに対応するデータレベルＱＯｎが現れるので、テ
スト出力信号ＥＸＴ＿ＱｎＬＴのデータレベルは、／Ｑ
ＯｎからＱＯｎに変化する。Ｔｄｌｙ＞ｔａｃの場合に
おいても、テスト出力データＥＸＴ＿ＱｎＬＴのデータ
レベルは、図２６の場合と同様であるので、テスト出力
データの挙動は、Ｔｄｌｙ＜ｔａｃの場合（図２５）
と、Ｔｄｌｙ≧ｔａｃの場合（図２６）との２通りに分
類される。
【０１３７】遅延回路９５の遅延時間Ｔｄｌｙをメモリ
コア５０のアクセスタイムの規格値に設定すれば、テス
ト出力データＥＸＴ＿ＱｎＬＴのデータレベルによっ
て、メモリコア５０がアクセスタイムの規格値を満足し
ているか否かを、簡易にチェックできる。
コア５０のアクセスタイムの規格値に設定すれば、テス
ト出力データＥＸＴ＿ＱｎＬＴのデータレベルによっ
て、メモリコア５０がアクセスタイムの規格値を満足し
ているか否かを、簡易にチェックできる。
【０１３８】このような構成とすることにより、外部か
らテストのためのタイミング信号を入力することなくア
クセスタイムの測定を実行することができる。
らテストのためのタイミング信号を入力することなくア
クセスタイムの測定を実行することができる。
【０１３９】これにより、テスト時に必要な入力信号の
数を削減し、さらにこれらの信号に対応する回路群をも
削減することができる。したがって、アクセスタイム評
価のための動作テストの効率化および回路面積の削減と
いった効果を得ることができる。
数を削減し、さらにこれらの信号に対応する回路群をも
削減することができる。したがって、アクセスタイム評
価のための動作テストの効率化および回路面積の削減と
いった効果を得ることができる。
【０１４０】図２７は、実施の形態５に従うアクセスタ
イムの評価方法を示すフローチャートである。
イムの評価方法を示すフローチャートである。
【０１４１】図２７を参照して、アクセスタイムの評価
テストが開始されると（ステップＳ１００）、アクセス
タイムの評価のために生成されるリードコマンドを半導
体集積回路装置１１０に取込むために外部クロック信号
ＥＸＴ＿ＣＬＫが活性化される（ステップＳ１１０）。
外部クロック信号ＥＸＴ＿ＣＬＫに基づいてクロック院
号ＣＬＫが生成されてメモリコアに伝達され（ステップ
Ｓ１２０）、クロック信号ＣＬＫの活性化に応答して、
メモリコア５０の読出動作が開始される（ステップＳ１
３０）。
テストが開始されると（ステップＳ１００）、アクセス
タイムの評価のために生成されるリードコマンドを半導
体集積回路装置１１０に取込むために外部クロック信号
ＥＸＴ＿ＣＬＫが活性化される（ステップＳ１１０）。
外部クロック信号ＥＸＴ＿ＣＬＫに基づいてクロック院
号ＣＬＫが生成されてメモリコアに伝達され（ステップ
Ｓ１２０）、クロック信号ＣＬＫの活性化に応答して、
メモリコア５０の読出動作が開始される（ステップＳ１
３０）。
【０１４２】遅延回路９５は、メモリコアに伝達された
クロック信号ＣＬＫをさらにＴｄｌｋ遅延して、ラッチ
タイミングを指示するためのクロック信号ＤＣＬＫを生
成する（ステップＳ２５０）。ラッチ回路７０は、クロ
ック信号ＤＣＬＫの活性化タイミングに応答して、メモ
リコア５０が出力する読出データのデータレベルをラッ
チする（ステップＳ１６０）。ラッチ回路７０でラッチ
された読出データのデータレベルを出力して評価するこ
とによって（ステップＳ１７０）、遅延回路９５の遅延
時間Ｔｄｌｋとアクセスタイムｔａｃとの比較によっ
て、アクセスタイムの評価テストを完了することができ
る（ステップＳ１９０）。
クロック信号ＣＬＫをさらにＴｄｌｋ遅延して、ラッチ
タイミングを指示するためのクロック信号ＤＣＬＫを生
成する（ステップＳ２５０）。ラッチ回路７０は、クロ
ック信号ＤＣＬＫの活性化タイミングに応答して、メモ
リコア５０が出力する読出データのデータレベルをラッ
チする（ステップＳ１６０）。ラッチ回路７０でラッチ
された読出データのデータレベルを出力して評価するこ
とによって（ステップＳ１７０）、遅延回路９５の遅延
時間Ｔｄｌｋとアクセスタイムｔａｃとの比較によっ
て、アクセスタイムの評価テストを完了することができ
る（ステップＳ１９０）。
【０１４３】［実施の形態５の変形例］図２８は、本発
明の実施の形態５の変形例に従う半導体集積回路装置１
７０の構成を示すブロック図である。
明の実施の形態５の変形例に従う半導体集積回路装置１
７０の構成を示すブロック図である。
【０１４４】図２８を参照して、半導体集積回路装置１
７０は、図２４に示される半導体集積回路装置１６０と
比較して、遅延回路９５に代えて遅延回路１９５を備え
る点で異なる。その他の部分の構成および動作について
は、半導体集積回路装置１６０と同様であるので説明は
繰返さない。
７０は、図２４に示される半導体集積回路装置１６０と
比較して、遅延回路９５に代えて遅延回路１９５を備え
る点で異なる。その他の部分の構成および動作について
は、半導体集積回路装置１６０と同様であるので説明は
繰返さない。
【０１４５】遅延回路１９５は、制御信号ＣＤＬによっ
て遅延時間Ｔｄｌｙを変更可能である点で、図２４に示
される遅延回路９５と異なる。
て遅延時間Ｔｄｌｙを変更可能である点で、図２４に示
される遅延回路９５と異なる。
【０１４６】図２９は、遅延回路１９５の構成例を示す
回路図である。図２９を参照して、遅延回路１９５は、
メモリコア５０のクロック入力ノードＮｃからクロック
信号ＣＬＫを受ける直列接続された２m個（ｍ：自然
数）の信号バッファと、２m個の信号バッファのそれぞ
れの出力を選択的に出力するセレクタ１９７とを含む。
回路図である。図２９を参照して、遅延回路１９５は、
メモリコア５０のクロック入力ノードＮｃからクロック
信号ＣＬＫを受ける直列接続された２m個（ｍ：自然
数）の信号バッファと、２m個の信号バッファのそれぞ
れの出力を選択的に出力するセレクタ１９７とを含む。
【０１４７】セレクタ１９７は、２m個の信号バッファ
のそれぞれの出力を受けて、２m：１選択を実行して、
クロック信号ＣＬＫＤを生成する。セレクタ回路１９７
における２m：１選択は、外部から入力される制御信号
ＣＤＬに応じて実行される。ここで、制御信号ＣＤＬを
ｍビットのデジタル信号とすれば、制御信号ＣＤＬをデ
コードすることによって、直列に接続された２m個の信
号バッファのうちのいずれか１個の出力をクロック信号
ＣＬＫＤとして遅延回路１９５から出力することができ
る。
のそれぞれの出力を受けて、２m：１選択を実行して、
クロック信号ＣＬＫＤを生成する。セレクタ回路１９７
における２m：１選択は、外部から入力される制御信号
ＣＤＬに応じて実行される。ここで、制御信号ＣＤＬを
ｍビットのデジタル信号とすれば、制御信号ＣＤＬをデ
コードすることによって、直列に接続された２m個の信
号バッファのうちのいずれか１個の出力をクロック信号
ＣＬＫＤとして遅延回路１９５から出力することができ
る。
【０１４８】このような構成とすることにより、遅延回
路１９５の遅延時間Ｔｄｌｙを変化させることができ
る。したがって、制御信号ＣＤＬを変化させながら、出
力テスト信号をＥＸＴ＿ＱｎＬＴの信号レベルを監視す
ることによって、アクセスタイムを測定することが可能
となる。
路１９５の遅延時間Ｔｄｌｙを変化させることができ
る。したがって、制御信号ＣＤＬを変化させながら、出
力テスト信号をＥＸＴ＿ＱｎＬＴの信号レベルを監視す
ることによって、アクセスタイムを測定することが可能
となる。
【０１４９】なお、半導体集積回路装置１１０〜１７０
に含まれるメモリコア５０は、外部クロック信号ＥＸＴ
＿ＱＬＫの入力に応答して動作する同期型のメモリコア
として表記したが、本願発明の適用は同期型のメモリコ
アに対するアクセスタイムの評価に限られるものではな
い。すなわち、本願発明の構成において、外部クロック
信号ＥＸＴ＿ＱＬＫに代えて、ロウアドレスストローブ
信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ
等の制御信号を適用すれば、非同期型のメモリコアに対
しても、本願発明の構成を適用することができる。
に含まれるメモリコア５０は、外部クロック信号ＥＸＴ
＿ＱＬＫの入力に応答して動作する同期型のメモリコア
として表記したが、本願発明の適用は同期型のメモリコ
アに対するアクセスタイムの評価に限られるものではな
い。すなわち、本願発明の構成において、外部クロック
信号ＥＸＴ＿ＱＬＫに代えて、ロウアドレスストローブ
信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ
等の制御信号を適用すれば、非同期型のメモリコアに対
しても、本願発明の構成を適用することができる。
【０１５０】また、半導体集積回路装置１１０〜１７０
に対して、外部クロック信号ＥＸＴ＿ＣＬＫおよびテス
トタイミング信号ＥＸＴ＿ＬＡＴは、半導体集積回路装
置の外部から供給される構成としたが、半導体集積回路
装置にＢＩＳＴ（Built in Self Test）回路を内蔵し、
ＢＩＳＴ回路によってこれらの信号を生成する構成とし
てもよい。この場合には、当該ＢＩＳＴ回路と評価対象
となるメモリコアとの間における信号遅延に着目して、
本願発明を適用すればよい。
に対して、外部クロック信号ＥＸＴ＿ＣＬＫおよびテス
トタイミング信号ＥＸＴ＿ＬＡＴは、半導体集積回路装
置の外部から供給される構成としたが、半導体集積回路
装置にＢＩＳＴ（Built in Self Test）回路を内蔵し、
ＢＩＳＴ回路によってこれらの信号を生成する構成とし
てもよい。この場合には、当該ＢＩＳＴ回路と評価対象
となるメモリコアとの間における信号遅延に着目して、
本願発明を適用すればよい。
【０１５１】なお、実施の形態１から実施の形態５にお
いては、代表的にアクセスタイムの測定について説明し
たが、本願発明の構成は、アクセスタイムの測定だけに
限られるものではなく、ラッチ回路に入力されるデータ
およびラッチタイミングを規定する制御信号の活性化タ
イミングを適宜変更することによって、メモリコア５０
のその他の交流特性を測定することも可能である。
いては、代表的にアクセスタイムの測定について説明し
たが、本願発明の構成は、アクセスタイムの測定だけに
限られるものではなく、ラッチ回路に入力されるデータ
およびラッチタイミングを規定する制御信号の活性化タ
イミングを適宜変更することによって、メモリコア５０
のその他の交流特性を測定することも可能である。
【０１５２】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１５３】
【発明の効果】請求項１記載の半導体集積回路装置は、
信号遅延回路によって制御信号およびテストタイミング
信号の信号遅延を同一にできるので、内蔵するメモリ回
路のアクセスタイムを正確に評価可能である。
信号遅延回路によって制御信号およびテストタイミング
信号の信号遅延を同一にできるので、内蔵するメモリ回
路のアクセスタイムを正確に評価可能である。
【０１５４】請求項３記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置が奏する効果に加え
て、内蔵するメモリ回路から並列に出力される複数個の
データについてアクセスタイムを同時に評価できる。
求項１記載の半導体集積回路装置が奏する効果に加え
て、内蔵するメモリ回路から並列に出力される複数個の
データについてアクセスタイムを同時に評価できる。
【０１５５】請求項４記載の半導体集積回路装置は、デ
ータラッチ回路に保持されるデータ間の一致比較結果を
テスト結果として出力するので、請求項３記載の半導体
集積回路装置が奏する効果を、より少ない出力信号数に
よって享受できる。
ータラッチ回路に保持されるデータ間の一致比較結果を
テスト結果として出力するので、請求項３記載の半導体
集積回路装置が奏する効果を、より少ない出力信号数に
よって享受できる。
【０１５６】請求項６記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置が奏する効果に加え
て、内蔵するメモリ回路から並列に出力される複数個の
データを対象とするアクセスタイム評価を回路規模の増
加を抑制して実行できる。
求項１記載の半導体集積回路装置が奏する効果に加え
て、内蔵するメモリ回路から並列に出力される複数個の
データを対象とするアクセスタイム評価を回路規模の増
加を抑制して実行できる。
【０１５７】請求項８記載の半導体集積回路装置は、内
蔵するメモリ回路から並列に出力される複数個のデータ
を対象とするアクセスタイムの評価を、より少ない出力
信号数によって実行できる。
蔵するメモリ回路から並列に出力される複数個のデータ
を対象とするアクセスタイムの評価を、より少ない出力
信号数によって実行できる。
【０１５８】請求項２、５、７および９記載の半導体集
積回路装置は、メモリ回路のレイアウトに基づいて、特
にチェックすべき読出データを抜き出して評価するの
で、アクセスタイムの評価を効率的に実行できる。
積回路装置は、メモリ回路のレイアウトに基づいて、特
にチェックすべき読出データを抜き出して評価するの
で、アクセスタイムの評価を効率的に実行できる。
【０１５９】請求項１１記載の半導体集積回路装置は、
読出データのラッチタイミングを指示する外部信号を入
力することなく、内蔵するメモリ回路のアクセスタイム
を正確に評価可能である。
読出データのラッチタイミングを指示する外部信号を入
力することなく、内蔵するメモリ回路のアクセスタイム
を正確に評価可能である。
【０１６０】請求項１３記載の半導体集積回路装置は、
テスト制御信号に応じて遅延時間を変化させることによ
り、種々の評価試験を効率的に実行できる。
テスト制御信号に応じて遅延時間を変化させることによ
り、種々の評価試験を効率的に実行できる。
【０１６１】請求項１０および１２記載の半導体集積回
路装置は、内蔵するメモリ回路がアクセスタイムの規格
値を満足しているかどうかを効率的に評価できる。
路装置は、内蔵するメモリ回路がアクセスタイムの規格
値を満足しているかどうかを効率的に評価できる。
【０１６２】請求項１４記載のアクセスタイム評価方法
は、制御信号およびテストタイミング信号の信号遅延を
揃えることによって、試験対象となる半導体集積回路装
置に内蔵されるメモリ回路のアクセスタイムを正確に評
価可能である。
は、制御信号およびテストタイミング信号の信号遅延を
揃えることによって、試験対象となる半導体集積回路装
置に内蔵されるメモリ回路のアクセスタイムを正確に評
価可能である。
【０１６３】請求項１５記載のアクセスタイム評価方法
は、請求項１４記載のアクセスタイム評価方法が奏する
効果に加えて、複数個のデータを対象とするアクセスタ
イムの評価を回路規模の増大を抑制して並列に実行でき
る。
は、請求項１４記載のアクセスタイム評価方法が奏する
効果に加えて、複数個のデータを対象とするアクセスタ
イムの評価を回路規模の増大を抑制して並列に実行でき
る。
【０１６４】請求項１６記載のアクセスタイム評価方法
は、読出データのラッチタイミングを指示する外部信号
を入力することなく、試験対象となる半導体集積回路装
置に内蔵されるメモリ回路のアクセスタイムを正確に評
価できる。
は、読出データのラッチタイミングを指示する外部信号
を入力することなく、試験対象となる半導体集積回路装
置に内蔵されるメモリ回路のアクセスタイムを正確に評
価できる。
【０１６５】請求項１７記載のアクセスタイム評価方法
は、試験対象となる半導体集積回路装置に内蔵されるメ
モリ回路がアクセスタイムの規格値を満足しているかど
うかを効率的に評価できる。
は、試験対象となる半導体集積回路装置に内蔵されるメ
モリ回路がアクセスタイムの規格値を満足しているかど
うかを効率的に評価できる。
【図１】 半導体集積回路装置における信号遅延がアク
セスタイム評価に及ぼす影響を説明するためのブロック
図である。
セスタイム評価に及ぼす影響を説明するためのブロック
図である。
【図２】 ラッチ回路７０の構成例を示す回路図であ
る。
る。
【図３】 半導体集積回路装置１００におけるアクセス
タイムの評価を説明する第１のタイミングチャートであ
る。
タイムの評価を説明する第１のタイミングチャートであ
る。
【図４】 半導体集積回路装置１００におけるアクセス
タイムの評価を説明する第２のタイミングチャートであ
る。
タイムの評価を説明する第２のタイミングチャートであ
る。
【図５】 本発明の実施の形態１に従う半導体集積回路
装置１１０の構成を示すブロック図である。
装置１１０の構成を示すブロック図である。
【図６】 遅延回路８０および８５の構成例を示す回路
図である。
図である。
【図７】 半導体集積回路装置１１０におけるアクセス
タイムの測定を説明するための第１のタイミングチャー
トである。
タイムの測定を説明するための第１のタイミングチャー
トである。
【図８】 半導体集積回路装置１１０におけるアクセス
タイムの測定を説明するための第２のタイミングチャー
トである。
タイムの測定を説明するための第２のタイミングチャー
トである。
【図９】 実施の形態１に従うアクセスタイムの評価方
法を示すフローチャートである。
法を示すフローチャートである。
【図１０】 本発明の実施の形態２に従う半導体集積回
路装置１２０の構成を示すブロック図である。
路装置１２０の構成を示すブロック図である。
【図１１】 半導体集積回路装置１２０におけるアクセ
スタイムの測定を説明するための第１のタイミングチャ
ートである。
スタイムの測定を説明するための第１のタイミングチャ
ートである。
【図１２】 半導体集積回路装置１２０におけるアクセ
スタイムの測定を説明するための第２のタイミングチャ
ートである。
スタイムの測定を説明するための第２のタイミングチャ
ートである。
【図１３】 半導体集積回路装置１２０におけるアクセ
スタイムの測定を説明するための第３のタイミングチャ
ートである。
スタイムの測定を説明するための第３のタイミングチャ
ートである。
【図１４】 本発明の実施の形態３に従う半導体集積回
路装置１３０の構成を示すブロック図である。
路装置１３０の構成を示すブロック図である。
【図１５】 半導体集積回路装置１３０におけるアクセ
スタイムの測定を説明するための第１のタイミングチャ
ートである。
スタイムの測定を説明するための第１のタイミングチャ
ートである。
【図１６】 半導体集積回路装置１３０におけるアクセ
スタイムの測定を説明するための第２のタイミングチャ
ートである。
スタイムの測定を説明するための第２のタイミングチャ
ートである。
【図１７】 半導体集積回路装置１３０におけるアクセ
スタイムの測定を説明するための第３のタイミングチャ
ートである。
スタイムの測定を説明するための第３のタイミングチャ
ートである。
【図１８】 実施の形態４に従う半導体集積回路装置１
４０の構成を示すブロック図である。
４０の構成を示すブロック図である。
【図１９】 半導体集積回路装置１４０におけるアクセ
スタイムの測定を説明するための第１のタイミングチャ
ートである。
スタイムの測定を説明するための第１のタイミングチャ
ートである。
【図２０】 半導体集積回路装置１４０におけるアクセ
スタイムの測定を説明するための第２のタイミングチャ
ートである。
スタイムの測定を説明するための第２のタイミングチャ
ートである。
【図２１】 半導体集積回路装置１４０におけるアクセ
スタイムの測定を説明するための第２のタイミングチャ
ートである。
スタイムの測定を説明するための第２のタイミングチャ
ートである。
【図２２】 実施の形態４に従うアクセスタイムの評価
方法を示すフローチャートである。
方法を示すフローチャートである。
【図２３】 実施の形態４の変形例に従う半導体集積回
路装置１５０の構成を示すブロック図である。
路装置１５０の構成を示すブロック図である。
【図２４】 本発明の実施の形態５に従う半導体集積回
路装置１６０の構成を示すブロック図である。
路装置１６０の構成を示すブロック図である。
【図２５】 半導体集積回路装置１６０におけるアクセ
スタイムの測定を説明するための第１のタイミングチャ
ートである。
スタイムの測定を説明するための第１のタイミングチャ
ートである。
【図２６】 半導体集積回路装置１６０におけるアクセ
スタイムの測定を説明するための第２のタイミングチャ
ートである。
スタイムの測定を説明するための第２のタイミングチャ
ートである。
【図２７】 実施の形態５に従うアクセスタイムの評価
方法を示すフローチャートである。
方法を示すフローチャートである。
【図２８】 本発明の実施の形態５の変形例に従う半導
体集積回路装置１７０の構成を示すブロック図である。
体集積回路装置１７０の構成を示すブロック図である。
【図２９】 遅延回路１９５の構成例を示す回路図であ
る。
る。
【図３０】 従来の技術に従う第１のテスト回路の構成
を示すブロック図である。
を示すブロック図である。
【図３１】 従来の技術に従う第２のテスト回路の構成
を示すブロック図である。
を示すブロック図である。
５０ メモリコア、６０ ロジック部、７０，７５ ラ
ッチ回路、８０，８５，９５ 遅延回路、９０ データ
比較回路。
ッチ回路、８０，８５，９５ 遅延回路、９０ データ
比較回路。
フロントページの続き Ｆターム(参考） 2G032 AA07 AB06 AC03 AD06 AG07 AH04 AK11 AK15 AL00 AL05 AL11 5L106 AA01 DD32 EE02 FF01 GG00
Claims (17)
- 【請求項１】 複数のデータを並列に出力する読出動作
を実行するメモリ回路と、 前記メモリ回路から出力される前記複数のデータを伝達
するための複数のデータ線と、 前記メモリ回路に対して前記読出動作の開始を指示する
ための制御信号を前記メモリ回路に伝達する第１の信号
伝達経路と、 前記制御信号が活性化されてから所定時間経過後に活性
化されるテストタイミング信号に応答して、内部ノード
の信号レベルを取込んで保持する第１のデータラッチ回
路と、 前記テストタイミング信号を前記第１のデータラッチ回
路に伝達する第２の信号伝達経路と、 前記複数のデータ線のうちの１本と前記内部ノードとの
間に配置されるデータ伝達経路と、 前記第１および第２の信号伝達経路の少なくとも一方に
配置される信号遅延回路とを備える、半導体集積回路装
置。 - 【請求項２】 前記複数のデータ線のうちの１本は、前
記複数のデータのそれぞれについての、前記メモリ回路
のレイアウト設計に基づく前記読出動作の予測所要時間
に応じて定められる、請求項１記載の半導体集積回路装
置。 - 【請求項３】 前記第２の信号伝達回路から与えられる
前記テストタイミング信号に応答して、前記複数のデー
タ線のうちの他の（Ｎ−１）本（Ｎ：２以上の自然数）
のそれぞれの信号レベルを取込んで保持する、第２から
第Ｎのデータラッチ回路をさらに備える、請求項１記載
の半導体集積回路装置。 - 【請求項４】 前記第１から第Ｎのデータラッチ回路に
それぞれ保持される複数の信号レベル間における一致比
較結果を出力するデータ比較回路をさらに備える、請求
項３記載の半導体集積回路装置。 - 【請求項５】 Ｎは２であり、 前記複数のデータ線のうちの１本および他の１本は、前
記複数のデータのそれぞれについての、前記メモリ回路
のレイアウト設計に基づく前記読出動作の予測所要時間
に応じて定められる、請求項３または４記載の半導体集
積回路装置。 - 【請求項６】 前記データ伝達経路に配置され、前記複
数のデータ線のうちの１本および他のＭ本（Ｍ：自然
数）のそれぞれの信号レベルの一致比較結果を前記内部
ノードに出力するデータ比較回路をさらに備える、請求
項１記載の半導体集積回路装置。 - 【請求項７】 Ｍは１であり、 前記複数のデータ線のうちの１本および他の１本は、前
記複数のデータのそれぞれについての、前記メモリ回路
のレイアウト設計に基づく前記読出動作の予測所要時間
に応じて定められる、請求項６記載の半導体集積回路装
置。 - 【請求項８】 複数のデータを並列に出力する読出動作
を実行するメモリ回路と、 前記メモリ回路から出力される前記複数のデータを伝達
するための複数のデータ線と、 前記メモリ回路に対して前記読出動作の開始を指示する
ための制御信号が活性化されてから所定時間経過後に活
性化されるテストタイミング信号に応答して、前記複数
のデータ線のうちのＮ本（Ｎ：２以上の自然数）のそれ
ぞれの信号レベルを取込んで保持する、Ｎ個のデータラ
ッチ回路と、 前記Ｎ個のデータラッチ回路にそれぞれ保持される複数
の信号レベル間における一致比較結果を出力するデータ
比較回路とを備える、半導体集積回路装置。 - 【請求項９】 Ｎは２であり、 前記複数のデータ線のうちの２本は、前記複数のデータ
のそれぞれについての、前記メモリ回路のレイアウト設
計に基づく前記読出動作の予測所要時間に応じて定めら
れる、請求項８記載の半導体集積回路装置。 - 【請求項１０】 前記所定時間は、前記メモリ回路のア
クセスタイムの規格値に応じて設定される、請求項１も
しくは８記載の半導体集積回路装置。 - 【請求項１１】 複数のデータを並列に出力する読出動
作を実行するメモリ回路と、 前記メモリ回路から出力される前記複数のデータを伝達
するための複数のデータ線と、 前記メモリ回路に対して前記読出動作の開始を指示する
ための制御信号を前記メモリ回路に伝達する信号伝達経
路と、 前記信号伝達経路から前記制御信号を受けて、前記制御
信号を遅延して内部タイミング信号を生成する遅延回路
と、 前記内部テストタイミング信号に応答して、前記複数の
データ線のうちの少なくとも１本の信号レベルを取込ん
で保持する、データラッチ回路とを備える、半導体集積
回路装置。 - 【請求項１２】 前記遅延回路における遅延時間は、前
記メモリ回路のアクセスタイムの規格値に基づいて設定
される、請求項１１記載の半導体集積回路装置。 - 【請求項１３】 前記遅延回路における遅延時間は、外
部からのテスト制御信号に応じて設定される、請求項１
１記載の半導体集積回路装置。 - 【請求項１４】 半導体集積回路装置に内蔵されるメモ
リ回路のアクセスタイム評価方法であって、 前記メモリ回路に対し複数のデータを並列に出力する読
出動作の開始を指示するための制御信号を活性化するス
テップと、 活性化された前記制御信号を前記メモリ回路に伝達する
ステップと、 前記制御信号が活性化されてから所定時間経過後に、前
記制御信号とは独立に活性化される信号に応答してテス
トタイミング信号を活性化するステップと、 活性化された前記テストタイミング信号をラッチ回路に
伝達するステップと、 伝達された前記テストタイミング信号の活性化に応答し
て、前記ラッチ回路が前記メモリ回路から出力される前
記複数のデータのうちの少なくとも１個を取込んで保持
するステップと、 前記制御信号および前記テストタイミング信号のうちの
少なくとも一方をさらに遅延させて、前記メモリ回路お
よび前記ラッチ回路のうちの対応する少なくとも一方に
伝達するステップとを備える、アクセスタイム評価方
法。 - 【請求項１５】 前記ラッチ回路は、前記複数のデータ
のうちの複数個を保持し、 前記ラッチ回路に保持された前記複数個のデータ間にお
ける一致比較結果を出力ステップをさらに備える、請求
項１４記載のアクセスタイム評価方法。 - 【請求項１６】 半導体集積回路装置に内蔵されるメモ
リ回路のアクセスタイム評価方法であって、 前記メモリ回路に対して前記読出の開始を指示するため
の制御信号を活性化するステップと、 活性化された前記制御信号を前記メモリ回路に伝達する
ステップと、 前記制御信号を所定時間遅延させてテストタイミング信
号を生成するステップと、 前記テストタイミング信号の活性化に応答して、前記メ
モリ回路からの読出データのうちの少なくとも１個を取
込んで保持するステップとを備える、アクセスタイム評
価方法。 - 【請求項１７】 前記所定時間は、前記メモリ回路のア
クセスタイムの規格値に応じて設定される、請求項１４
または１６記載のアクセスタイム評価方法。
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