TW495966B - Semiconductor integrated circuit device allowing accurate evaluation of access time of memory contained therein and access time evaluating method - Google Patents

Semiconductor integrated circuit device allowing accurate evaluation of access time of memory contained therein and access time evaluating method Download PDF

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Makoto Hatakenaka
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Description

495966 五、發明說明（1) 發明所屬技術領域 本發明係有關於半導體積體電路裝置，更特定之，係 有關於内藏具有評估記憶磁芯之動作延遲時間（存取時間） 之測試功能之半導體積體電路裝置及其存取時間之評估方 法0 背景技術
在以微處理器為首之半導體積體電路裝置，為了高性 能化，進行資料I/O寬（並列位元數）之擴大、記憶體之\ 容量化以及高頻動作化。 〜 在代表性上，為了應付尤其要求高記憶帶寬之 理等部分應用，實現寬的資料1/0寬，開發在同一曰 裝載了邏輯部和係記憶磁芯之DRAM(Dynamie
Access Memory)之DRAM/邏輯混載記憶體。在dra g 載记憶體採用省略位於以往之微處理器和dram之 f 接腳及外部匯流排，而可執行自由度: 部設置可同時輸出 之構 線，實現寬之資料I/〇寬。 少俅貝科1 /◦
諕令延種半導體積體電路裝置正確的動竹 確的砰估記憶磁芯之動作延遲時間 的動作，系要正 況，隨著資料I/O寬之擴大和記憶體，pj)。在此情 試記憶磁芯之電路面積之增钏 容量化，用以測 題。 測成時間之增加變成問 以小規模之 測試電路在短時間
為了解決這種問題點， 495966 五、發明說明（2) 評估記憶磁芯之存取時間之技術公開於例如特開平 1 0-2 1 700號公報。在以下，將在該公報公開技 習知技術。 孜们^、％為 圖30係表示按照習知技術之第一測試電 塊圖。 电硌之構造之方 二參照圖30，按照習知技術之第一測試電路包括相舍 ^己憶磁芯之測試對象MACR〇 M1、選擇器JJ2以及閃鎖電:、 測試對象MACRO Ml在響應時計信號CLK之時列n# 出動作，輸出讀出資料D〇卜D〇n。選擇器M2受 J二
:繼R〇M1之讀出資獅卜Don後， =自K 和選擇信號SEL對應之一個綠屮杳祖M蚀Γ 輸出 試睥舛广节τγμ / 個項出貝枓。閃鎖電路M3響應測 =時#娩TCLK之活化時刻’問鎖選擇器…之 為測試輸出信號TD0輸出。 灸作 在按：習知技術之第一測試電路，藉著改變 ir差刻至測試時計信號TCLK之活㈣ ， 對應之測試輸出信號TD〇，可評估w π tf 象MACRO Ml之存取時間。 汁估測4對 而言，在該時間差比測試對象MACR〇 mi之存 ; = ，因閃鎖電路M3在門鎖選擇器M2所選擇之讀出 貝枓之時刻尚未傳到正確之讀 i Γ 出 號TD0輸出讀出資料。而，貝枓，無法向測試輸出信 mi ^ ^ ^ ^ ^ ^ V ^ n ^MACR〇 料，作為測試輸出信=〇。問鎖電賴輸出正確之讀出資
五、發明說明（3) 構造了= ί圖3G所示之按照f知技術之第—測試雷路之 Tcu之傳播生之時計信號cu及測試時計信號 間之=產ί = Κ = 時計信號 計信號CU開始至僖差砰估存取時間，自外部輸入時 延遲和自外部輸入測’、時"對象祕“⑽们為止之第一信號 M3為止之第二信號延 二之評估。此外，在應付作為誤差影響存取時 们之電路規模變成很大。之貝枓1/〇寬之情況，選擇器 之動Μ袼之:::於細之記憶“ ，值。於是，所要求之2時取時間之規格值小 旎延遲之時間差所引起之誤矣炎^時，该第一及第二信 圖η係表示按照習知技術m變：。 塊圖。 第一測s式電路之構造之方 參照圖31，按照習知技術之 之測試電路相比，在還 ^ 成電路和圖30所示 ，邏輯則4接受來自測試匕二邏二嶋上不同。多輸 DO卜DOn後’向選擇器们輪十出象 Ml，讀出資料 Ϊ: f::藉著自多輸入邏輯閘;5VV:A邏輯運算結 大之碩出負料，可減的輸出延遲時間最 :估對於各讀出資料之存取;I :;時:;外，因不需要 少。 #取時間之評估時間減 2075-3921-PF.ptd 第7頁 五、發明說明（4) 可疋，若在如上述之])邏輯都 測試電路，多輸入邏輯_:載5己弋體應用第二 對應的變成很大。X，評估存2規模和寬之資料"ο寬 加上多輸入邏輯閘Μ4之處 之讀出資料因在 上述第-及第二信號延；：;夺η:，鎖電細，除了 因。因而，難進行應付存取時上新的誤差要 估。 丁仔取時間之嚴格化之高精度之評 又，對於DRAM(記憶磁芯）/邏輯混 部和記憶磁芯成一體動作，+ 心 ，7邏輯 間。具體而言，設定Ϊ:部:L:= ^之f率’監視邏輯部以正常動作即可。p時计 測，；ί提在執行存取時間之高精度量 貴之一、φ I冋時计仏號之頻率，發生若不使用比护 貝之…試器無法評估記憶磁芯之存取時間之=昂 發明之概要 導體積$ = 1供内藏可正確評估記憶磁芯之存取時間之丄 ϊ=路裝置及其存取時間之評估方法。 半 鲁 路、第3 L t 一種半導體積體電路裝置，包括記恤φ 傳達i徑μ傳達路徑、第-資料㈣電路以及第1= 部節的！出複數資料之讀出動作。向内 複數貝料之中之一個。第一信號傳達路押:
2075-3921-PF.ptd 第8頁 五、發明說明（5) 該。己隱電路傳送用以 資料閂鎖電踗_ * A 貝出動作始之控制信號。坌 歧門絲:響應自該控制信號變成活化開妒f 第一 時間，化之測試時刻信號，取入在經過既定 後保.;。第二信號傳達路徑向該第;信號位準 測試時刻信號。信號延遲電：電路傳送該 路徑之信號傳播⑨遲—致，酉己置 二信號傳達 路徑之至少一方。 、'^弟及第二信號傳達 若按照本發明之別的形離 電路裝置之記憶電路之存取；間之評估方m體積體 以對於該記憶電路指示並列的輸出複數資料=動=用 開始之控制信號活化之步驟；向該記憶電路傳== 控制信唬：步驟；纟自該控制信號變成活化二 時間後，響應和該控制信號獨立的活化之信他過，疋 刻信號活化之步驟；向閂鎖電路傳送活化之：測試：= 號之步驟；響應所傳送之該測試時刻信號之活化：“ 電路取入自該記憶電路輸出之該複數資料之中之/一貞 後保持之步驟；以及再令該控制信號及該測試時刻 中之至少一方延遲後’向該記憶電路及該閂鎖電路之中u 對應之至少一方傳送之步驟。 〈 若按照本發明之另-種形態，係一種半導體積體 裝置，包括記憶電路、信號傳達路徑、延遲電路、以 料閂鎖電路。記憶電路執行並列的輸出複數資料之姑= 作.信號傳達路徑向該記憶電路傳送用以指示該續出β動 始之控制信號。延遲電路自該信號傳達路徑接/受"該該控制
2075-3921-PF.ptd 第9頁 五、發明說明（6) 信號，將該控制作缺 電路，響應該内部；刻2 ^生内部時刻信號。資料閂鎖 一個後保持。 A 3號後取入該複數資料之中之至少 若按照本發明之# ^ 體電路裝置之記憶電路之7 Hi係内藏於半導體積 用以對於該記憶電路指厂^夺4之#估方法’包括··使 驟；向該記憶電路傳逆咳之開始之控制信號活化之步 響應該測試時。生測試時刻信號之步驟；以及 資料之中之至2::::之;：來自該記憶電路之讀出 路可使控制信：二 的評估内藏之記憶電路之存^間:政遲一致，可正確 又，不必輸入指示讀出資料之閂 可正確的評估内藏之記憶電路之存取^刻之外^戒， 圖式簡單說明 =1係肖以說明在Μ體積體電路裝置之信號延 存取時間之評估之影響之方塊圖。 遲對 圖2係表示閂鎖電路70之構造例之電路圖。 圖3係說明在半導體積體電路裝置1〇〇之存取時 估之第一時序圖。 β 圖4係說明在半導體積體電路裝置1〇〇之存取時間 估之第二時序圖。 β _ 2075-3921-PF.ptd 第10頁 495966 五、發明說明（7) 圖5係表不按照本發明之實施例i之半導 置110之構造之方塊圖。 电浴襄 圖6係表示延遲電路80及85之構造例之電路圖。 圖7係用以說明在半導體積體電路裝置丨丨〇之 之量測之第一時序圖。 子取f間 圖8係用以說明在半導體積體電路襞置11〇 之量測之第二時序圖。 予取日f間 之流寿呈 圖 圖9係表示知：照實施例1之存取時間之評估方法 圖1 0係表不按照本發明之實施例2之半導體積體電 裝置120之構造之方塊圖。 積體電路 圖11係用以說明在半導體積體電 間之量測之第—時序®。 之存取時 二係用以說明在半導體積體電路裝置m 間之量測之第二時序圖。 仔取時 係用以明在半導體積體電路裝置 間之量測之第三時序圖。 心仔取時 f置1圖表Λ按/本發明之實施例3之半導體積體電路 在置1川之構造之方塊圖。 私呼 圖 Η之，2係用以说明在半導體積體電路裝置1 30之存取時 間之篁測之第一時序向 〜廿取日寻 圖1 6係用以說明尤4兹 問夕曰⑴ 月在+導體積體電路裝置130之存取昧 間之1測之第二時序圖。 什取時 圖17係用以說明Α 兄月在+導體積體電路裝置13〇之存取時 495966 五、發明說明（8) 間之量測之第三時序圖。 梦番係表示按照本發明之實施例4之半導體積體電路 裝置140之構造之方塊圖。 圖Μ係用以說明在半導體積體電路裝置14〇 間之量測之第一時序圖。 仔取時 圖2〇係用以說明在半導體積體電路裝置14 間之量測之第二時序圖。 仔取時 圖21係用以說明在半導體積體電路裝置14〇 間之量測之第三時序圖。 仔取時 流 程圖 圖22係表示按照實施例4之存取時間之評估方法之 之半導體積體電路 之半導體積體電路 圖2 3係表示按照實施例4之變形例 裝置150之構造之方塊圖。 圖24係表示按照本發明之實施例5 裝置160之構造之方塊圖。 置1 6 0之存取時 圖25係用以說明在半導體積體電路裝 間之量測之第一時序圖。 間之=:用第：=半導_艘電路裝置16。之存取時 程圖 圖27係表示按照實施例5之存取時間之評估方法之流
28係表示按照本發明之實施例5之變形 積體電路裝置17〇之構造之方塊圖 導 圖29係表示延遲電路195之構造例之電路圖。
塊圖 塊圖 五、發明說明（9) 圖3 0係表示按照習知技術之第一測試電路之構造之方 圖3 1係表示按照習知技術之第二測試電路之構造之方 符號說明 50 記憶磁芯 6 0 邏輯部 7 〇、7 5閂鎖電路 8 0、8 5、9 5延遲電路 9 0 資料比較電路 較隹之實施例 以下參照圖面詳述本發明之施例。此 之符號产示同一或相當之部分。 Η中相 [仏唬延遲對存取時間之評估之影響] 了间之冲估之影響之方塊圖。 裝置it〇'm輯/dram混載記憶體之半導體積體電; 輯部60。八有位元之資料1/0寬之記憶磁芯50和邏 半導體積體電路裝w〗n n、晋々U -欠w k 計輸入端子14、資料ίΓ還包括貝料輸入端子12、時 子2〇、測試模式輸人端子22 科輸入知 挪于22、測斌“唬輸入端子24以及測
五、發明說明（10) 試資料輸出端子2 6。 半導體積體電路裝置1〇〇摄知、丄^ 括輸入緩衝器32、時計緩衝器34、m各自對應1包 j命、輸出緩衝考蘇μ、3只 測試輸入緩衝器40、選擇器47以及信號緩衝器44。、 時計緩衝器34接受外部時計信號Εχτ cu , 信號CLK。時計信號CU傳給邏輯箱及記憶磁芯5Q。冲 雖未圖邏輯部6〇在外部時計信號EXT CLK之活 時刻，取入命令控制信號後，佑昭、山 — b 用以指示記憶磁芯50命令之内“：；：令控制信號產生 ^ ^ tt ^CLK ^ ^ Λ^ ^ ^'5〇 ^ 行按照這些内部控制信號之命令。一 °工’仏號後’執 首先，說明來自記憶磁芯5〇之資料輸出。 邏輯部60產生反映自外都於 ^ 信號時，記憶磁芯50在時叶俨妒CT ^7之内部控制 u4 h唬CLK之活化時刻，取入为 ，控制信號後’執行和讀取命令對應之讀出動作。因此内 f =憶磁芯50依據外部時計信號EXT_CLK之活化時刻和在 由時計緩衝器34和信號配線35形成之第一信號在 生之信號延遲規定讀出動作開始之時刻。〜 t發 在本=出記憶磁芯5◦並列的輸出複數資料。 在本實施例，s己憶磁芯5〇並列 =群：自平以 坺衝器砰讣自貝枓輸出端子群16作為資料 鼠，EXT_Q255輸出。而，在測試模、二 磁芯5°向外部直接輪出讀出資料之測試路徑，、經由輸出緩 2075-3921-PF.ptd 第14頁 五、發明說明（11) 衝器群38利用資料輸出端子 DMA一Q〇〜MA_Q255輪出。 為貝料 在測試信號輸入端子24， 特性之量測使用之測試時刻信職卜^入在存取時間等AC 接受來自外部之測試時刻作$ I 佗諕緩衝器44 信號LAT。在進行存取時// "；LAT後，產生閃鎖時刻 憶體測試器等自外部供二§’估等測試動作時，利用記 計信號EXT_CLK。 収時刻信MXT-LAT及外部時 參照圖2，閂鎖電路7〇包含 點D之資料之傳輸閘TG1〇、將節 ^ % a傳送輸入節 相器IV10、將反相ϋΙνΐ()出a ^遽位準反轉之反 及向節點Na傳送反相器Ινι= =轉之反相器1V15以 輸閘TG10及TG15塑岸時序捭# ^出仏唬之傳輸閘TG15。傳 的開關。b曰應時序控制節點T之信號位準，互補性 τοιοίτΙιΙίΓ節點Τ之信號位準飢位準之情況，傳輸間 ρίϋ 開及關。因此，反相器1V10及1V15之閃^ :二未發揮，輸入節點D之資料利用傳輸閘TG10通往輸出鎖 節點Q，自閃鎖電路70輸出。 勒出 於門1^在時序控制節點T之信號位準係Η位準之情況，傳 剧^ 及TG1 0各自開及關。因而，將輸入節點D和節點 刀開，而且因傳輸閘TG15開，反相器ινι〇&ινΐ5作為 鎖電，動作。因此，在時序控制節點τ之信號位 準之時刻之輸入節點D之信號位準。 巧^立 再參照圖1，閃鎖電路70在輸入節點!）接受係並列的讀 五、發明說明（12) 出之256個讀出資料之中之— . 時序控制節點T輸入問鎖時刻信 .整數〇〜255)。在 刻k號EXT_LAT之活化時刻和在出 因此，依據硎試時 祕形成之第二信號傳達路二由，衝器“， 路7〇之f-Ι鎖時刻1鎖電路7 延遲規定閃鎖電 測試資料輸出端子26作為測試輸K:E由信， 而，說明資料輸入，在平常動作.-QnLT輸出。 12輸入之輸入資料Εχτ QIN經 夺，自資料輸入端子 6〇寫入記憶磁芯50。而，在^^衝器32利用邏輯部 端子2◦輸人之測試輸人資料^，作時’自測試資料輸入 常動作時和測試動作按：選擇器”切換平 端子22之測試模式信細二;=輸=模式輸入 試輸入緩衝器40之某一方輸出： = 部6。及測 憶磁芯50。此外y固,^ 貝科作為寫入資料傳給記 二㈧ 外，在圖1，為了便於表示，以單數之蛀咖 表不資料輸入端子12及時計輸 /曰早數之接腳 入，也和資料輪= 但是對於資料輸 並列的處理複數資料。 圖3係成明在半導體積體電路 估之第一時序圖。 电路裝置100之存取時間之評
體選擇3等變/夺刻 外部時計信號EXT-CLK利用記 用以’在半導體積體電路裝置10〇取 由由時4 _時間之讀取命令。外部時計信 徑，作⑻4和信號配線35形成之第—信號傳達辟 作為時計信號CLK傳給記憶磁芯5〇。在記憶磁芯5〇
495966 五、發明說明（13) 時計輸入節點Nc，在自時刻仙經過相告 ^ 徑之信號延遲AtclCLK之後之時刻u，曰、一仏號傳達路 化。 時叶信號CU變成活 f時刻tl，讀取命令傳給記憶磁芯5〇 始讀出動作。在時mr輸出與其對應 資：：=開 止所需之時間’即自時miJLafmr為止為 憶磁芯50之存取時間tac。 <寻間疋義為記 2 ’在以下，以QOn表示和存取時間之 1印令對應的讀出之各讀出資料之資 Ϊ::輸二前。之各讀出資料之資料位準作為係 而，在自時刻to經過測試時間差以“之時刻t2，利 記憶體測試器等將測試時刻信號Εχτ一UT變成活化。響應 之，在相當於閂鎖電路7〇之時序控制節點之Nt點，在自時 刻t2經過相當於第二信號傳達路徑之信號延遲at後 之時刻t3，閂鎖時刻信號lat變成活化。 在時刻t3 ’閃鎖電路70閂鎖讀出資料Qn之信號位準。 因此，如圖3所示，在輸出讀出資料之時刻tr之前，在Nt 黑占閂鎖時刻信號LAT變成活化之情況，閃鎖資料QnLAT之資 ^位準係/Q〇n，不輸出和在時刻t〇輸入之讀取命令對應之 身，位準Q〇n。這意指在Nt點之時計信號CLK之活化時刻和 在節點Nt之閃鎖時刻信號lat之活化時刻之時間差Tdin比 存取時間tac短。
第17頁 495966 五、發明說明（14) - 圖4係說明在半導體積體電路裝置1〇〇之存取時間之 估之第二時序圖。 "干 參照圖4，在時刻tO外部時計信號Εχτ —CLK變成活化， 在時刻tl在Nc點之時計信飢κ變成活化，進而#之， 在經過存取時間tac後之時刻打，和讀取命令對應^ 位準QOn出現於讀出資料Qn之點和圖3之情況相同。' 在圖4之情況，係測試時刻信號EXT_LAT變成活化之 刻之時刻t2比圖3之情況慢。即’自利用記憶體測試器等 使外部時計信號EXT — CLK變成活化開始，至使測試時刻传 號EXT一LAT變成活化為止之測試時間差Tdex比圖3之情況 長。信號延遲AtciCLK及AtciLAT因和圖1之情況一樣，時 計信號CLK(節點Nc)和問鎖時刻信號LAT(節點Nt)之時間差 T d i η也比圖3之情況長。 在圖4表示時間差Tdin = tac之情況，閂鎖電路70可閃 鎖和讀取命令對應之資料位準Q〇n。因此，閂鎖電路7〇之 輸出資料QnLAT，即測試輸出資料EχT-QnLT之資料位準變 成QOn。在時間差Tdin>tac之情況，測試輸出資料 EXT 一 QnLT之資料位準也和圖4之情況一樣，測試輸出資料 之舉動分成Tdin<tac之情況（圖）*Tdin -tac之情況（圖4) 2種。因此，利用記憶體測試器等改變測試時間差Tdex， 藉耆監視與其對應之測試輸出資料之資料位準，可評估存 取時間tac。 可是，在圖3及圖4所示之時計信號系之信號延遲△ tdCLK和時序信號系之信號延遲AtciLAT之間有差異之情
2075-3921-PF.ptd 第18頁 495966
況，測試時間差Tdex和實際上在半導體積體電路裝置内部 應和存取時間tac比較之時間差Tdin不同。因而，依據由 外部供給之測試時間差Tdex評估存取時間tac時，因該信 號延遲之差異作為誤差影響，難進行高精度之評價。 實施例1 參照圖5，按照本發明之實施例丨之半導體積體電路裝 置110和圖1所示之半導體積體電路裝置1〇〇相比，在還包 括延遲電路80及85上不同。延遲電路8〇設於時計緩衝器34 和記憶磁芯50之間之信號配線35上。延遲電路85設於j言號 緩衝器44和閂鎖電路70之間之信號配線45上。細節將^ & 述’但是這些延遲電路8 0及8 5未必雙方都需要，按照需要 可省略其中一方。關於半導體積體電路裝置n〇之其他構 造，因和半導體積體電路裝置1〇〇 一樣，不重複說明。 圖6係表示延遲電路80及85之構造例之電路圖。 參照圖6，延遲電路80具有N1(N1 :自然數）個信號緩 衝器。一樣的，延遲電路85具有N2(N2 :自然數）個信號緩 衝1§。在延遲電路80及85之延遲時間可利用這些信號緩衝 器之段數Nl、N2調整。 °
其次，使用圖7及圖8說明在半導體積體電路裝豎11〇 之存取時間之量測。 參照圖7，在時刻t0外部時計信號EXT-CLK變成活化 半導體積體電路裝置110取入讀取命令時，與其對應的在 時刻tl，在記憶磁芯50之時計輸入節點Nc時計信號CLK變 成活化。與其對應的記憶磁芯5 0之讀出動作開始，在時刻
第19頁 4 乃 966 五、發明說明（16) " tr，自記憶磁芯50輸出和讀取命令對應之讀出資料Q〇n。 在半導體積體電路裝置1 1 〇，時刻t 〇和時刻t丨之間之 時間差係相當於時計信號系之本來之信號延遲和 延遲電路80強迫附加之延遲時間△tdc之和。 而，在時刻t2測試時刻信號EXT —LAT變成活化，與其 對應的在時刻t3，在閃鎖電路70之時序控制節點Nt閂鎖時 刻信號LAT變成活化。 在半導體積體電路裝置110，將延遲電路8〇和85之延 遲時間調整成時刻12和時刻13之間之時間差，即時序信號 系之本來之信號延遲AtclLAT和延遲電路85強迫附加之延 遲時間Atdl之和與在時刻t0和時刻tl之間之時間差ΛΤ(1 相等。 因此，在時計信號系之信號延遲AtdCLK比時序信號 系之信號延遲AtiiLAT大之情況，只設置延遲電路85，並 將延遲電路85之信號緩衝器之段數N2調整成Δΐ(^ΑΤ( △ Td)和時計信號系之信號延遲^tdCLK相等即可。反之，在 時序信號系之信號延遲AtiiLAT比時計信號系之信號延遲 △ tdCLK大之情況，只設置延遲電路80，並將延遲電路80 之信號緩衝器之段數N1調整成信號延遲AtclCLK和延遲電 路之延遲時間△tdc之和變成△tdLATC ΔΤ(1)即可。又，在 時計信號系和測試信號系雙方各自設置延遲電路80及85， 也可將兩者之延遲時間差調整成更少。 於是，藉著將時計信號系（EXT_CLK、CLK)之信號延遲 及時序信號系（EXT_LAT、LAT)之信號延遲和該延遲時間△
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Td —致’在半導體積體電路裝置ho内部之時計信號 CLK(節點Nc)和閂鎖時刻信號LAT(節點Nt)之活化時間差 Tdin變和自外部設定之測試時間差^以相等。因而，利用 外部信號之時間差Tdex可直接正確的量測記憶磁芯5〇之存 取時間t a c。 在圖7 ,表示TdeX( = Tdin)<tac之情況，表示測試時間 差Tdex比存取時間tac短之情況之量測結果。在此情況， 在測試輸出資料EXT—QnLT未輸出和讀取命令對應之資料位 準QOn 。
在圖8，表示Tdex( = Tdin) = tac之情況。在此情況，閂 鎖電路70在閂鎖時刻信號lAT變成活化之時刻“，藉著閃 鎖讀出資料Qn，測試輸出資料EXT-QnLT可輸出和在時刻切 輸入之讀取命令對應之資料位準Q〇n。在Tdex( = Tdin)>tac 之情況，測試輸出資料EXT—QnLT之資料位準也和圖8之情 況一樣，測試輸出資料之舉動分成 況（圖7)和Tdex( = Tdin) = tac之情況（圖8)2種。 利用記憶體測試器等改變測試時間gTdex 因此 奸 、 ， _ 6 ,， —、i日j 左丄 uex ，
者=視與其對應之測試輸出資料之資料位準，可直接正 的評估存取時間tac。即，逐漸改變測試時間差Tdex，月 得到如圖8所示測試輸出資料之最小之測試時 以 ^於記憶磁芯50之存取時間tac。又，若將測試時間差 Tdex没為記憶磁芯5〇之存取時間之規格值， j =試輸出資料’可簡易的檢查記“否滿 存取時間之規格值。
4州66
參照圖9 ’在按照實施例i之存取時間之評估 時間之評估測試開始時（步驟s j 〇 〇 )，因 /子 路裝置11 G取人為了存取時間之評估而產 積體電 二成=化（步驟sn〇)。依照外號 生時汁仏號CLK後，傳給記憶磁芯（步驟S120)， 曰應時計信號C L K之活化，記磁κ 5 ο t ψ 13〇)。 口己匕、磁心5〇之讀出動作開始（步 自外部時計信號之活化（步驟S1丨〇)經過測試時間差 Tdex後，測試時刻信號ext—lat變成活化（步驟si4〇)。依 照測試時刻信號EXT一LAT產生問鎖時刻信號UT，傳給問鎖 電路70(步驟S150)。在閂鎖時刻信號LAT傳至閂鎖電路7〇 之時刻’閂鎖電路7 〇閂鎖記憶磁芯5 〇輸出之讀出資料警 料位準（步驟S160)。 藉著再強迫延遲時計信號系（EXT — CLK、CLK)及時序信 號系（EXT一LAT、LAT)之至少一方（步驟S200 )，兩信號系之 信號延遲變成相同。即，將步驟Si 1〇〜s 130之經過時間和 步驟S140〜S160之經過時間調整成同一值ATci。 在時計信號系之信號延遲△tdCLK比時序信號系之信 號延遲AtciLAT大之情況，只設置步驟S220，並將ATcl調 整成和時計信號系之信號延遲AtciCLK相等即可。反之， 在時序信號系之信號延遲AtciLAT比時計信號系之信號延 遲^tdCLK大之情況，只設置步驟S210，並將信號延遲△ tdCLK和延遲電路之延遲時間Δΐοΐί：之和調整成AtciLATC △ Td)即可。又，設置步驟S210及S22 0雙方，也可將兩信號
2075-3921-PF.ptd 第22頁 495966 五、發明說明（19) 系之延遲時間差調整成更少 於是，若使兩信號系之信號延遲相同， 電路70所閂鎖之讀出資料之資料位準，自f者輪出閂鎖 可直接評估存取時間tac(步驟 * 、”式時間差Tdex 估（步驟S190)。 疋成存取時間之評 實施例2 參照圖10 ’半導體積體電路裝置m ，電路輸出來自記憶磁芯50之讀出 '為經由問 ，舉例表示將2個讀出資料作為存取時間中之:士數。在圖 情况，半導體積體電路裝置12〇和圖5所示子估對象之 :裝置110相比，在還包括和記憶磁芯5 .二體積體電 的一位元對應的設置之閃鎖電路75、測/出貝料之別 以及測試資料輸出端子28上不同 圖°輸：用緩衝器48 讀出資料Q255新配置問鎖電路75之構造。，牛例表示對於 鎖電H Γ ^75在輸人節點D接受讀出資料9255，典到 鎖電路7 0和共用之閂鎖時刻作 、 又到閂 衝器48將閂鎖電路75之_ + ^Λ制。測試輸出用緩 試輸出用接腳28產生;= 測試輸出用接聰，在測 ..Γ t生，則试輸出資料EXT_Q255LT。 在此’猎著將自記憶磁芯 出對象之2個讀出資料為 性由閃鎖電路成為測試輸 高效率的量測存取時^為且存體取^間最/的和最慢的，可 資料線之配線路徑之差里^ ::，由於在記憶磁芯内之 間最快的和最慢的在設&俨，，出資料Q〇〜Q255存取時 白敫糟者模擬等可預測。因此， 2075-3921-PF.ptd 第23頁 495966 五、發明說明（20) 只要在設計階段選擇所預測之存取時間最快和最慢之讀出 資=作為測試輸出對象即可。以下，在本專利說明書，假 設讀出資料Q255係最快的資料，讀出資料Qn係預測之存取 時間最慢的資料。 其次，使用圖U、12以及13說明在半導體積體電路裝 置1 2 0之存取時間之量測。 參照圖11，在時刻t〇外部時計信號EXT —CLK變成活 化，半導體積體電路裝置12〇取入讀取命令時，與其對應 的在/夺刻tl，在記憶磁芯5〇之時計輸入節點以時計信號。 CLK變成活化。與其對應的記憶磁芯5 〇之讀出動作開始， f f刻tra及trb，在讀出資料〇255及如各自出現和讀取命 。因此，和讀出資料Q255對應之存 +寺t C255表示，和讀出資料Qn對應之存取時間以 tacn表示。
Td後測Ϊ時刻信號EXT-LAT變成活化’在經過△ ,,.夺』t3，在閂鎖電路70及75之時序控制節點（Nt) n 鎖時刻信號LAT變成活仆..^ 0 市』即閂 號位準利用閃鎖電路7n 時刻七3之資料如霉心 Q255LAT，各自作各自問鎖為問鎖資料Q — T及
輸出。 作為/則试輸出資料EXT — QnLT及EXT_Q255LT 少一二例1之說明所示，由於延遲電路80及85之至 信號延遲與該延遲：=系之信號延遲和時序信號系之 亩垃蜂# — & 曰1 Ald 一致，利用測試時間差Tdex可 直接砰估記憶磁怒50之存取時間。 予門差Idexl
495966 五、發明說明（21) 在圖 11，表示Tdex(=Tdin)<tacn 而且 T d e X ( = T d i η ) < t a c 2 5 5之情況。在此情況，閃鎖資料 Q2 5 5LAT及QnLAT之資料位準不會自/Q〇n變化。 在圖12，表示藉著改變外部時間差Tdex而變成 Tdex(=Tdin) = tac255 而且Tdex(=Tdin)<tacn 之情況。在此 情況’閂鎖資料Q255LAT之位準自/ Q〇n變為響應讀取命令 之資料位準Q〇n，但是QnLAT之資料位準不會自/Q〇n變化。 利用測試輸出資料EXT-QnLT及EXT — Q255LT監視之閃鎖 資料QnLAT、Q2 5 5LAT，在顯示圖12所示之舉動之情況，表 示測試時間差Tdex比和可最快存取之讀出資料對應之存取 時間tac 2 5 5長，但是比和存取最慢之讀出資料對應之 取時間t a c η短。 在圖1 3 ’表示使測試時間差T d e χ更大而變成 TdeX( = Tdin) = tacn 及 Tdex( = Tdin)>tac255 之情況。在此 =虛閃，資料Q255LAT及QnLAT雙方之位準變為和讀取命^ 對應之貝料位準Q〇n。利用測試輸出資料Εχτ — ^ίτ及 戶監視之閃鎖資#QnUT、Q255LAT，在顯示圖13 表示測試時間差Tdex係對於存取最慢 I項出=枓之存取時間tacn以上。 丨又 於複ΐί出ism1所說明之存取時間之評估應用 個評估存取1"明了對於讀出資料之中之2 於任专複數！:，但是藉著再設置閃鎖電路，可對 思複，項出資料評估存取時間。 』對 再藉耆按照在設計階段預測之存取時間決定成為評估
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五、發明說明（22) 對 並 也 象之讀出資料，使用個數少之讀次、 ^ 列的輸出複數讀出資料之記憶磁Y貝^可兩效率的評估 和實施例1 一樣的決定成為評估對\取時間。此外， 卞彳古對象之讀出資料即可。 實施例3 參照圖14，按照本發明之實施例3之半導體積體電路 二置130和圖5所示之半導體積體電路震置"。相比在： 料比較電路9〇上不同。資料比較電路9◦比較記憶磁 广50輸出之資料之中之2個，在圖13代表性的比較如和 255，將負料位準之一致比較結果作為比較結果信號⑶^ 輸出。資料比較電路90在讀出資料如和的55之信號位準一 致之情況’將比較結果信號CMP設為Η位準；而在兩者不一 致之情況，將比較結果信號CMP設為L位準。 將資料比較電路90輸出之比較結果信號CMP傳給閂鎖 電路70之輸入節點D。關於以閂鎖電路7〇為首之半導體積 體電路裝置130之其他部分之構造及動作，因和已說明的 一樣，不重複說明。關於成為資料一致之比較對象之讀出 資料Q η及Q 2 5 5，也因和已說明的一樣，不重複說明。 使用圖15、16以及17說明在半導體積體電路裝置130 之存取時間之量測。 參照圖15，在時刻t0外部時計信號EXT一CLK變成活 化，半導體積體電路裝置130取入讀取命令時，與其對應 的在時刻11，在記憶磁芯5 0之時計輸入節點N c時計信號 CLK變成活化。與其對應的記憶磁芯50之讀出動作開始，
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在時刻t r a及t r b，在言賣 令對應之讀出資料Q〇n 取時間以tac255表示， t a c η表示〇 出資料Q255及Qn各自出現和讀取命 因此’和讀出資料Q255對應之存 和項出資料Qn對應之存取時間以 與其對應的比較結旲> ^ 士躲#、、隹，i τ权、。果之仏唬位準也在時刻tra，及trb， 各自發生Η位準—L位準及l位進—η你、、隹 ^ 人油上愈^ f , 千及L位早H位準之變化。與讀取命 令對應之讀出資料出現之瞎刿trn芬+ ^ m ^ ^ ^ ， 寻d tra及trb和比較結果之信號 位準變化之時刻t r a ’ 、t h， p弓 _ ^ ΛΑ t b之間之時間差相當於資料比較 電路90之一致比較動作時間Atcmp。
在時刻t2測試時刻信號EXT_UT變成活化，在經過△ Td後之時刻t3 ’在閃鎖電路7〇之時序控制節點（Nt)閃鎖時 亥“吕號LAT變成活化。在時刻七3之比較結果信號⑽之信號 位準利用閂鎖電路70閂鎖，作為測試輸出資料Εχτ—QLT輸 出。 一 在圖 15，表示 Tdex〇Tdin)<tac255+Atcmp 而且
Tdex( = Tdin)<taCn+Atcmp之情況，在測試時刻信號活化 之時刻t2以後，測試輸出資料Εχτ一QnLT之資料位準依然是 Η位準，不變化。 在圖16，表示調整測試時間差Tdex而變成
Tdex(=Tdin) = tac2 55+ Λΐοηρ 而且Tdex( = Tdin)<tacn+ △ temp之情況。在此情況，測試輸出資料Εχτ一qLT之資料位 準在時刻12以後發生Η位準—L位準之變化，並保持變化後 之L位準。 在圖17，表示使測試時間差Tdex更大而變成
2075-3921-PF.ptd 第27頁 495966 五、發明說明（24)
Tdex( = Tdin) = taCn+AtCfflp 而且Tdex( = Tdin)>tac255+A temp之情況。在此情況，測試輸出資料Εχτ一qlt之資 準在時刻t2以後，在時刻tra，一度變為[位準後， 二b’再回到Η位準，之後保持H位準。又，在資料、電】 90，比較3個以上之資料之一致的也可。 電路 於是，在半導體積體電路裝置13〇，藉著監視個數少 之測試輸出資#，可執行對於複數讀出資料之存取 :估。因❿’可減少存取時間之評估時使用之接腳 時可增加可並列的評估之記憶磁芯之個數。 冋 又，和半導體積體電路裝置12〇相比，也具有利 鎖電路可執行對於複數讀出資料之存取時間之 此1 ’在半導體積體電路裝置13〇之構造 ，含了 ：貝料比較電路9〇之處理時間之存取時成間子估 疋例如將評估對象之讀出資粗# 仁 最慢之讀出資料之兩個Ϊ ί = Ϊ取時間最快和 時間縮小成為評估對象 W又按照預測之存取 ㈣抑制成小 貝科之個數，可將處理時間^ 或者，藉著在延遲電路85加入處理 不含處理時間的評估存取時間。 P，也可 實施例4 #圖10所不之半導體積體電路裝置12〇相比，在還 2075-3921-PF.ptd 第28頁 五、發明說明（25) 包括比較閂鎖電路70及75之資料比較電路9〇上不同。資料 比較電路90，將閂鎖電路70及75各自閂鎖之閂鎖資料 nU\及Q2 5 5LAT之一致比較結果作為比較結果信號CMp輸 出。負料比較電路90在讀出資料Qn和以55之信號位準一致 之情況，將比較結果信號CMP設為H位準，·而在兩者不一致 之情況’將比較結果信號CMP設為L位準。 s藉著包括資料比較電路9 〇，半導體積體電路裝置14〇 問鎖電路70及75各自之輸出，而只將兩者之比較姑 乍為測試輸出資料EXT一CMP自測試資料輸出端子26輸 出。 半導體積體電路裝置14〇之其他部分之構造及動作， 因和圖10所示之半導體積體電路裝置12〇 一樣，不重複說 藉著採用這種構造，可減少存取時間之評估時使用之 接腳數，同時可增加可並列的評估之記憶磁芯之個數。
使1圖19、20以及21說明在半導體積體電路裝置14〇 之存取時間之量測。 ^ A 因響應外部時計信號EXT—CLK及測試時刻 仏號EXT — LAT，閃鎖電路7〇及75各自輸
及Q255LAT和圖！ ！之情況一樣，不重複說；門鎖貝胁LAT 此外，在半導體積體電路裝置14〇， 置資料比較電路9◦，和實施在例= S間路90之處理時間不會影響依照測試 、曰差之存取時間之評估。因此，利用測試時間差可 495966 五、發明說明（26) 直接正確的評估存取時間 在圖 19 ’ 表示Tdex( = Tdin)<tacn 而且 Tdex( = Tdin)<tac255之情況。在輸入測試時刻信號 EXT —LAT之時刻t2以後，測試輸出資料EXT-CMP之資料位準 依然是Η位準，不變化。 在圖20 ’表示藉著改變外部時間差Tdex而變成
Tdex( = Tdin) = tac255 而且 Tdex( = Tdin)<tacn 之情況。在此 情況，測試輸出資料EXT —CMP之資料位準在時刻t2以後發 生Η位準—L位準之變化，並保持變化後之l位準。在 輸出資料EXT — CMP顯示圖20所示之舉動之情況，表示測二 時間差Tdex比和可最快存取之讀出資料對應之存取時間 255長，但是比和存取最慢之讀出資料對應 取曰 間tacn短。 π I崎 在圖21，表示使測試時間差Tdex更大而變成 Tdex( = Tdin) = tacn&Tdex( = Tdin)>tac255 之情況。 Ϊ AlTA" #EXT-CMP ,χ /Λ
二位準後’ *時刻trb，以後再回到h位準： 位準。在測試輸出資料Εχτ 一 CMp顯示圖21 呆持H 況，表示測試時間差Td # ^ ^ ’、舉動之情 取時間tacn以： 係存取最慢之讀出資料之存 $著採用這種構造，可減少監視 =在實施例2所說明的一樣之存取時間之而之貝枓數，執行 J存取時間之量測時所需之接腳數減’、而’因 並列的量測存取時間之半導體積體電路裝；：：； =可 第30頁 2075-3921-PF.ptd 495966 五、發明說明（27) 參照圖22，在按照實施例4之存取時間之評估方 關於自存取時間之評估測試之開始（步驟sl〇〇)至閂鎖’ 信號LAT傳給閂鎖電路為止之步驟及用以將時計信麥、/ (EXT一CLK、CLK)及時序信號系（EXT —UT、LAT)之口 ^、 調整成同一之步驟（步驟S200)之執行，因m遲 一樣，不重複詳細說明。 闽^兄明的 在閂鎖時刻信號LAT傳到閂鎖電路7〇之時刻， 路70閂鎖記憶磁芯5〇輸出之讀出資料之資料位準。 在按照實施例4之存取時間之評估方法，閃鎖 虓LAT同時傳給並列配置之複數問鎖電路，這鎖ς ^ ==讀：！料(步驟S16°，）。在資料比較電路 = = 出資料是否一致(步驟S18°)。藉著將資； ^較電糊產生之比較結果信默貝科 外部取出後評估（步驟S185)，可減少 貝科由 資料，完成存取時間之評估測試（步驟S19(^之収輸出 實施例4之變形例 參照圖23，半導體積體電路裝 - 導體積體電路裝署—置50和圖17所不之半 不同。至於不包括延遲電路80及85上 樣，不重複說明 和+導體積體電路襄置- 已”兒月所示，在按照實施例4之丰| # μ φ @ & =構造藉著在閃鎖電路之= = = =裝 路了呵精度的執行以複數讀出資料為對象之存取車時電間之 2075-3921-PF.ptd 第31頁 麵 495966 五、發明說明（28) =估。因此’在至目前為止所說明之時計信號系之本來之 # 5虎延遲Δΐ(1(^Κ和關於閂鎖時刻之測試信號系本來之信 號延遲AtciLAT之間之差異充分小之情況，不再設置延遲 電路8 0及85 ’利用半導體積體電路裝置15〇之構造，可高 精度的量測存取時間。 實施例5
參照圖24 ’按照本發明之實施例5之半導體積體電路 裝置160和圖5所示之半導體積體電路裝置11〇相比，在不 必自外部輸入指定資料之閂鎖時刻之測試時刻信號 EXT一LAT上不同。因此，省略與其對應之測試信號輸入端 子2 4、佗號緩衝器4 4以及信號配線4 5。此外，在記憶磁芯 50，時計輸入節點nc和閂鎖電路7〇之時序控制節點“之間 只没置延遲電路95，替代延遲電路8〇及85。延遲電路95延 遲傳給記憶磁芯50之時計輸入節點化之時計信號CLK後， 將延遲電路傳給閂鎖電路7〇之時序控制節點Nt。 其次’使用圖25及圖26說明在半導體積體電路裝置 1 6 0之存取時間之量測。
▲ 口參照圖25，在時刻t0EXT一cu變成活化，在經過時計 仏號系之配線延遲AtdCLK後之時刻^，在記憶磁芯5〇之 時計輸入節點Nc時計信號CLK上升。 再在自時刻11經過延遲電路9 5之延遲時間Td丨y後之時 刻t5，在閂鎖電路7〇之時序控制節點“，時計信號上 升。響應之，閂鎖電路70閂鎖來自記憶磁芯5〇之讀出資料
495966 五、發明說明（29)
Qn。因此，在半導體積體電路裝置丨6 〇，藉著監視測試輸 出資料EXT一QnLT ’可判斷在延遲電路gg設定之延遲時間 Tdly和記憶磁芯50之存取時間tac之大小。 在圖25 ,表示TdlyCtac之情況，在讀出資料Qn出現與 讀取命令對應之資料位準Q〇n之前，因時計信號CLKD變成 活化，係問鎖電路70之輸出之測試輸出資料Εχτ一QnLT之資 料位準不會自/Q〇n變化。 ' 而，在圖26，表示Tdly = tac之情況。在時計信號CLKD 之活化時刻，因在讀出資料如出現與讀取命令對應之資料 位準QOn，係問鎖電路7〇之輸出之測試輸出資料EXT_QnLT 之資料位準自/QOn變為QOn。在以17>1：“之情況，因測試 輸出資料EXT—QnLT之資料位準也和圖26之情況一樣，測 輸出資料之舉動分成Tdly<tac之情況（圖25)和以 情況（圖2 6 ) 2種。 之 取時路95之延遲時間Tdly設為記憶磁芯50之存 ::可簡易的檢查記憶磁芯50是否滿足存取時間 "藉ί採？這種構造，不必自外部輸入測試所需之時列 仏號，就可置測存取時間。 、d 、>因而，可減少測試時所需之輸入信號數， 廷些信號對應之電路群。因此，可得到存取 了，>與 需之動作測試高效率化及電路面積減少之效果：之评估所 參照圖27，在按照實施例5之存取時間之評估方法， 第33頁 2075-3921-PF.ptd 五、發明說明（30) 存取時間之評估^< ^ 電路裝置110取入為了存 二驟^00)，因在半導體積體 令，外部時計信號變成、、舌化2之評估而產生之讀取命 號EXT—CLK產生時計作號(/驟^10)。依照外部時計信 S120) ^ 開始（步驟s 1 3 0 )。 °己隐磁芯5 0之讀出動作 延遲電路95將傳i ^ #
Tdly，產生用以指=鎖2 =時計信號CLK再延遲 奶〇。問鎖電路70在號⑽（步驟 鎖記憶磁芯5G輸出之讀出十之活化時刻響應’問 荖鈐屮門鸽啻」二 枓之資料位準（步驟S1 6〇)。藉 Γ步驟：Γ :閃鎖之讀出^ ’ 、’纟較延遲電路95之延遲時間Tdly和存取時 間tac ’可元成存取時間之評估測試（步驟si9〇)。 實施例5之變形例 參照圖28，按照本發明之實施例5之變形例之半導體 積體電路裝置170和圖24所示之半導體積體電路裝置16〇相 比在包括延遲電路195替代延遲電路95上不同。關於其 他部分之構造及動作，因和半導體積體電路裝置16〇一 樣’不重複說明。 延遲電路195在利用控制信號CDL可變更延遲時間Tdly 上和圖24所示之延遲電路95不同。 圖29係表示延遲電路195之構造之電路圖。 參照圖2 9，延遲電路1 9 5包含自記憶磁芯5 0之時計輸 2〇75-392l-PF.ptd 第34頁 495966 五、發明說明（31) 口入節點Nc接受時計信號CLK之串聯之以個（ffl ••自铁 二 號緩衝器和選擇性輸出2ro個信號缓衝器之各之於之信 擇器1 9 7。 曰 < 齋出之選 選擇器1 9 7接受^個信號緩衝器之各自 行%】。之選擇，產生時計信號CLO。按照 控制*號CDL執行在選擇器丨97之以··〗之選擇。:之 ^控制信號CDL設為m位元之數位信號，藉著將控制传’ ^ L、解媽，可將串聯之2m個信號緩衝器之中之一 作為時計信號CLKD，自延遲電路195輸出。 3出 藉著採用這種構造，可改變延遲電路195之 Tdly。因此，藉著邊改變控制信 ，^間 信號EXT_QnLT之信號位準，可量測存取時邊間皿視輸出測試 此外，半導體積體電路裝置110〜170所 5^記載為響應外部時計信號EXT_CU之輸㈣ 磁；，但是本發明之應用未限定為對於= 圮憶磁心之存取時間之評估。即，在本發明之 ，士 ^ :歹二址選通信號/RAS、行位址選通信號/ca ;於
替代外部時計信號EXT_CLK，對於非同 J 可應用本發明之構造。 生之屺It磁心也 又，對於半導體積體電路裝置110〜η 半導體積體電路裝置之外部供給外 在η: 測試時刻信號EXT_LAT，但是，也可援用//^-CLK及 路裝置内藏BIST(Built In Self Tesn φ導體積體電 路產生這些信號之構造。在此情：β 利用而電 θ 乂 ’者眼於在該BIST電路
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2075-3921-PF.ptd 495966 五、發明說明（32) 和成為評估對象之記憶磁芯之間之信號延遲，應用本發明 即可。 此外，在自實施例1至實施例5，代表性的說明存取時 間之量測，但是本發明之構造未限定為存取時間之量測， 藉著適當的變更輸入閂鎖電路之資料及規定閂鎖時刻之控 制信號之活化時刻，也可量測記憶磁芯5 0之其他之交流特 性。
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Claims (1)

  1. 六、申請專利範圍 1 · 一種 記憶電 内部節點傳 第一信 出動作始之 第一資 在經過既定 之信號位準 第二信 試時刻信號 信號延 號傳播延遲 少一方。 2 ·如申 中，該複數 之依照該記 間決定。 3 ·如申 中，還包括 號傳達路徑 之其他之（N 4.如申 中，N係2 ; 半導體積體電路裝置，包括： 執行並列的輪出複數資料之讀出動作， 送該複數資料之中之一個； ° 號傳達路徑，向該記憶電路傳送用以指士 控制信號； & 料閃鎖電路，響應自該控制信號變成活化開始 時間後活化之測試時刻信號，取入該内 二: 後保持； 印點 號傳達路徑，向該第一資料閂鎖電路傳送該 ;以及 、以 遲電路，為使在第一及第二信號傳達路抨之广 一致，配置於該第一及第二信號傳違路彳^之】 =專利範圍第1項之半導體積體電路裝置，其 貝料之中之一個按照對於該複數資料之各資、 憶電路之佈置設計之該讀出動作之預測所要時 請專利範圍第1項之半導體積體電路裝置，其 自第二至第N資料閂鎖電路，響應自該第二^ 接受之該測試時刻信號，取入該複數資料之°中 :1)個（N : 2以上之自然數）之各資料後保持。 明專利範圍第3項之半導體積體電路裝置，其 該複數資料之中之一個及其他一個按照對於該複數資
    二、中讀專利範圍 2之各資料之依照該記憶 預挪所要時間决定。心 置投計之該讀出動作之 專利範圍第3項 還包括資料比較雷政，广體積體電路裝置，复 鎖電路各自保持之i;;資：=自：第-至 6.如巾料㈣'—ϋ較結果。 中’還包括資料比較電路，^之番^導體積體電路裝置，其 料閂鎖電路之間，—；5亥記憶電路和該第—資 個及龙仙々u 向該内部節點輸出該複數資枓夕Γ 7 ΓΓΛ自然數)之-致比較結= 中，=申相專利範圍第6項之半導體積體電路裝置，其 料之各J 3::2 5一個及其他-個按照對於該複數資 預測所要時間^ ^亥δ己憶電路之佈置設計之該讀出動作之 中利範圍第1項之半導體積體電路裝置，其 定。該既疋時間按照該記憶電路之存取時間之規格值設 9· 一種半導體積體電路裝置，包括： = 執行並列的輸出複數資料之讀出動作； 作私ίί 徑’向該記憶電路傳送用以指示該讀出動 作始之控制信號； 延遲電路，自該信號傳達路徑接受該該控制信號，將 该控制信號延遲後產生内部時刻信號；以及 資料閃鎖電路’響應該内部時刻信號後取入該複數資 第38頁 2075-3921-PF.ptd 495966 六、申請專利範圍 料之中之至少一個後保持 10. 如申請專利範圍第9項之 中’在該延遲電路之延遲時：電路裝置，其 之規格值設定。 ，、、、 隐電路之存取時間 11. 如申專利範圍第9項之半導體 中，在該延遲電路之延遲時間-電路裝置，其 定。 I來自外部之控制信號設 12· —種内藏於半導體積體電路裝置 取時間之評估方法，包括下列步驟： °己憶電路之存 使用以對於該記憶電路指示並％ 出動作之開始之控制信號活化之步驟· ’複數f料之讀 向該記憶電路傳送活化之該控制传 在自該控制信號變成活化開始經過‘二： 和該控制信號獨立的活化之信號，使間後，響應 步驟； 、j w式時刻信號活化之 向閂鎖電路傳送活化之該測試 響應所傳送之該測試時刻信號之就； 入自該§己憶電路輸出之該複數資料 / ]貞電路取 之步驟；以及 、 之至少一個後保持 再：：控制信號及該測試時刻信號 — 遲後，向該記憶電路及該閂鎖電路 至少一方延 傳送之步驟。 之對應之至少一方 1 3·如申請專利範圍第丨2項之存 ^ 其中，該閂鎖電路保持該複數資料之中之0_之^平八估方法，
    2075-3921-PF.ptd 第39頁 495966 六、申請專利範圍 還包括輪出在該閂鎖電路所保八. 一致比較結果之步驟。 、以ϋ 77之資料間之 其中 定0 Ϊ4·如申睛專利範圍第12項之 ’該既疋0夺間按照該記憶電路日、間之評估方法， 15 -種内藏 子取時間之規格值設 取時間之評估方減去於Λ導括體積體電路裝置之” :吏用以對於該記憶電路指4出 之存 化之步驟； 出之開始之控制传^ 向該記憶電路傳送活化… 令該控制信辨％ 挖制信號夕本 半碑.m 遲既定時間後，產Γ步驟； 步驟，及 產生測試時列产a 響應該測試時刻信號5龙之 讀出資料之中之至少-個後保持之來自該記憶電路之
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