JP2003156531A - 半導体集積回路および半導体集積回路の試験方法 - Google Patents
半導体集積回路および半導体集積回路の試験方法Info
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- JP2003156531A JP2003156531A JP2001354403A JP2001354403A JP2003156531A JP 2003156531 A JP2003156531 A JP 2003156531A JP 2001354403 A JP2001354403 A JP 2001354403A JP 2001354403 A JP2001354403 A JP 2001354403A JP 2003156531 A JP2003156531 A JP 2003156531A
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R31/317—Testing of digital circuits
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Abstract
(57)【要約】
【課題】 通常試験モードから試験モードへの移行を確
実に行うとともに、試験時間を短縮する。 【解決手段】 試験コマンドをｎ回受信したときに複数
の試験のいずれかが起動される。また、最初の試験の起
動後、ｎ回より少ない所定の回数の試験コマンドを受信
する毎に、試験のいずれかが起動または終了される。２
回目以降の試験の起動または試験の終了させるために供
給される試験コマンドの回数が、最初の試験の起動のた
めに供給される試験コマンドの回数より少なくて済む。
このため２回目以降の試験時間を短縮できる。最初の試
験の起動は、試験コマンドをｎ回受信したときのみに起
動されるため、通常動作中にノイズ等により誤って試験
が起動されることはない。すなわち、集積回路の動作の
信頼性を低下させることなく、試験時間を短縮できる。
特に、複数の試験が連続して実行される場合に高い効果
が得られる。
実に行うとともに、試験時間を短縮する。 【解決手段】 試験コマンドをｎ回受信したときに複数
の試験のいずれかが起動される。また、最初の試験の起
動後、ｎ回より少ない所定の回数の試験コマンドを受信
する毎に、試験のいずれかが起動または終了される。２
回目以降の試験の起動または試験の終了させるために供
給される試験コマンドの回数が、最初の試験の起動のた
めに供給される試験コマンドの回数より少なくて済む。
このため２回目以降の試験時間を短縮できる。最初の試
験の起動は、試験コマンドをｎ回受信したときのみに起
動されるため、通常動作中にノイズ等により誤って試験
が起動されることはない。すなわち、集積回路の動作の
信頼性を低下させることなく、試験時間を短縮できる。
特に、複数の試験が連続して実行される場合に高い効果
が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、試験モードを有す
る半導体集積回路に関する。
る半導体集積回路に関する。
【０００２】
【従来の技術】試験モードを有する半導体集積回路とし
て、例えば、特開平２０００−２４３７９７号公報に開
示される技術が知られている。この半導体集積回路で
は、通常動作モードにおいて試験コマンドを複数回入力
したときに試験モードに移行する。このため、半導体集
積回路が通常動作時に誤って試験モードに移行すること
が防止される。
て、例えば、特開平２０００−２４３７９７号公報に開
示される技術が知られている。この半導体集積回路で
は、通常動作モードにおいて試験コマンドを複数回入力
したときに試験モードに移行する。このため、半導体集
積回路が通常動作時に誤って試験モードに移行すること
が防止される。
【０００３】
【発明が解決しようとする課題】しかしながら、例え
ば、半導体集積回路の製造後に複数の試験を実行する場
合、各試験毎にコマンド信号を複数回入力する必要があ
った。また、各試験の終了後にコマンド信号を複数回入
力して試験モードから通常動作モードに移行させる必要
があった。このため、複数の試験を連続して実行する場
合には、コマンド信号を多数回入力しなくてはならず、
試験時間が増加するという問題があった。本発明の目的
は、通常試験モードから試験モードへの移行を確実に行
うとともに、試験時間を短縮できる半導体集積回路を提
供することにある。
ば、半導体集積回路の製造後に複数の試験を実行する場
合、各試験毎にコマンド信号を複数回入力する必要があ
った。また、各試験の終了後にコマンド信号を複数回入
力して試験モードから通常動作モードに移行させる必要
があった。このため、複数の試験を連続して実行する場
合には、コマンド信号を多数回入力しなくてはならず、
試験時間が増加するという問題があった。本発明の目的
は、通常試験モードから試験モードへの移行を確実に行
うとともに、試験時間を短縮できる半導体集積回路を提
供することにある。
【０００４】
【課題を解決するための手段】請求項１の半導体集積回
路および請求項８の半導体集積回路の試験方法では、集
積回路内部において、試験コマンドをｎ回受信したとき
に複数の試験のいずれかを起動するためのエントリ信号
が出力される。また、最初のエントリ信号の出力後、ｎ
回より少ない所定の回数の試験コマンドを受信する毎
に、試験のいずれかを起動または終了するためのエント
リ信号が出力される。エントリ信号は、例えば、試験コ
マンドを受信するエントリ回路から出力される。
路および請求項８の半導体集積回路の試験方法では、集
積回路内部において、試験コマンドをｎ回受信したとき
に複数の試験のいずれかを起動するためのエントリ信号
が出力される。また、最初のエントリ信号の出力後、ｎ
回より少ない所定の回数の試験コマンドを受信する毎
に、試験のいずれかを起動または終了するためのエント
リ信号が出力される。エントリ信号は、例えば、試験コ
マンドを受信するエントリ回路から出力される。
【０００５】本発明では、２回目以降の試験の起動また
は試験の終了させるために供給される試験コマンドの回
数が、１回目より少なくて済む。このため２回目以降の
試験時間を短縮できる。最初の試験の起動は、試験コマ
ンドをｎ回受信したときのみに起動される。このため、
通常動作中にノイズ等により誤ってエントリ信号が生成
され、試験が実行されることはない。すなわち、集積回
路の動作の信頼性を低下させることなく、試験時間を短
縮できる。特に、複数の試験が連続して実行される場合
に高い効果が得られる。
は試験の終了させるために供給される試験コマンドの回
数が、１回目より少なくて済む。このため２回目以降の
試験時間を短縮できる。最初の試験の起動は、試験コマ
ンドをｎ回受信したときのみに起動される。このため、
通常動作中にノイズ等により誤ってエントリ信号が生成
され、試験が実行されることはない。すなわち、集積回
路の動作の信頼性を低下させることなく、試験時間を短
縮できる。特に、複数の試験が連続して実行される場合
に高い効果が得られる。
【０００６】請求項２の半導体集積回路および請求項９
の半導体集積回路の試験方法では、試験の起動または終
了は、試験コマンドとともにアドレス端子に供給される
アドレス信号に応じて識別される。例えば、集積回路に
形成されている試験制御回路は、エントリ信号に同期し
てアドレス信号を受信し、試験の起動または終了を制御
する試験制御信号を出力する。このため、受信した試験
コマンドに応じて試験を起動すべきか終了すべきかを容
易に識別できる。また、通常動作で使用するアドレス端
子を試験端子として共用できるため、試験端子を新たに
形成する必要はない。この結果、チップサイズの増加を
防止できる。
の半導体集積回路の試験方法では、試験の起動または終
了は、試験コマンドとともにアドレス端子に供給される
アドレス信号に応じて識別される。例えば、集積回路に
形成されている試験制御回路は、エントリ信号に同期し
てアドレス信号を受信し、試験の起動または終了を制御
する試験制御信号を出力する。このため、受信した試験
コマンドに応じて試験を起動すべきか終了すべきかを容
易に識別できる。また、通常動作で使用するアドレス端
子を試験端子として共用できるため、試験端子を新たに
形成する必要はない。この結果、チップサイズの増加を
防止できる。
【０００７】請求項３の半導体集積回路では、半導体集
積回路は、複数のメモリセルおよびメモリセルから読み
出されたデータを伝達するビット線を有するメモリコア
を有している。そして、エントリ信号により起動される
試験には、メモリセルのバーンイン試験およびバーンイ
ン試験後にビット線を所定の電圧にリセットするプリチ
ャージ動作試験が含まれている。一般に、バーンイン試
験は、集積回路を一定の期間動作し続けて初期不良を取
り除くために実行される。このため、バーンイン試験
は、他の試験に比べ試験時間が長い。したがって、本発
明をバーンイン試験の起動、終了に適用することによる
試験時間の短縮効果は大きい。
積回路は、複数のメモリセルおよびメモリセルから読み
出されたデータを伝達するビット線を有するメモリコア
を有している。そして、エントリ信号により起動される
試験には、メモリセルのバーンイン試験およびバーンイ
ン試験後にビット線を所定の電圧にリセットするプリチ
ャージ動作試験が含まれている。一般に、バーンイン試
験は、集積回路を一定の期間動作し続けて初期不良を取
り除くために実行される。このため、バーンイン試験
は、他の試験に比べ試験時間が長い。したがって、本発
明をバーンイン試験の起動、終了に適用することによる
試験時間の短縮効果は大きい。
【０００８】請求項４の半導体集積回路では、エントリ
回路は、第１回路、第２回路およびマスク回路を有して
いる。第１回路は、試験コマンドをｎ回受信したときに
第１エントリ信号を生成する。第２回路は、試験コマン
ドを所定の回数受信する毎に第２エントリ信号を生成す
る。マスク回路は、最初のエントリ信号が出力されるま
で第２エントリ信号をマスクし、最初のエントリ信号の
出力後に第１エントリ信号をマスクする。マスク回路
は、マスクされていない第１または第２エントリ信号を
エントリ信号として出力する。このため、簡易な回路に
よってエントリ信号を容易に生成できる。
回路は、第１回路、第２回路およびマスク回路を有して
いる。第１回路は、試験コマンドをｎ回受信したときに
第１エントリ信号を生成する。第２回路は、試験コマン
ドを所定の回数受信する毎に第２エントリ信号を生成す
る。マスク回路は、最初のエントリ信号が出力されるま
で第２エントリ信号をマスクし、最初のエントリ信号の
出力後に第１エントリ信号をマスクする。マスク回路
は、マスクされていない第１または第２エントリ信号を
エントリ信号として出力する。このため、簡易な回路に
よってエントリ信号を容易に生成できる。
【０００９】請求項５の半導体集積回路では、試験コマ
ンドは、複数ビットからなるコマンド端子に供給される
コマンド信号のうち、通常動作で使用しない組み合わせ
により認識される。すなわち、通常動作で使用するコマ
ンド端子を試験を実行するための試験端子として共用で
きる。この結果、試験端子を新たに形成する必要はな
く、チップサイズの増加を防止できる。
ンドは、複数ビットからなるコマンド端子に供給される
コマンド信号のうち、通常動作で使用しない組み合わせ
により認識される。すなわち、通常動作で使用するコマ
ンド端子を試験を実行するための試験端子として共用で
きる。この結果、試験端子を新たに形成する必要はな
く、チップサイズの増加を防止できる。
【００１０】請求項６の半導体集積回路では、最初のエ
ントリ信号が出力された後、集積回路の状態は、通常動
作モードから試験モードに移行する。試験モード時に
は、通常動作のみで使用する回路の動作を停止すること
が可能である。このため、２回目以降の試験コマンドの
受信回数を１回目の試験コマンドの受信回数に比べ減ら
しても、集積回路の動作の信頼性が低下することはな
い。
ントリ信号が出力された後、集積回路の状態は、通常動
作モードから試験モードに移行する。試験モード時に
は、通常動作のみで使用する回路の動作を停止すること
が可能である。このため、２回目以降の試験コマンドの
受信回数を１回目の試験コマンドの受信回数に比べ減ら
しても、集積回路の動作の信頼性が低下することはな
い。
【００１１】請求項７の半導体集積回路では、最初のエ
ントリ信号の出力後、試験コマンドを１回受信する毎に
エントリ信号が出力される。試験モードへの移行後、最
小回数の試験コマンドの受信により試験を起動・終了す
ることで、従来に比べ試験時間を大幅に短縮できる。最
初の試験を実行するためには、試験コマンドを複数回受
信する必要があるため、通常動作中にノイズ等により誤
ってエントリ信号が生成され、試験が実行されることは
ない。
ントリ信号の出力後、試験コマンドを１回受信する毎に
エントリ信号が出力される。試験モードへの移行後、最
小回数の試験コマンドの受信により試験を起動・終了す
ることで、従来に比べ試験時間を大幅に短縮できる。最
初の試験を実行するためには、試験コマンドを複数回受
信する必要があるため、通常動作中にノイズ等により誤
ってエントリ信号が生成され、試験が実行されることは
ない。
【００１２】請求項１０の半導体集積回路の試験方法で
は、通常動作モードにおいて、試験コマンドをｎ回受信
したときに試験要求が受け付けられ、集積回路の状態
は、試験モードに移行する。そして、試験コマンドとと
もにアドレス端子に供給されるアドレス信号に応じて複
数の試験のいずれかが実行される。試験モードにおい
て、試験コマンドをｎ回より少ない所定の回数受ける毎
に試験要求が受け付けられ、試験コマンドとともに供給
されるアドレス信号に応じて、試験のいずれかが実行さ
れる。あるいは、集積回路の状態が、試験モードから通
常動作モードに移行する。本発明においても、２回目以
降の試験時間を短縮できる。通常動作中にノイズ等によ
り誤ってエントリ信号が生成され、試験が実行されるこ
とはない。このため、集積回路の動作の信頼性を低下さ
せることなく、試験時間を短縮できる。また、複数の試
験項目のうち、起動または終了すべき試験を容易に識別
できる。通常動作で使用するアドレス端子を試験端子と
して共用できるため、試験端子を新たに形成する必要は
なく、チップサイズの増加を防止できる。
は、通常動作モードにおいて、試験コマンドをｎ回受信
したときに試験要求が受け付けられ、集積回路の状態
は、試験モードに移行する。そして、試験コマンドとと
もにアドレス端子に供給されるアドレス信号に応じて複
数の試験のいずれかが実行される。試験モードにおい
て、試験コマンドをｎ回より少ない所定の回数受ける毎
に試験要求が受け付けられ、試験コマンドとともに供給
されるアドレス信号に応じて、試験のいずれかが実行さ
れる。あるいは、集積回路の状態が、試験モードから通
常動作モードに移行する。本発明においても、２回目以
降の試験時間を短縮できる。通常動作中にノイズ等によ
り誤ってエントリ信号が生成され、試験が実行されるこ
とはない。このため、集積回路の動作の信頼性を低下さ
せることなく、試験時間を短縮できる。また、複数の試
験項目のうち、起動または終了すべき試験を容易に識別
できる。通常動作で使用するアドレス端子を試験端子と
して共用できるため、試験端子を新たに形成する必要は
なく、チップサイズの増加を防止できる。
【００１３】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図中、太線で示した信号線は、複数本
で構成されている。末尾に"Z"が付く信号は、正論理を
示し、末尾に"B"または"X"が付く信号は、負論理を示し
ている。図１は、本発明の半導体集積回路の一実施形態
を示している。この半導体集積回路は、シリコン基板上
にCMOSプロセスを使用してクロック非同期のDRAMとして
形成されている。DRAMは、エントリデコーダ１０とエン
トリ生成回路１２とを有するエントリ回路１４、アドレ
スデコーダ１６、試験制御回路１８、複数の試験起動回
路２０（２０ａ、２０ｂ、２０ｃ、...）、動作制御回
路２２およびメモリコア２４を有している。図中、信号
線の端の丸印は、外部端子を示している。
用いて説明する。図中、太線で示した信号線は、複数本
で構成されている。末尾に"Z"が付く信号は、正論理を
示し、末尾に"B"または"X"が付く信号は、負論理を示し
ている。図１は、本発明の半導体集積回路の一実施形態
を示している。この半導体集積回路は、シリコン基板上
にCMOSプロセスを使用してクロック非同期のDRAMとして
形成されている。DRAMは、エントリデコーダ１０とエン
トリ生成回路１２とを有するエントリ回路１４、アドレ
スデコーダ１６、試験制御回路１８、複数の試験起動回
路２０（２０ａ、２０ｂ、２０ｃ、...）、動作制御回
路２２およびメモリコア２４を有している。図中、信号
線の端の丸印は、外部端子を示している。
【００１４】エントリデコーダ１０は、DRAMの外部から
コマンド信号CMD（チップイネーブル信号CEB、上位バイ
ト信号UBB、下位バイト信号LBB、書き込みイネーブル信
号WEB、出力イネーブル信号OEB）を受け、エントリ生成
回路１２からエントリ信号ENTRYZを受け、第１エントリ
信号TMENTZまたは第２エントリ信号PCTLXを出力する。
チップイネーブル信号CEB、上位バイト信号UBB、下位バ
イト信号LBB、書き込みイネーブル信号WEB、出力イネー
ブル信号OEBは、コマンド端子（チップイネーブル端
子、上位バイト端子、下位バイト端子、書き込みイネー
ブル端子、および出力イネーブル端子）を介してそれぞ
れ供給される。チップイネーブル信号CEB、上位バイト
信号UBB、下位バイト信号LBB、書き込みイネーブル信号
WEB、出力イネーブル信号OEBは、読み出し動作および書
き込み動作等の通常動作時（通常動作モード）および後
述する試験モード時に使用するコマンド信号CMDであ
る。エントリ生成回路１２は、第１および第２エントリ
信号TMENTZ、PCTLXと試験モード信号TESZとを受け、エ
ントリ信号ENTRYZを出力する。エントリ信号ENTRYZは、
試験を起動または終了するために試験制御回路１８に出
力される試験要求である。
コマンド信号CMD（チップイネーブル信号CEB、上位バイ
ト信号UBB、下位バイト信号LBB、書き込みイネーブル信
号WEB、出力イネーブル信号OEB）を受け、エントリ生成
回路１２からエントリ信号ENTRYZを受け、第１エントリ
信号TMENTZまたは第２エントリ信号PCTLXを出力する。
チップイネーブル信号CEB、上位バイト信号UBB、下位バ
イト信号LBB、書き込みイネーブル信号WEB、出力イネー
ブル信号OEBは、コマンド端子（チップイネーブル端
子、上位バイト端子、下位バイト端子、書き込みイネー
ブル端子、および出力イネーブル端子）を介してそれぞ
れ供給される。チップイネーブル信号CEB、上位バイト
信号UBB、下位バイト信号LBB、書き込みイネーブル信号
WEB、出力イネーブル信号OEBは、読み出し動作および書
き込み動作等の通常動作時（通常動作モード）および後
述する試験モード時に使用するコマンド信号CMDであ
る。エントリ生成回路１２は、第１および第２エントリ
信号TMENTZ、PCTLXと試験モード信号TESZとを受け、エ
ントリ信号ENTRYZを出力する。エントリ信号ENTRYZは、
試験を起動または終了するために試験制御回路１８に出
力される試験要求である。
【００１５】アドレスデコーダ１６は、DRAMの外部から
供給されるアドレス信号ADDを受信し、内部アドレス信
号A0Z-A5Z、IADを出力する。内部アドレス信号A0Z-A5Z
は、アドレス信号ADDの下位３ビットが"0-5"を示すとき
にそれぞれ高レベルに変化する。内部アドレス信号IAD
は、アドレス信号ADDの各ビット毎（４ビット目以降）
に生成される正論理の信号および負論理の信号である。
供給されるアドレス信号ADDを受信し、内部アドレス信
号A0Z-A5Z、IADを出力する。内部アドレス信号A0Z-A5Z
は、アドレス信号ADDの下位３ビットが"0-5"を示すとき
にそれぞれ高レベルに変化する。内部アドレス信号IAD
は、アドレス信号ADDの各ビット毎（４ビット目以降）
に生成される正論理の信号および負論理の信号である。
【００１６】試験制御回路１８は、後述する試験コマン
ドとともにアドレス端子に供給されるアドレス信号ADD
（内部アドレス信号A0Z-A5Z）をエントリ信号ENTRYZに
同期して受信し、受信した内部アドレス信号A0Z-A5Zに
応じて試験の起動または終了を制御する試験開始信号EN
TZ、プリチャージ信号PREZ、および試験終了信号EXTZを
出力する。試験開始信号ENTZ、プリチャージ信号PREZ、
および試験終了信号EXTZは、試験モード時に実行される
試験を制御する試験制御信号である。
ドとともにアドレス端子に供給されるアドレス信号ADD
（内部アドレス信号A0Z-A5Z）をエントリ信号ENTRYZに
同期して受信し、受信した内部アドレス信号A0Z-A5Zに
応じて試験の起動または終了を制御する試験開始信号EN
TZ、プリチャージ信号PREZ、および試験終了信号EXTZを
出力する。試験開始信号ENTZ、プリチャージ信号PREZ、
および試験終了信号EXTZは、試験モード時に実行される
試験を制御する試験制御信号である。
【００１７】各試験起動回路２０（２０ａ、２０ｂ、２
０ｃ、...）は、試験開始信号ENTZ、プリチャージ信号P
REZ、および試験終了信号EXTZ、および内部アドレス信
号IADを受け、試験起動信号TESTZ（TEST0Z、TEST1Z、TE
ST2Z、...）を出力する。この実施形態では、試験起動
回路２０ａは、バーンイン試験を起動し、試験起動回路
２０ｂは、セルフリフレッシュ動作の周期を測定するリ
フレッシュ周期試験を起動し、試験起動回路２０ｃは、
セルフリフレッシュ動作の周期を変更するリフレッシュ
周期のトリミング試験を起動する。ここで、バーンイン
試験とは、初期不良を取り除くために、DRAM内の回路の
動作を一定の期間続ける試験である。セルフリフレッシ
ュ動作とは、DRAM内部でリフレッシュ要求を周期的に発
生させ、外部からのリフレッシュコマンドを受けること
なくリフレッシュを自動で実行する動作である。リフレ
ッシュ要求は、発振器（タイマ）の周期を利用して発生
させるため、周期の測定および周期を最適にするための
トリミングが必要になる。
０ｃ、...）は、試験開始信号ENTZ、プリチャージ信号P
REZ、および試験終了信号EXTZ、および内部アドレス信
号IADを受け、試験起動信号TESTZ（TEST0Z、TEST1Z、TE
ST2Z、...）を出力する。この実施形態では、試験起動
回路２０ａは、バーンイン試験を起動し、試験起動回路
２０ｂは、セルフリフレッシュ動作の周期を測定するリ
フレッシュ周期試験を起動し、試験起動回路２０ｃは、
セルフリフレッシュ動作の周期を変更するリフレッシュ
周期のトリミング試験を起動する。ここで、バーンイン
試験とは、初期不良を取り除くために、DRAM内の回路の
動作を一定の期間続ける試験である。セルフリフレッシ
ュ動作とは、DRAM内部でリフレッシュ要求を周期的に発
生させ、外部からのリフレッシュコマンドを受けること
なくリフレッシュを自動で実行する動作である。リフレ
ッシュ要求は、発振器（タイマ）の周期を利用して発生
させるため、周期の測定および周期を最適にするための
トリミングが必要になる。
【００１８】動作制御回路２２は、試験モード時に試験
起動信号TESTZ（TEST0Z、TEST1Z、TEST2Z、...）を受
け、メモリコア２４を試験するための制御信号CNTを出
力し、試験の実行時に高レベルの試験モード信号TESZを
出力する。また、動作制御回路２２は、通常動作モード
時にコマンド信号CMDのデコード信号（図示せず）を受
け、読み出し動作、書き込み動作、またはリフレッシュ
動作を実行するための制御信号CNTをメモリコア２４に
出力する。
起動信号TESTZ（TEST0Z、TEST1Z、TEST2Z、...）を受
け、メモリコア２４を試験するための制御信号CNTを出
力し、試験の実行時に高レベルの試験モード信号TESZを
出力する。また、動作制御回路２２は、通常動作モード
時にコマンド信号CMDのデコード信号（図示せず）を受
け、読み出し動作、書き込み動作、またはリフレッシュ
動作を実行するための制御信号CNTをメモリコア２４に
出力する。
【００１９】メモリコア２４は、転送トランジスタおよ
びキャパシタを含む複数のメモリセルMC、メモリセルMC
の転送トランジスタのゲートに接続されたワード線WL、
および転送トランジスタのデータ入出力ノードに接続さ
れたビット線BLを有している。ビット線は、コラムスイ
ッチ（図示せず）を介してメモリセルMCから読み出され
た読み出しデータをデータ線DLに伝達し、データ線DLを
介してデータ入出力端子DQから供給される書き込みデー
タをメモリセルMCに伝達する。
びキャパシタを含む複数のメモリセルMC、メモリセルMC
の転送トランジスタのゲートに接続されたワード線WL、
および転送トランジスタのデータ入出力ノードに接続さ
れたビット線BLを有している。ビット線は、コラムスイ
ッチ（図示せず）を介してメモリセルMCから読み出され
た読み出しデータをデータ線DLに伝達し、データ線DLを
介してデータ入出力端子DQから供給される書き込みデー
タをメモリセルMCに伝達する。
【００２０】この実施形態では、データ入出力端子DQ
は、１６ビットで構成されている。上位バイト信号UBB
が低レベルのとき、上位の８ビットが有効になり、下位
バイト信号LBBが低レベルのとき、下位の８ビットが有
効になる。図２は、図１に示したエントリデコーダ１０
の詳細を示している。エントリデコーダ１０は、デコー
ダ１０ａ、パルス発生器１０ｂ、リセット回路１０ｃ、
およびシフトレジスタ２６を有している。パルス発生器
１０ｂおよびリセット回路１０ｃに形成されている抵抗
記号を記載したインバータは、遅延回路を含んでいる。
は、１６ビットで構成されている。上位バイト信号UBB
が低レベルのとき、上位の８ビットが有効になり、下位
バイト信号LBBが低レベルのとき、下位の８ビットが有
効になる。図２は、図１に示したエントリデコーダ１０
の詳細を示している。エントリデコーダ１０は、デコー
ダ１０ａ、パルス発生器１０ｂ、リセット回路１０ｃ、
およびシフトレジスタ２６を有している。パルス発生器
１０ｂおよびリセット回路１０ｃに形成されている抵抗
記号を記載したインバータは、遅延回路を含んでいる。
【００２１】デコーダ１０ａは、低レベルのチップイネ
ーブル信号CEB、書き込みイネーブル信号WEB、および高
レベルの上位バイト信号UBB、下位バイト信号LBBを受け
たときに、低レベルの試験活性化信号TACTXを出力す
る。パルス発生器１０ｂは、試験活性化信号TACTXが低
レベルのときに、出力イネーブル信号OEBの立ち下がり
エッジに同期してパルス信号TCMDZ、TCMDXを出力する。
読み出し動作または書き込み動作等の通常動作におい
て、書き込みイネーブル信号WEBと出力イネーブル信号O
EBが同時に低レベルに変化することはない。このよう
に、コマンド端子から供給されるコマンド信号CMDのう
ち、通常動作で使用しないコマンド信号CMDの組み合わ
せが、試験を実行するための試験コマンドとして使用さ
れる。すなわち、エントリデコーダ１０は、低レベルの
チップイネーブル信号CEB、書き込みイネーブル信号WE
B、出力イネーブル信号OEB、および高レベルの上位バイ
ト信号UBB、下位バイト信号LBBを同時に受けたときに、
試験コマンドの供給を認識する。
ーブル信号CEB、書き込みイネーブル信号WEB、および高
レベルの上位バイト信号UBB、下位バイト信号LBBを受け
たときに、低レベルの試験活性化信号TACTXを出力す
る。パルス発生器１０ｂは、試験活性化信号TACTXが低
レベルのときに、出力イネーブル信号OEBの立ち下がり
エッジに同期してパルス信号TCMDZ、TCMDXを出力する。
読み出し動作または書き込み動作等の通常動作におい
て、書き込みイネーブル信号WEBと出力イネーブル信号O
EBが同時に低レベルに変化することはない。このよう
に、コマンド端子から供給されるコマンド信号CMDのう
ち、通常動作で使用しないコマンド信号CMDの組み合わ
せが、試験を実行するための試験コマンドとして使用さ
れる。すなわち、エントリデコーダ１０は、低レベルの
チップイネーブル信号CEB、書き込みイネーブル信号WE
B、出力イネーブル信号OEB、および高レベルの上位バイ
ト信号UBB、下位バイト信号LBBを同時に受けたときに、
試験コマンドの供給を認識する。
【００２２】リセット回路１０ｃは、高レベルのスター
ト信号STTZおよび高レベルの試験活性化信号TACTXのい
ずれかを受けたとき、または高レベルのエントリ信号EN
TRYZを受けてから所定の期間後にリセット信号RSTZを出
力する。シフトレジスタ２６は、リセット信号RSTZの低
レベル時に動作する。シフトレジスタ２６は、最初のパ
ルス信号TCMDZ、TCMDXに応答して第２エントリ信号PCTL
Xを低レベルに変化させ、４回目のパルス信号TCMDZ、TC
MDXに応答して第１エントリ信号TMENTZを高レベルに変
化させる。第１および第２エントリ信号TMENTZ、PCTLX
は、リセット信号RSTZの高レベル時にリセットされ、低
レベルおよび高レベルにそれぞれ変化する。
ト信号STTZおよび高レベルの試験活性化信号TACTXのい
ずれかを受けたとき、または高レベルのエントリ信号EN
TRYZを受けてから所定の期間後にリセット信号RSTZを出
力する。シフトレジスタ２６は、リセット信号RSTZの低
レベル時に動作する。シフトレジスタ２６は、最初のパ
ルス信号TCMDZ、TCMDXに応答して第２エントリ信号PCTL
Xを低レベルに変化させ、４回目のパルス信号TCMDZ、TC
MDXに応答して第１エントリ信号TMENTZを高レベルに変
化させる。第１および第２エントリ信号TMENTZ、PCTLX
は、リセット信号RSTZの高レベル時にリセットされ、低
レベルおよび高レベルにそれぞれ変化する。
【００２３】図３は、図２に示したシフトレジスタ２６
の詳細を示している。シフトレジスタ２６は、４つの記
憶段２６ａ、２６ｂ、２６ｃ、２６ｄを有している。記
憶段２６ａ、２６ｂ、２６ｃは、直列に接続されたCMOS
伝達ゲート、NORゲート、CMOS伝達ゲート、およびイン
バータと、NORゲートの出力を入力に帰還するクロック
トインバータと、インバータの出力を入力に帰還するク
ロックトインバータとを有している。記憶段２６ｄは、
直列に接続されたCMOS伝達ゲート、NORゲート、および
インバータと、NORゲートの出力を入力に帰還するクロ
ックトインバータとを有している。
の詳細を示している。シフトレジスタ２６は、４つの記
憶段２６ａ、２６ｂ、２６ｃ、２６ｄを有している。記
憶段２６ａ、２６ｂ、２６ｃは、直列に接続されたCMOS
伝達ゲート、NORゲート、CMOS伝達ゲート、およびイン
バータと、NORゲートの出力を入力に帰還するクロック
トインバータと、インバータの出力を入力に帰還するク
ロックトインバータとを有している。記憶段２６ｄは、
直列に接続されたCMOS伝達ゲート、NORゲート、および
インバータと、NORゲートの出力を入力に帰還するクロ
ックトインバータとを有している。
【００２４】各記憶段２６ａ、２６ｂ、２６ｃ、２６ｄ
において、NORゲートの入力に接続されたCMOS伝達ゲー
トは、パルス信号TCMDZが高レベルのときにオンする。
インバータの入力に接続されたCMOS伝達ゲートは、パル
ス信号TCMDZが低レベルのときにオンする。NORゲートの
他方の入力は、リセット信号RSTZを受けている。NORゲ
ートに接続されたクロックトインバータは、パルス信号
TCMDZが低レベルのときに動作する。インバータに接続
されたクロックトインバータは、パルス信号TCMDZが高
レベルのときに動作する。シフトレジスタ２６は、リセ
ット信号RSTZの解除後に試験コマンドを４回受信したと
きに第１エントリ信号TMENTZを生成する第１回路の機能
と、リセット信号RSTZの解除後に試験コマンドを受信す
る毎に第２エントリ信号PCTLXを生成する第２回路の機
能とを有している。
において、NORゲートの入力に接続されたCMOS伝達ゲー
トは、パルス信号TCMDZが高レベルのときにオンする。
インバータの入力に接続されたCMOS伝達ゲートは、パル
ス信号TCMDZが低レベルのときにオンする。NORゲートの
他方の入力は、リセット信号RSTZを受けている。NORゲ
ートに接続されたクロックトインバータは、パルス信号
TCMDZが低レベルのときに動作する。インバータに接続
されたクロックトインバータは、パルス信号TCMDZが高
レベルのときに動作する。シフトレジスタ２６は、リセ
ット信号RSTZの解除後に試験コマンドを４回受信したと
きに第１エントリ信号TMENTZを生成する第１回路の機能
と、リセット信号RSTZの解除後に試験コマンドを受信す
る毎に第２エントリ信号PCTLXを生成する第２回路の機
能とを有している。
【００２５】図４は、図３に示したシフトレジスタ２６
の動作を示している。この例では、出力イネーブル信号
OEBが４回活性化される（図４（ａ））。また、チップ
イネーブル信号CEB、書き込みイネーブル信号WEBは低レ
ベルに変化しており、上位バイト信号UBB、下位バイト
信号LBBは、高レベルに変化しているため（図示せ
ず）、試験活性化信号TACTXは、低レベルを保持してい
る。出力イネーブル信号OEBおよび試験活性化信号TACTX
の活性化に応答して、パルス信号TCMDZ、TCMDXが生成さ
れる。タイミング図の始まりにおいて、シフトレジスタ
２６はリセットされており、ノードN1、N3、N5、N7は、
低レベルに変化している（図４（ｂ）、（ｃ）、
（ｄ）、（ｅ））。
の動作を示している。この例では、出力イネーブル信号
OEBが４回活性化される（図４（ａ））。また、チップ
イネーブル信号CEB、書き込みイネーブル信号WEBは低レ
ベルに変化しており、上位バイト信号UBB、下位バイト
信号LBBは、高レベルに変化しているため（図示せ
ず）、試験活性化信号TACTXは、低レベルを保持してい
る。出力イネーブル信号OEBおよび試験活性化信号TACTX
の活性化に応答して、パルス信号TCMDZ、TCMDXが生成さ
れる。タイミング図の始まりにおいて、シフトレジスタ
２６はリセットされており、ノードN1、N3、N5、N7は、
低レベルに変化している（図４（ｂ）、（ｃ）、
（ｄ）、（ｅ））。
【００２６】まず、最初のパルス信号TCMDZの立ち上が
りエッジ（=TCMDXの立ち下がりエッジ）に同期して、記
憶段２６ａのNORゲートの入力に低レベルが伝達され、
ノードN1が高レベルに変化する（図４（ｆ））。次に最
初のパルス信号TCMDZの立ち下がりエッジに同期して、
ノードN1のレベルがインバータを介してノードN2に伝達
され、ノードN2が低レベルに変化する（図４（ｇ））。
ノードN2のレベルは、第２エントリ信号PCTLXとして出
力される。
りエッジ（=TCMDXの立ち下がりエッジ）に同期して、記
憶段２６ａのNORゲートの入力に低レベルが伝達され、
ノードN1が高レベルに変化する（図４（ｆ））。次に最
初のパルス信号TCMDZの立ち下がりエッジに同期して、
ノードN1のレベルがインバータを介してノードN2に伝達
され、ノードN2が低レベルに変化する（図４（ｇ））。
ノードN2のレベルは、第２エントリ信号PCTLXとして出
力される。
【００２７】同様にして、パルス信号TCMDZの立ち上が
りエッジおよび立ち下がりエッジに同期して、ノードN
3、N5、N7が順次高レベルに変化し、ノードN4、N6が順
次低レベルに変化する（図４（ｈ）、（ｉ）、
（ｊ））。ノードN7の高レベルに応答してノードN8が低
レベルに変化し、第１エントリ信号TMENTZが高レベルに
変化する（図４（ｋ））。
りエッジおよび立ち下がりエッジに同期して、ノードN
3、N5、N7が順次高レベルに変化し、ノードN4、N6が順
次低レベルに変化する（図４（ｈ）、（ｉ）、
（ｊ））。ノードN7の高レベルに応答してノードN8が低
レベルに変化し、第１エントリ信号TMENTZが高レベルに
変化する（図４（ｋ））。
【００２８】この後、第１エントリ信号TMENTZに応答し
てエントリ信号ENTRYZが生成される（図４（ｌ））。エ
ントリ信号ENTRYZに同期してリセット信号RSTZが生成さ
れ（図４（ｍ））、シフトレジスタ２６がリセットされ
る（図４（ｎ））。図５は、図１に示したエントリ生成
回路１２の詳細を示している。エントリ生成回路１２
は、試験モード信号TESZの高レベル時に動作するNANDゲ
ート１２ａ、試験モード信号TESZの低レベル時に動作す
るNANDゲート１２ｂ、およびNANDゲート１２ａ、１２ｂ
の出力を受け、エントリ信号ENTRYZを出力するNANDゲー
ト１２ｃ（負論理のORゲート）を有している。エントリ
生成回路１２は、DRAMが試験モード（TESZ=高レベル）
のときに、第２エントリ信号PCTLXに同期してエントリ
信号ENTRYZを出力し、DRAMが通常動作モード（TESZ=低
レベル）のときに、第１エントリ信号TMENTZに同期して
エントリ信号ENTRYZを出力する。試験モード信号TESZ
は、最初のエントリ信号ENTRYZの出力に対応して低レベ
ルから高レベルに変化する。このため、エントリ生成回
路１２は、最初のエントリ信号ENTRYZが出力されるまで
第２エントリ信号PCTLXをマスクし、最初のエントリ信
号ENTRYZの出力後に第１エントリ信号TMENTZをマスク
し、マスクされていない第１または第２エントリ信号TM
ENTZ、PCTLXをエントリ信号ENTRYZとして出力する。す
なわち、エントリ生成回路１２は、第１または第２エン
トリ信号TMENTZ、PCTLXをマスクするマスク回路として
動作する。このように、簡易なシフトレジスタ２６とエ
ントリ生成回路１２とによりエントリ信号ENTRYZを生成
できる。
てエントリ信号ENTRYZが生成される（図４（ｌ））。エ
ントリ信号ENTRYZに同期してリセット信号RSTZが生成さ
れ（図４（ｍ））、シフトレジスタ２６がリセットされ
る（図４（ｎ））。図５は、図１に示したエントリ生成
回路１２の詳細を示している。エントリ生成回路１２
は、試験モード信号TESZの高レベル時に動作するNANDゲ
ート１２ａ、試験モード信号TESZの低レベル時に動作す
るNANDゲート１２ｂ、およびNANDゲート１２ａ、１２ｂ
の出力を受け、エントリ信号ENTRYZを出力するNANDゲー
ト１２ｃ（負論理のORゲート）を有している。エントリ
生成回路１２は、DRAMが試験モード（TESZ=高レベル）
のときに、第２エントリ信号PCTLXに同期してエントリ
信号ENTRYZを出力し、DRAMが通常動作モード（TESZ=低
レベル）のときに、第１エントリ信号TMENTZに同期して
エントリ信号ENTRYZを出力する。試験モード信号TESZ
は、最初のエントリ信号ENTRYZの出力に対応して低レベ
ルから高レベルに変化する。このため、エントリ生成回
路１２は、最初のエントリ信号ENTRYZが出力されるまで
第２エントリ信号PCTLXをマスクし、最初のエントリ信
号ENTRYZの出力後に第１エントリ信号TMENTZをマスク
し、マスクされていない第１または第２エントリ信号TM
ENTZ、PCTLXをエントリ信号ENTRYZとして出力する。す
なわち、エントリ生成回路１２は、第１または第２エン
トリ信号TMENTZ、PCTLXをマスクするマスク回路として
動作する。このように、簡易なシフトレジスタ２６とエ
ントリ生成回路１２とによりエントリ信号ENTRYZを生成
できる。
【００２９】図６は、図１に示した試験制御回路１８の
詳細を示している。試験制御回路１８は、内部アドレス
信号A0Z-A5Zをデコードするアドレスデコーダ１８ａ、
アドレスデコーダ１８の出力およびエントリ信号ENTRYZ
を受け、試験終了信号EXTZ、試験開始信号ENTZ、および
プリチャージ信号PREZをそれぞれ出力するNAND回路１８
ｂ、１８ｃ、１８ｄを有している。
詳細を示している。試験制御回路１８は、内部アドレス
信号A0Z-A5Zをデコードするアドレスデコーダ１８ａ、
アドレスデコーダ１８の出力およびエントリ信号ENTRYZ
を受け、試験終了信号EXTZ、試験開始信号ENTZ、および
プリチャージ信号PREZをそれぞれ出力するNAND回路１８
ｂ、１８ｃ、１８ｄを有している。
【００３０】アドレスデコーダ１８ａは、内部アドレス
信号A0Z-A5Zが２進数で"000000"、"000001"のとき、デ
コード信号00Z、01Zをそれぞれ高レベルにし、内部アド
レス信号A0Z-A5Zが２進数で"000000"、"000001"以外の
とき、デコード信号XXZを高レベルにする。NAND回路１
８ｂは、内部アドレス信号A0Z-A5Zが"000000"のとき、
エントリ信号ENTRYZに同期して試験終了信号EXTZを出力
する。NAND回路１８ｂは、内部アドレス信号A0Z-A5Zが"
000001"および"000001"以外のとき、エントリ信号ENTRY
Zに同期して試験開始信号ENTZを出力する。NAND回路１
８ｃは、内部アドレス信号A0Z-A5Zが"000001"のとき、
エントリ信号ENTRYZに同期してプリチャージ信号PREZを
出力する。
信号A0Z-A5Zが２進数で"000000"、"000001"のとき、デ
コード信号00Z、01Zをそれぞれ高レベルにし、内部アド
レス信号A0Z-A5Zが２進数で"000000"、"000001"以外の
とき、デコード信号XXZを高レベルにする。NAND回路１
８ｂは、内部アドレス信号A0Z-A5Zが"000000"のとき、
エントリ信号ENTRYZに同期して試験終了信号EXTZを出力
する。NAND回路１８ｂは、内部アドレス信号A0Z-A5Zが"
000001"および"000001"以外のとき、エントリ信号ENTRY
Zに同期して試験開始信号ENTZを出力する。NAND回路１
８ｃは、内部アドレス信号A0Z-A5Zが"000001"のとき、
エントリ信号ENTRYZに同期してプリチャージ信号PREZを
出力する。
【００３１】図７は、バーンイン試験を実行するための
主要な信号の状態を示している。この例では、チップイ
ネーブル信号CEBおよび書き込みイネーブル信号WEBが低
レベルにされ、上位バイト信号UBBおよび下位バイト信
号LBBが高レベルにされ、出力イネーブル信号OEBが繰り
返し活性化（低レベルのパルス）される。すなわち、出
力イネーブル信号OEBの活性化が、試験コマンドとして
認識される。
主要な信号の状態を示している。この例では、チップイ
ネーブル信号CEBおよび書き込みイネーブル信号WEBが低
レベルにされ、上位バイト信号UBBおよび下位バイト信
号LBBが高レベルにされ、出力イネーブル信号OEBが繰り
返し活性化（低レベルのパルス）される。すなわち、出
力イネーブル信号OEBの活性化が、試験コマンドとして
認識される。
【００３２】まず、エントリ回路１０（図２）は、図４
に示したように、１回目および４回目の出力イネーブル
信号OEBの活性化（試験コマンド）に同期して、第２エ
ントリ信号PCTLXおよび第１エントリ信号TMENTZをそれ
ぞれ出力する（図７（ａ）、（ｂ））。このとき、DRAM
は試験モードには移行していないため、試験モード信号
TESZは、低レベルを保持している（図７（ｃ））。この
ため、エントリ生成回路（図５）は、第１エントリ信号
TMENTZに同期してエントリ信号ENTRYZを出力する（図７
（ｄ））。すなわち、４回目の試験コマンドを受信した
ときに、最初の試験要求が受け付けられる。
に示したように、１回目および４回目の出力イネーブル
信号OEBの活性化（試験コマンド）に同期して、第２エ
ントリ信号PCTLXおよび第１エントリ信号TMENTZをそれ
ぞれ出力する（図７（ａ）、（ｂ））。このとき、DRAM
は試験モードには移行していないため、試験モード信号
TESZは、低レベルを保持している（図７（ｃ））。この
ため、エントリ生成回路（図５）は、第１エントリ信号
TMENTZに同期してエントリ信号ENTRYZを出力する（図７
（ｄ））。すなわち、４回目の試験コマンドを受信した
ときに、最初の試験要求が受け付けられる。
【００３３】４回目の出力イネーブル信号OEB（試験コ
マンド）に同期して試験の開始（ENT）を示すアドレス
信号ADD（内部アドレス信号A0Z-A5Z）が供給される（図
７（ｅ））。試験制御回路１８（図６）は、エントリ信
号ENTRYZに同期して内部アドレス信号A0Z-A5Zをデコー
ドし試験開始信号ENTZを出力する（図７（ｆ））。ま
た、４回目の出力イネーブル信号OEBに同期してバーン
イン試験（BIN）を示すアドレス信号ADD（内部アドレス
信号IAD）が供給される（図７（ｇ））。試験起動回路
２０ａは、試験開始信号ENTZに同期して内部アドレス信
号IAD（BIN）をデコードし、試験起動信号TEST0Zを出力
する（図７（ｈ））。試験起動信号TEST0Zの活性化によ
り、動作制御回路２２（図１）が動作し、バーンイン試
験が実行される。動作制御回路２２は、最初のエントリ
信号ENTRYZの出力に対応して、DRAMの状態が試験モード
であることを示す試験モード信号TESZを高レベルに変化
させる（図７（ｉ））。すなわち、DRAMの状態は、通常
動作モードから試験モードに移行する。以後、高レベル
の試験モード信号TESZがエントリ生成回路１２に供給さ
れるため、第２エントリ信号PCTLXを受信するNANDゲー
ト１２ａが動作する。このため、出力イネーブル信号OE
Bの活性化の都度エントリ信号ENTRYZが出力される。
マンド）に同期して試験の開始（ENT）を示すアドレス
信号ADD（内部アドレス信号A0Z-A5Z）が供給される（図
７（ｅ））。試験制御回路１８（図６）は、エントリ信
号ENTRYZに同期して内部アドレス信号A0Z-A5Zをデコー
ドし試験開始信号ENTZを出力する（図７（ｆ））。ま
た、４回目の出力イネーブル信号OEBに同期してバーン
イン試験（BIN）を示すアドレス信号ADD（内部アドレス
信号IAD）が供給される（図７（ｇ））。試験起動回路
２０ａは、試験開始信号ENTZに同期して内部アドレス信
号IAD（BIN）をデコードし、試験起動信号TEST0Zを出力
する（図７（ｈ））。試験起動信号TEST0Zの活性化によ
り、動作制御回路２２（図１）が動作し、バーンイン試
験が実行される。動作制御回路２２は、最初のエントリ
信号ENTRYZの出力に対応して、DRAMの状態が試験モード
であることを示す試験モード信号TESZを高レベルに変化
させる（図７（ｉ））。すなわち、DRAMの状態は、通常
動作モードから試験モードに移行する。以後、高レベル
の試験モード信号TESZがエントリ生成回路１２に供給さ
れるため、第２エントリ信号PCTLXを受信するNANDゲー
ト１２ａが動作する。このため、出力イネーブル信号OE
Bの活性化の都度エントリ信号ENTRYZが出力される。
【００３４】バーンイン試験の終了時に、出力イネーブ
ル信号OEBが活性化される（図７（ｊ））。エントリ回
路１０は、出力イネーブル信号OEBの活性化に同期し
て、第２エントリ信号PCTLXを出力する（図７
（ｋ））。このとき、最初のエントリ信号ENTRYZが出力
され、DRAMは試験モードに移行しているため、エントリ
生成回路１２は、第２エントリ信号PCTLXに同期してエ
ントリ信号ENTRYZを出力する（図７（ｌ））。２回目以
降の試験要求は、試験コマンドの供給毎に受け付けられ
る。
ル信号OEBが活性化される（図７（ｊ））。エントリ回
路１０は、出力イネーブル信号OEBの活性化に同期し
て、第２エントリ信号PCTLXを出力する（図７
（ｋ））。このとき、最初のエントリ信号ENTRYZが出力
され、DRAMは試験モードに移行しているため、エントリ
生成回路１２は、第２エントリ信号PCTLXに同期してエ
ントリ信号ENTRYZを出力する（図７（ｌ））。２回目以
降の試験要求は、試験コマンドの供給毎に受け付けられ
る。
【００３５】また、出力イネーブル信号OEBに同期して
動作の開始（PRE）を示すアドレス信号ADD（内部アドレ
ス信号A0Z-A5Z）が供給される（図７（ｍ））。試験制
御回路１８は、エントリ信号ENTRYZに同期して内部アド
レス信号A0Z-A5Zをデコードしプリチャージ信号PREZを
出力する（図７（ｎ））。試験起動回路２０ａは、プリ
チャージ信号PREZを受け、バーンイン試験を停止し、ビ
ット線BLを所定の電圧にリセットするプリチャージ動作
試験の開始を動作制御回路２２に指示する。
動作の開始（PRE）を示すアドレス信号ADD（内部アドレ
ス信号A0Z-A5Z）が供給される（図７（ｍ））。試験制
御回路１８は、エントリ信号ENTRYZに同期して内部アド
レス信号A0Z-A5Zをデコードしプリチャージ信号PREZを
出力する（図７（ｎ））。試験起動回路２０ａは、プリ
チャージ信号PREZを受け、バーンイン試験を停止し、ビ
ット線BLを所定の電圧にリセットするプリチャージ動作
試験の開始を動作制御回路２２に指示する。
【００３６】プリチャージ動作試験の終了後、出力イネ
ーブル信号OEBが再び活性化される（図７（ｏ））。エ
ントリ回路１０は、出力イネーブル信号OEBの活性化に
同期して、第２エントリ信号PCTLXを出力する（図７
（ｐ））。エントリ生成回路１２は、第２エントリ信号
PCTLXに同期してエントリ信号ENTRYZを出力する（図７
（ｑ））。
ーブル信号OEBが再び活性化される（図７（ｏ））。エ
ントリ回路１０は、出力イネーブル信号OEBの活性化に
同期して、第２エントリ信号PCTLXを出力する（図７
（ｐ））。エントリ生成回路１２は、第２エントリ信号
PCTLXに同期してエントリ信号ENTRYZを出力する（図７
（ｑ））。
【００３７】また、出力イネーブル信号OEBに同期して
試験モードから通常動作モードへの復帰（EXT）を示す
アドレス信号ADD（内部アドレス信号A0Z-A5Z）が供給さ
れる（図７（ｒ））。試験制御回路１８は、エントリ信
号ENTRYZに同期して内部アドレス信号A0Z-A5Zをデコー
ドし、試験終了信号EXTZを出力する（図７（ｓ））。試
験起動回路２０ａは、試験終了信号EXTZに応答して試験
起動信号TEST0Zを低レベルに変化させる（図７
（ｔ））。動作制御回路２２は、低レベルの試験起動信
号TEST0Zを受け、内部の試験回路を非活性化し、試験モ
ード信号TESZを低レベルに変化する（図７（ｕ））。そ
して、DRAMの状態は、試験モードから通常動作モードに
移行する。
試験モードから通常動作モードへの復帰（EXT）を示す
アドレス信号ADD（内部アドレス信号A0Z-A5Z）が供給さ
れる（図７（ｒ））。試験制御回路１８は、エントリ信
号ENTRYZに同期して内部アドレス信号A0Z-A5Zをデコー
ドし、試験終了信号EXTZを出力する（図７（ｓ））。試
験起動回路２０ａは、試験終了信号EXTZに応答して試験
起動信号TEST0Zを低レベルに変化させる（図７
（ｔ））。動作制御回路２２は、低レベルの試験起動信
号TEST0Zを受け、内部の試験回路を非活性化し、試験モ
ード信号TESZを低レベルに変化する（図７（ｕ））。そ
して、DRAMの状態は、試験モードから通常動作モードに
移行する。
【００３８】図８は、複数の試験を実行するための主要
な信号の状態を示している。図７と同じ動作については
詳細な説明を省略する。この例では、リフレッシュ周期
を測定するリフレッシュ周期試験、リフレッシュ周期の
トリミング試験、およびバーンイン試験が順次実行され
る。まず、図７と同様に、出力イネーブル信号OEBが４
回供給され、エントリ信号ENTRYZが出力される（図８
（ａ））。４回目の出力イネーブル信号OEBに同期して
試験の開始（ENT）を示すアドレス信号ADD（内部アドレ
ス信号A0Z-A5Z）およびリフレッシュ周期試験（RFP）を
示すアドレス信号ADD（内部アドレス信号IAD）が供給さ
れる（図８（ｂ）、（ｃ））。試験起動回路２０ｂは、
試験開始信号ENTZに同期して内部アドレス信号IAD（RF
P）をデコードし、試験起動信号TEST1Zを出力する（図
８（ｄ））。試験起動信号TEST1Zの活性化により、動作
制御回路２２が動作し、リフレッシュ周期が測定され
る。動作制御回路２２は、試験モード信号TESZを高レベ
ルに変化させる（図８（ｅ））。
な信号の状態を示している。図７と同じ動作については
詳細な説明を省略する。この例では、リフレッシュ周期
を測定するリフレッシュ周期試験、リフレッシュ周期の
トリミング試験、およびバーンイン試験が順次実行され
る。まず、図７と同様に、出力イネーブル信号OEBが４
回供給され、エントリ信号ENTRYZが出力される（図８
（ａ））。４回目の出力イネーブル信号OEBに同期して
試験の開始（ENT）を示すアドレス信号ADD（内部アドレ
ス信号A0Z-A5Z）およびリフレッシュ周期試験（RFP）を
示すアドレス信号ADD（内部アドレス信号IAD）が供給さ
れる（図８（ｂ）、（ｃ））。試験起動回路２０ｂは、
試験開始信号ENTZに同期して内部アドレス信号IAD（RF
P）をデコードし、試験起動信号TEST1Zを出力する（図
８（ｄ））。試験起動信号TEST1Zの活性化により、動作
制御回路２２が動作し、リフレッシュ周期が測定され
る。動作制御回路２２は、試験モード信号TESZを高レベ
ルに変化させる（図８（ｅ））。
【００３９】リフレッシュ周期試験の終了後、出力イネ
ーブル信号OEBが再び活性化され、第２エントリ信号PCT
LXおよびエントリ信号ENTRYZが出力される（図８
（ｆ））。出力イネーブル信号OEBに同期して試験の開
始（ENT）を示すアドレス信号ADD（内部アドレス信号A0
Z-A5Z）が再び供給される（図８（ｇ））。試験起動回
路２０ｃは、試験開始信号ENTZに同期して内部アドレス
信号IAD（TRM）をデコードし、試験起動信号TEST2Zを出
力する（図８（ｈ））。試験起動信号TEST2Zの活性化に
より、動作制御回路２２が動作し、リフレッシュ周期が
トリミングされる。
ーブル信号OEBが再び活性化され、第２エントリ信号PCT
LXおよびエントリ信号ENTRYZが出力される（図８
（ｆ））。出力イネーブル信号OEBに同期して試験の開
始（ENT）を示すアドレス信号ADD（内部アドレス信号A0
Z-A5Z）が再び供給される（図８（ｇ））。試験起動回
路２０ｃは、試験開始信号ENTZに同期して内部アドレス
信号IAD（TRM）をデコードし、試験起動信号TEST2Zを出
力する（図８（ｈ））。試験起動信号TEST2Zの活性化に
より、動作制御回路２２が動作し、リフレッシュ周期が
トリミングされる。
【００４０】トリミング試験の終了後、出力イネーブル
信号OEBが再び活性化され、第２エントリ信号PCTLXおよ
びエントリ信号ENTRYZが出力される（図８（ｉ））。出
力イネーブル信号OEBに同期して試験の開始（ENT）を示
すアドレス信号ADD（内部アドレス信号A0Z-A5Z）が再び
供給される（図８（ｊ））。試験起動回路２０ｃは、試
験開始信号ENTZに同期して内部アドレス信号IAD（BIN）
をデコードし、試験起動信号TEST0Zを出力する（図８
（ｋ））。試験起動信号TEST0Zの活性化により、動作制
御回路２２が動作し、バーンイン試験が実行される。
信号OEBが再び活性化され、第２エントリ信号PCTLXおよ
びエントリ信号ENTRYZが出力される（図８（ｉ））。出
力イネーブル信号OEBに同期して試験の開始（ENT）を示
すアドレス信号ADD（内部アドレス信号A0Z-A5Z）が再び
供給される（図８（ｊ））。試験起動回路２０ｃは、試
験開始信号ENTZに同期して内部アドレス信号IAD（BIN）
をデコードし、試験起動信号TEST0Zを出力する（図８
（ｋ））。試験起動信号TEST0Zの活性化により、動作制
御回路２２が動作し、バーンイン試験が実行される。
【００４１】この後、図７と同様に、出力イネーブル信
号OEBに同期してアドレス信号ADDが供給され、プリチャ
ージ動作試験および試験モードからのイクジット動作が
実行される。以上、本実施形態では、通常動作モード時
に、試験コマンドを連続して４回受信したときにエント
リ信号ENTRYZを生成し、試験を起動した。また、最初に
エントリ信号ENTRYZを生成して試験モードに移行した後
は、試験コマンドを１回受信する都度エントリ信号ENTR
YZを生成し、試験を起動または終了した。このため、試
験モードに移行した後、試験コマンドを受信してから試
験を起動するまでの時間を短縮でき、試験時間を短縮で
きる。特に、複数の試験が連続して実行される場合に高
い効果を得ることができる。また、試験時間の長いバー
ンイン試験の起動、終了に適用することで、試験時間を
より短縮できる。
号OEBに同期してアドレス信号ADDが供給され、プリチャ
ージ動作試験および試験モードからのイクジット動作が
実行される。以上、本実施形態では、通常動作モード時
に、試験コマンドを連続して４回受信したときにエント
リ信号ENTRYZを生成し、試験を起動した。また、最初に
エントリ信号ENTRYZを生成して試験モードに移行した後
は、試験コマンドを１回受信する都度エントリ信号ENTR
YZを生成し、試験を起動または終了した。このため、試
験モードに移行した後、試験コマンドを受信してから試
験を起動するまでの時間を短縮でき、試験時間を短縮で
きる。特に、複数の試験が連続して実行される場合に高
い効果を得ることができる。また、試験時間の長いバー
ンイン試験の起動、終了に適用することで、試験時間を
より短縮できる。
【００４２】通常動作モード時に試験を起動するために
は、試験コマンドを連続して４回受信しなくてはならな
い。このため、通常動作中にノイズ等により誤ってエン
トリ信号が生成され、試験が実行されることはない。す
なわち、DRAMの動作の信頼性を低下させることなく、試
験時間を短縮できる。試験コマンドとともに供給される
アドレス信号ADDに応じて、試験の起動または終了を判
断した。このため、試験の起動または終了を容易に識別
できる。また、通常動作モードで使用するアドレス端子
を試験端子として共用できるため、試験端子を新たに形
成する必要はない。したがって、チップサイズの増加を
防止できる。
は、試験コマンドを連続して４回受信しなくてはならな
い。このため、通常動作中にノイズ等により誤ってエン
トリ信号が生成され、試験が実行されることはない。す
なわち、DRAMの動作の信頼性を低下させることなく、試
験時間を短縮できる。試験コマンドとともに供給される
アドレス信号ADDに応じて、試験の起動または終了を判
断した。このため、試験の起動または終了を容易に識別
できる。また、通常動作モードで使用するアドレス端子
を試験端子として共用できるため、試験端子を新たに形
成する必要はない。したがって、チップサイズの増加を
防止できる。
【００４３】シフトレジスタ２６（エントリ回路１０）
の記憶段２６ａ、２６ｂから第２エントリ信号PCTLXお
よび第１エントリ信号TMENTZを順次出力し、これ等信号
PCTLX、TMENTZのいずれかをエントリ生成回路１２（マ
スク回路）でマスクすることでエントリ信号ENTRYZを生
成した。このため、簡易な回路によってエントリ信号EN
TRYZを容易に生成できる。
の記憶段２６ａ、２６ｂから第２エントリ信号PCTLXお
よび第１エントリ信号TMENTZを順次出力し、これ等信号
PCTLX、TMENTZのいずれかをエントリ生成回路１２（マ
スク回路）でマスクすることでエントリ信号ENTRYZを生
成した。このため、簡易な回路によってエントリ信号EN
TRYZを容易に生成できる。
【００４４】試験コマンドを、コマンド端子を介して供
給されるコマンド信号CMDのうち、通常動作で使用しな
い組み合わせを試験コマンドに割り当てた。このため、
試験端子を新たに形成する必要はなく、チップサイズの
増加を防止できる。なお、上述した実施形態では、本発
明をクロック非同期式のDRAMに適用した例について述べ
た。本発明はかかる実施形態に限定されるものではな
い。例えば、本発明をクロック同期式のSDRAM（Synchro
nous DRAM）に適用してもよい。
給されるコマンド信号CMDのうち、通常動作で使用しな
い組み合わせを試験コマンドに割り当てた。このため、
試験端子を新たに形成する必要はなく、チップサイズの
増加を防止できる。なお、上述した実施形態では、本発
明をクロック非同期式のDRAMに適用した例について述べ
た。本発明はかかる実施形態に限定されるものではな
い。例えば、本発明をクロック同期式のSDRAM（Synchro
nous DRAM）に適用してもよい。
【００４５】上述した実施形態では、本発明をDRAMに適
用した例について述べた。本発明はかかる実施形態に限
定されるものではない。例えば、本発明をSRAM、フラッ
シュメモリ等の他の半導体メモリ、あるいはマイクロコ
ンピュータ、ロジックLSI等に適用してもよい。以上、
本発明について詳細に説明してきたが、上記の実施形態
およびその変形例は発明の一例に過ぎず、本発明はこれ
に限定されるものではない。本発明を逸脱しない範囲で
変形可能であることは明らかである。
用した例について述べた。本発明はかかる実施形態に限
定されるものではない。例えば、本発明をSRAM、フラッ
シュメモリ等の他の半導体メモリ、あるいはマイクロコ
ンピュータ、ロジックLSI等に適用してもよい。以上、
本発明について詳細に説明してきたが、上記の実施形態
およびその変形例は発明の一例に過ぎず、本発明はこれ
に限定されるものではない。本発明を逸脱しない範囲で
変形可能であることは明らかである。
【００４６】
【発明の効果】請求項１の半導体集積回路および請求項
８の半導体集積回路の試験方法では、２回目以降のエン
トリ信号に対応する試験時間を短縮できる。通常動作中
にノイズ等により誤ってエントリ信号が生成され、試験
が実行されることはない。すなわち、集積回路の動作の
信頼性を低下させることなく、試験時間を短縮できる。
特に、複数の試験が連続して実行される場合に高い効果
を得ることができる。請求項２の半導体集積回路および
請求項９の半導体集積回路の試験方法では、受信した試
験コマンドに応じて試験を起動すべきか終了すべきかを
容易に識別できる。また、通常動作で使用するアドレス
端子を試験端子として共用できるため、試験端子を新た
に形成する必要はなく、チップサイズの増加を防止でき
る。
８の半導体集積回路の試験方法では、２回目以降のエン
トリ信号に対応する試験時間を短縮できる。通常動作中
にノイズ等により誤ってエントリ信号が生成され、試験
が実行されることはない。すなわち、集積回路の動作の
信頼性を低下させることなく、試験時間を短縮できる。
特に、複数の試験が連続して実行される場合に高い効果
を得ることができる。請求項２の半導体集積回路および
請求項９の半導体集積回路の試験方法では、受信した試
験コマンドに応じて試験を起動すべきか終了すべきかを
容易に識別できる。また、通常動作で使用するアドレス
端子を試験端子として共用できるため、試験端子を新た
に形成する必要はなく、チップサイズの増加を防止でき
る。
【００４７】請求項３の半導体集積回路では、バーンイ
ン試験の起動、終了に適用することで、試験時間の短縮
効果を向上できる。請求項４の半導体集積回路では、簡
易な回路によってエントリ信号を容易に生成できる。請
求項５の半導体集積回路では、試験端子を新たに形成す
る必要はなく、チップサイズの増加を防止できる。
ン試験の起動、終了に適用することで、試験時間の短縮
効果を向上できる。請求項４の半導体集積回路では、簡
易な回路によってエントリ信号を容易に生成できる。請
求項５の半導体集積回路では、試験端子を新たに形成す
る必要はなく、チップサイズの増加を防止できる。
【００４８】請求項６の半導体集積回路では、集積回路
の動作の信頼性が低下することを防止できる。請求項７
の半導体集積回路では、試験モードへの移行後、最小回
数の試験コマンドの受信により試験を起動・終了するこ
とで、試験時間を短縮できる。請求項１０の半導体集積
回路の試験方法では、２回目以降の試験要求に対応する
試験時間を短縮できる。通常動作中にノイズ等により誤
って試験要求を受け付け、試験が実行されることはな
い。このため、集積回路の動作の信頼性を低下させるこ
となく、試験時間を短縮できる。また、複数の試験項目
のうち、起動または終了すべき試験を容易に識別でき
る。通常動作で使用するアドレス端子を試験端子として
共用できるため、試験端子を新たに形成する必要はな
く、チップサイズの増加を防止できる。
の動作の信頼性が低下することを防止できる。請求項７
の半導体集積回路では、試験モードへの移行後、最小回
数の試験コマンドの受信により試験を起動・終了するこ
とで、試験時間を短縮できる。請求項１０の半導体集積
回路の試験方法では、２回目以降の試験要求に対応する
試験時間を短縮できる。通常動作中にノイズ等により誤
って試験要求を受け付け、試験が実行されることはな
い。このため、集積回路の動作の信頼性を低下させるこ
となく、試験時間を短縮できる。また、複数の試験項目
のうち、起動または終了すべき試験を容易に識別でき
る。通常動作で使用するアドレス端子を試験端子として
共用できるため、試験端子を新たに形成する必要はな
く、チップサイズの増加を防止できる。
【図１】本発明の半導体集積回路の一実施形態を示すブ
ロック図である。
ロック図である。
【図２】図１に示したエントリデコーダの詳細を示すブ
ロック図である。
ロック図である。
【図３】図２に示したシフトレジスタの詳細を示す回路
図である。
図である。
【図４】図３に示したシフトレジスタの動作を示すタイ
ミング図である。
ミング図である。
【図５】図１に示したエントリ生成回路の詳細を示す回
路図である。
路図である。
【図６】図１に示した試験制御回路の詳細を示す回路図
である。
である。
【図７】バーンイン試験を実行するための主要な信号の
状態を示すタイミング図である。
状態を示すタイミング図である。
【図８】複数の試験を実行するための主要な信号の状態
を示すタイミング図である。
を示すタイミング図である。
１０ エントリデコーダ
１２ エントリ生成回路
１４ エントリ回路
１６ アドレスデコーダ
１８ 試験制御回路
２０（２０ａ、２０ｂ、２０ｃ、...） 試験起動回路
２２ 動作制御回路
２４ メモリコア
１０ａ デコーダ
１０ｂ パルス発生器
１０ｃ リセット回路
２６ シフトレジスタ
２６ａ、２６ｂ、２６ｃ、２６ｄ 記憶段
ADD アドレス信号
A0Z-A5Z 内部アドレス信号
BL ビット線
CEB チップイネーブル信号
CMD コマンド信号
CNT 制御信号
DQ データ信号
ENTRYZ エントリ信号
ENTZ 試験開始信号
EXTZ 試験終了信号
IAD 内部アドレス信号
LBB 下位バイト信号
MC メモリセル
OEB 出力イネーブル信号
PCTLX 第２エントリ信号
PREZ プリチャージ信号
RSTZ リセット信号
STTZ スタート信号
TACTX 試験活性化信号
TCMDZ、TCMDX パルス信号
TESTZ（TEST0Z、TEST1Z、TEST2Z、...） 試験起動信号
TESZ 試験モード信号
TMENTZ 第１エントリ信号
UBB 上位バイト信号
WEB 書き込みイネーブル信号
WL ワード線
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 2G132 AA00 AA08 AB01 AB03 AK09
AK15 AK17 AL05 AL09
5F038 DF16 DT02 DT15 DT17 EZ20
Claims (10)
- 【請求項１】 試験コマンドをｎ回受信したときに複数
の試験のいずれかを起動するエントリ信号を出力し、最
初の前記エントリ信号の出力後、前記ｎ回より少ない所
定の回数の前記試験コマンドを受信する毎に前記試験の
いずれかを起動または終了する前記エントリ信号を出力
するエントリ回路を備えていることを特徴とする半導体
集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 前記試験コマンドとともにアドレス端子に供給されるア
ドレス信号を前記エントリ信号に同期して受信し、受信
した前記アドレス信号に応じて前記試験の起動または終
了を制御する試験制御信号を出力する試験制御回路を備
えていることを特徴とする半導体集積回路。 - 【請求項３】 請求項２記載の半導体集積回路におい
て、 複数のメモリセルおよび該メモリセルから読み出された
データを伝達するビット線を有するメモリコアを備え、 前記エントリ信号により起動される前記試験には、前記
メモリセルのバーンイン試験およびバーンイン試験後に
前記ビット線を所定の電圧にリセットするプリチャージ
動作試験が含まれることを特徴とする半導体集積回路。 - 【請求項４】 請求項１記載の半導体集積回路におい
て、 前記エントリ回路は、 前記試験コマンドをｎ回受信したときに第１エントリ信
号を生成する第１回路と、 前記試験コマンドを前記所定の回数受信する毎に第２エ
ントリ信号を生成する第２回路と、 前記最初のエントリ信号が出力されるまで前記第２エン
トリ信号をマスクし、前記最初のエントリ信号の出力後
に前記第１エントリ信号をマスクし、マスクされていな
い前記第１または第２エントリ信号を前記エントリ信号
として出力するマスク回路とを備えていることを特徴と
する半導体集積回路。 - 【請求項５】 請求項１記載の半導体集積回路におい
て、 動作モードとして通常動作モードと試験モードとを有
し、 前記試験コマンドは、複数ビットからなるコマンド端子
に供給されるコマンド信号のうち、前記通常動作モード
で使用しない組み合わせにより認識されることを特徴と
する半導体集積回路。 - 【請求項６】 請求項１記載の半導体集積回路におい
て、 動作モードとして通常動作モードと試験モードとを有
し、 前記最初のエントリ信号が出力された後、集積回路は、
通常動作モードから試験モードに移行することを特徴と
する半導体集積回路。 - 【請求項７】 請求項６記載の半導体集積回路におい
て、 前記所定の回数は、１回であることを特徴とする半導体
集積回路。 - 【請求項８】 試験コマンドを連続してｎ回受信したと
きに最初の試験要求を受け付けて複数の試験のいずれか
を起動し、前記最初の試験要求の受け付け後、前記試験
コマンドを前記ｎ回より少ない所定の回数受信する毎に
試験要求を受け付けて前記試験のいずれかを起動または
終了することを特徴とする半導体集積回路の試験方法。 - 【請求項９】 請求項８記載の半導体集積回路の試験方
法において、 前記試験の起動または終了は、前記試験コマンドととも
に供給されるアドレス信号に応じて識別されることを特
徴とする半導体集積回路の試験方法。 - 【請求項１０】 通常動作モードにおいて、試験コマン
ドをｎ回受信したときに最初の試験要求を受け付け、集
積回路を試験モードに移行させ、前記試験コマンドとと
もに供給されるアドレス信号に応じて複数の試験のいず
れかを実行し、 前記試験モードにおいて、前記試験コマンドを前記ｎ回
より少ない所定の回数受ける毎に前記試験要求を受け付
け、前記試験コマンドとともにアドレス端子に供給され
る前記アドレス信号に応じて、前記試験のいずれかを実
行し、または、集積回路を試験モードから前記通常動作
モードに移行させることを特徴とする半導体集積回路の
試験方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001354403A JP4002094B2 (ja) | 2001-11-20 | 2001-11-20 | 半導体集積回路および半導体集積回路の試験方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001354403A JP4002094B2 (ja) | 2001-11-20 | 2001-11-20 | 半導体集積回路および半導体集積回路の試験方法 |
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| Publication Number | Publication Date |
|---|---|
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Family
ID=19166270
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| Application Number | Title | Priority Date | Filing Date |
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| JP2006048754A (ja) * | 2004-07-30 | 2006-02-16 | Fujitsu Ltd | 半導体装置 |
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| JPH07297684A (ja) * | 1994-04-28 | 1995-11-10 | Ando Electric Co Ltd | 同期データ列発生回路 |
| US5751944A (en) * | 1995-07-28 | 1998-05-12 | Micron Quantum Devices, Inc. | Non-volatile memory system having automatic cycling test function |
| KR100303994B1 (ko) * | 1998-12-30 | 2001-09-29 | 박종섭 | 이디오 디램의 스페셜 테스트 모드 진입 회로 |
| JP2001126499A (ja) * | 1999-10-29 | 2001-05-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
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- 2002-09-27 US US10/255,671 patent/US6971052B2/en not_active Expired - Fee Related
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