-
Die Erfindung betrifft eine Schaltung für einen elektronischen Halbleiterbaustein mit Leiterbahnen, die einen bestimmten Bereich, das Spine Center, des Halbleiterbausteins queren.
-
Um Speicherbausteine, zum Beispiel DRAMs (dynamic random access memory), testen zu können sind verschiedene Tests, im folgenden auch Testmodi genannt, nötig. Beispielsweise müssen die Speicherbausteine hinsichtlich der Betriebstemperatur und der Betriebsspannung in einen Extremzustand gebracht werden können. Im sogenannten Burn in Test wird erreicht, dass der Speicherbaustein bereits beim Hersteller des Speicherbausteins bezüglich der Zeitdauer bis zum Auftreten eines Fehlers (Mean time between failures), also die mittlere Verfügbarkeitsdauer optimiert wird. Zudem müssen während der Herstellung des Speicherbausteins verschiedene Parameter, wie beispielsweise kritische Timings, einstellbar sein. In einem weiteren Testmode kann eine Fehleranalyse erfolgen, bei der Teile des Speicherbausteins abgeschaltet werden können. Ein zusätzlicher Testmode kann im schnellen, effizienten Scannen der Speicherzellen liegen, um deren Funktionsfähigkeit zu überprüfen.
-
Erreicht werden diese Testmodi durch außerordentliche Kommandos, die für den eigentlichen Betrieb des Speicherbausteins nicht mehr erforderlich sind. Für den umfassenden und effizienten Test des Speicherbausteins werden daher Testmodi benötigt, die standardmäßig nicht verfügbare Funktionen einstellen.
-
Für diese Tests ist der Speicherbaustein mit Leiterbahnen versehen. Diese sind dabei in der Regel neben weiteren Leiterbahnen, welche als Datenleitungen, zur Spannungsversorgung und der signalverarbeitenden Logik gehören, derart auf dem Speicherbaustein angeordnet, dass sie diesen in vier Quadranten aufteilen. Jeder der Quadranten beinhaltet Speicherzellen. Dabei bilden die Leiterbahnen ein Kreuz, dessen Kreuzungsbereich im folgenden auch Spine Center genannt wird. Die für die Testmodi benötigten Steuersignale kommen aus einer zentralen Dekoderschaltung und werden mittels einer Anzahl von Leitungen (Metallleitungen oder Leiterbahnen) von der zentralen Testmodeschaltung zu ihrem jeweiligen Funktionsblock geführt. Einige queren hierbei auch das Spine Center. Meist begrenzen jedoch die zuoberst liegenden Metallleitungen, die durch das Spine Center laufen, die Chipfläche.
-
Das „PC-Hardwarebuch” von Hans-Peter Messmer (Addison-Wesley, 5. Auflage Bonn [u. a.] 1998) beschreibt den Encoder/Decoder UART 8250/16450, der zum Aufbau einer seriellen Schnittstelle verwendbar ist, bei der parallele Daten vom Systembus in serielle Daten umgesetzt werden.
-
Es ist daher eine Aufgabe der Erfindung eine Schaltung für einen elektronischen Halbleiterbaustein anzugeben, bei der die zum Verdrahten des elektronischen Halbleiterbausteins erforderliche Fläche und damit implizit die Gesamtfläche des elektronischen Halbleiterbausteins reduziert werden kann.
-
Die Aufgabe wird durch eine Schaltung für einen elektronischen Halbleiterbaustein mit den Merkmalen gemäß Patentanspruch 1 gelöst.
-
Vorteilhafter Weise kann dadurch die Anzahl der Chips pro Wafer erhöht werden.
-
Die erfindungsgemäße Schaltung für einen elektronischen Halbleiterbaustein mit m Leiterbahnen, die einen bestimmten Bereich queren, weist n Eingänge auf, die auf der einen Seite des Bereichs angeordnet sind. Die Anzahl n der Eingänge ist dabei größer als die Anzahl m der Leiterbahnen. Zusätzlich ist ein Encoder vorgesehen, der eingangsseitig mit den n Eingängen und ausgangsseitig dem einen Ende der m Leiterbahnen verbunden ist und der ebenfalls auf der einen Seite des Bereichs angeordnet ist. Ein Decoder, der eingangsseitig mit dem anderen Ende der m Leiterbahnen und ausgangsseitig mit n Ausgängen verbunden ist, ist auf der anderen Seite des Bereichs angeordnet. Der Encoder setzt die n Eingänge binär kodiert auf die m Leiterbahnen um.
-
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Patentansprüchen.
-
Gemäß Patentanspruch 2 ist es von Vorteil, dass ein Flankendetektor zwischen die Eingänge und den Encoder geschaltet ist. Dadurch wird, falls eine Pegeländerung am Eingang des Flankendetektors auftritt, mit dem Flankendetektor ein Wechsel des Signalpegels für eine definierte Zeitdauer erzeugt.
-
Bei der Ausführungsform gemäß Patentanspruch 3 sind ein Predecoder und ein Flankendetektor zur Detektion von positiven Flanken vorgesehen, welche zwischen die Eingänge und den Encoder geschaltet sind. Damit können auch an den Eingängen gleichzeitig auftretende Wechsel der Signalpegel verarbeitet werden.
-
Bei der Ausführungsform gemäß Patentanspruch 4 ist eine erste Schalt- und Speichereinrichtung vorgesehen, welche eingangsseitig mit den Ausgängen des Decoders verbunden ist.
-
Bei der Weiterbildung der Erfindung gemäß Patentanspruch 5 ist ein Postdecoder dem Decoder nachgeschaltet und eine zweite Schalt- und Speichereinrichtung vorgesehen, welche einen Eingang aufweist, der mit dem Ausgang des Postdecoders verbunden ist. Dadurch können auch Signale verarbeitet werden, die gleichzeitig durchgeschaltet werden sollen.
-
Die erfindungsgemässe Schaltung weist gemäß Patentanspruch 6 eine Prüfeinrichtung zur Prüfung auf Gleichzeitigkeit auf. Gegebenenfalls erzeugt sie ein Steuersignal und führt es dem Encoder zur Codierung zu. Der Decoder decodiert das Steuersignal und führt es der Schalt- und Speichereinrichtung zu. Mit dem Steuersignal kann signalisiert werden, dass, falls sich der Halbleiterbaustein im Testmode befindet, der Testmode nunmehr zu beenden und zu verlassen ist.
-
Die Prüfeinrichtung nach Patentanspruch 7 erkennt dann ein Signal als Steuersignal, wenn mehrere Signale an den Eingängen gleichzeitig ihren Zustand wechseln.
-
Der Flankendetektor nach Patentanspruch 8 weist einen Eingangsanschluss, einen Ausgangsanschluss und ein Exklusiv-NOR-Glied auf, wobei das am Eingangsanschluss des Flankendetektors anliegende Signal einmal unverzögert und einmal verzögert dem Exklusiv-NOR-Glied zugeführt ist und der Ausgang des Exklusiv-NOR-Glieds mit Ausgangsanschluss des Flankendetektors verbunden ist.
-
Der Flankendetektor zur Detektion positiver Flanken nach Patentanspruch 9 weist einen Eingangsanschluss, einen Ausgangsanschluss und ein UND-Glied auf, wobei das am Eingangsanschluss des Flankendetektors anliegende Signal einmal unverzögert und einmal verzögert dem UND-Glied zugeführt ist und der Ausgang des UND-Glieds mit Ausgangsanschluss des Flankendetektors zur Detektion positiver Flanken verbunden ist.
-
Bei der erfindungsgemässen Schaltung nach Patentanspruch 10 weist die erste Schalt- und Speichereinrichtung einen Speicher auf, wobei der Inhalt des Speichers mit jedem zweiten Puls, des am Eingang der ersten Schalt- und Speichereinrichtung anliegenden Signals wechselt.
-
Bei der erfindungsgemässen Schaltung nach Patentanspruch 11 weist die zweite Schalt- und Speichereinrichtung einen Speicher auf, wobei der Inhalt des Speichers mit jedem am Eingang der zweiten Schalt- und Speichereinrichtung anliegenden Signal überschrieben wird, wenn ein Freigabesignal dies erlaubt.
-
Vorteilhafter Weise sind bei der erfindungsgemässen Schaltung nach Patentanspruch 12 an den Eingängen mittels verschiedener Adressen verschiedene Testmodi einstellbar.
-
Die Erfindung wird im folgenden anhand von sieben Figuren weiter erläutert.
-
1 zeigt ein Blockschaltbild einer Ausführungsform der erfindungsgemässen Schaltung;
-
2 zeigt einen Teil des Flankendetektors im Detail, wie er in der erfindungsgemässen Schaltung Verwendung finden kann;
-
3 zeigt einen Teil des Flankendetektors zur Detektion positiver Flanken im Detail, wie er in der erfindungsgemässen Schaltung Verwendung finden kann;
-
4 zeigt eine Prüfschaltung zum prüfen, ob mehrere Signale gleichzeitig auftreten, die in der erfindungsgemässen Schaltung Verwendung finden kann;
-
5 zeigt eine Ausführungsform eines Encoders, wie er in der erfindungsgemässen Schaltung Verwendung finden kann;
-
6 zeigt einen ersten Testmodeschalter, wie er in der erfindungsgemässen Schaltung Verwendung finden kann;
-
7 zeigt einen zweiten Testmodeschalter, wie er in der erfindungsgemässen Schaltung Verwendung finden kann.
-
Bei dem in 1 gezeigten Blockschaltbild einer möglichen Ausführungsform der erfindungsgemässen Schaltung für einen elektronischen Halbleiterbaustein werden an zehn Eingänge der Schaltung, im folgenden auch Testeingängen genannt, Testmodesignale zur Auswahl eines bestimmten Testmodes angelegt. Hierbei wird zwischen Testmodesignalen der Gruppe A und Testmodesignalen der Gruppe B unterschieden. Testmodesignale der Gruppe A treten an den sechs oberen Testeingängen TE sequentiell, das heißt nicht gleichzeitig auf, wohingegen Testmodesignale der Gruppe B, die an den vier unteren Testeingängen TE anliegen, gleichzeitig auftreten.
-
Die sechs Testeingänge TE, an welchen die Testmodesignale der Gruppe A anliegen, sind mit den Eingängen eines ersten Flankendetektors SD (slope detector) verbunden.
-
Die vier Testeingänge TE, an welchen die Testmodesignale der Gruppe B anliegen, sind mit den Eingängen eines Predecoders PREDEC verbunden. Die Testmodesignale der Gruppe B müssen den Predecoders PREDEC durchlaufen, der zeitlich getrennte Zustandssignale erzeugt. Eine Logiktabelle des Predecoders PREDEC kann wie folgt aussehen:
| | Ausgang |
| Testeingang | Testmode 1 | Testmode 2 | Testmode 3 | Testmode 4 | Testmode 5 |
| 1 | 1 | 1 | 0 | 0 | 0 |
| 2 | 0 | 1 | 0 | 0 | 0 |
| 3 | 0 | 1 | 0 | 1 | 0 |
| 4 | 0 | 1 | 1 | 1 | 0 |
-
Bei der in der 1 gezeigten Ausführungsform der Erfindung sind sechs Testeingänge TE für Testmodesignale der Gruppe A und vier Testeingänge TE für Testmodesignale der Gruppe B vorgesehen. Eine derartige Aufteilung ist jedoch nicht zwingend erforderlich. Die Anzahl der Testeingänge TE ergibt sich aus den technischen Erfordernissen.
-
Der Predecoder PREDEC ist ausgangsseitig mit den Eingängen eines zweiten Flankendetektors PSD (positive slope detector) verbunden, welcher nur positive Flanken detektiert. Unter einer positiven Flanke soll im folgenden eine Signalflanke zu verstehen sein, die beim Wechsel des Signals vom Zustand low in den Zustand high auftritt.
-
Der Predecoder PREDEC setzt dabei die vier Testeingänge TE für die Testmodesignale der Gruppe B auf fünf Leitungen um, so dass auf den fünf Leitungen die Signale nunmehr, ebenso wie die Testmodesignale der Gruppe A, sequentiell vorliegen.
-
Die sechs Ausgänge des ersten Flankendetektors SD und die fünf Ausgänge des zweiten Flankendetektors PSD sind mit elf Eingängen eines Encoders ENC verbunden.
-
Dieser setzt die insgesamt elf Leitungen mittels einer binären Kodierung auf vier Leitungen um. Dadurch verlaufen über den Chip an Stelle von ursprünglich zehn Testleitungen nurmehr 4 Leitungen, im folgenden auch Leiterbahnen genannt, die sich im Spine Center mit weiteren Leiterbahnen kreuzen. Dadurch kann die Fläche im Kreuzungsbereich der Leiterbahnen deutlich verringert werden, was sich positiv auf die gesamte für den Halbleiterbaustein erforderliche Fläche auswirkt.
-
Nach dem Spine Center SPC sind die vier Leiterbahnen mit einem Decoder DEC verbunden, der die Rücktransformation oder Dekodierung von vier auf elf Leiterbahnen vornimmt. Damit ist nach dem Decoder DEC der gleiche Zustand hergestellt, wie er vor dem Encoder ENC herrscht.
-
Sechs der elf Ausgänge des Decoders DEC sind mit einem ersten Signalschalter und -Speicher SSA, im folgenden auch erster Testmodeschalter genannt, verbunden. An den Ausgängen TA (Ausgänge) des ersten Signalschalter und -Speichers SSA sind die Signale der Gruppe A abgreifbar.
-
Die verbleibenden fünf der elf Ausgänge des Decoders DEC sind mit einem Postdecoder PDEC verbunden, der ausgangsseitig wiederum mit einem zweiten Signalschalter und -Speicher SSB, im folgenden auch zweiter Testmodeschalter genannt, verbunden ist. An den Ausgängen TA des zweiten Signalschalter und -Speichers SSB sind die Signale der Gruppe B abgreifbar.
-
Ein ODER-Glied OR, welches eingangsseitig mit den Ausgängen des Decoders DEC verbunden ist, erzeugt ausgangsseitig ein Freigabesignal Enable, welches dem zweiten Signalschalter- und -Speicher SSB zugeführt wird. Das ODER-Glied OR detektiert, ob Signale der Gruppe B vorliegen. Dazu werden alle Signale der Gruppe B oderverknüpft.
-
Mittels einer Prüfeinrichtung SC (simultanity check) wird der Encoder ENC gesteuert. Die Prüfeinrichtung SC überprüft die sechs Signalleitungen, die vom Ausgang des ersten Flankendetektors SD stammen, auf Gleichzeitigkeit. Falls dies der Falls ist, wird ein entsprechender Testmodeexit-Befehl TMEXIT beziehungsweise ein invertierter Testmodeexit-Befehl bTMEXIT an den Encoder ENC gesandt.
-
In 2 ist ein Teil des Flankendetektors SD, wie er in der erfindungsgemässen Schaltung Verwendung finden kann, im Detail gezeigt. Das am Eingang 1 des Flankendetektors SD anliegende Signal wird einmal mittels dreier Inverter verzögert und einmal unverzögert auf die beiden Eingänge eines Exklusiv-NOR-Glieds XNOR geführt. Dies führt dazu, dass am Ausgang des Exklusiv-NOR-Glieds XNOR und damit am Ausgang 2 des Flankendetektors SD mit jedem Flankenwechsel des Signals, das am Eingang 1 des Flankendetektors SD anliegt, ein Impuls mit definierter Dauer, zum Beispiel ins, am Ausgang 2 des Flankendetektors SD anliegt.
-
In 3 ist ein Teil des positive Flankenwechsel detektierenden Flankendetektors PSD, wie er in der erfindungsgemässen Schaltung Verwendung finden kann, im Detail gezeigt. Das am Eingang 3 des Flankendetektors PSD anliegende Signal wird einmal mittels dreier Inverter verzögert und einmal unverzögert auf die beiden Eingänge eines UND-Glieds AND geführt. Dies führt dazu, dass am Ausgang des UND-Glieds AND und damit am Ausgang 4 des Flankendetektors PSD mit jedem positiven Flankenwechsel des Signals, das am Eingang 3 des Flankendetektors PSD anliegt, ein Impuls mit definierter Dauer, zum Beispiel Ins, am Ausgang 4 des Flankendetektors PSD anliegt.
-
Mittels der in 4 gezeigten Prüfeinheit SC, auch Prüfeinrichtung genannt, wie sie in der erfindungsgemässen Schaltung Verwendung finden kann, wird erkannt, ob an den Testeingängen TE 1–6 Steuersignale gleichzeitig anliegen. Ist dies der Fall, so erkennt dies die Prüfeinrichtung SC und erzeugt einen Testmodeexit-Befehl bTMEXIT an ihrem Ausgang. Die geeignete Verknüpfung der einzelnen NAND- und NOR-Glieder miteinander ergibt sich mittels Boolscher Logik. Am Eingang der Prüfeinrichtung SC liegen die vom positiven Flankendetektor erzeugten Signale an.
-
Der Encoder ENC, wie er in 5 näher ausgeführt ist, setzt die elf Signalleitungen, wovon sechs von Gruppe A und fünf von Gruppe B stammen, auf vier Leiterbahnen um. Der von der Prüfeinheit SC stammende Testmodeexit-Befehl bTMEXIT wird auf die Eingänge der NAND-Glieder des in 5 gezeigten Encoders ENC geführt. Ist der Pegel des Testmodeexit-Befehls bTMEXIT low, so liegen an den Ausgängen der NAND-Glieder jeweils die Pegel high an, unabhängig von den Pegeln, die an den anderen Eingängen der NAND-Glieder anliegen. Damit wird über das Spine Center SPC der Testmodeexit-Befehl bTMEXIT, kodiert als 1111, übertragen und somit ein Testende signalisiert.
-
Der Aufbau des Encoders ENC gemäß 5 stellt eine mögliche Ausführungsform der Erfindung dar. Die Anzahl der Eingänge und Ausgänge und damit das Umsetzungsverhältnis des Encoders ENC ergibt sich aus den technischen Randbedingungen.
-
In 6 ist ein Teil des ersten Testmodeschalters SSA gezeigt. Liegen an den Eingängen des NOR-Glieds die beiden Signale TMEXIT' und bPWRUP auf low, so liegt am Ausgang des NOR-Glieds und damit am Eingang B des NAND-Glieds der Pegel high an. In diesem Zustand hat das am Steuereingang In anliegende Signal Einfluss auf den Zustand des Signals am Ausgang A des NAND-Glieds. Liegt der Pegel des Signals am Steuereingang In auf high, so das Tristate-Glied T2 gesperrt und das Tristate-Glied T1 arbeitet als Inverter. Für den Fall, dass am Ausgang A ein high-Pegel anliegt, wird dieser durch den Inverter INV1 invertiert und am Ausgang C1 des Inverters INV1 liegt der Pegel low an. Andererseits liegt am Ausgang C2 des Tristate-Glieds T2 der Pegel high an. Die Schaltung ist so ausgelegt, dass der Pegel am Ausgang C2 des Tristate-Glieds T2 den Pegel am Ausgang C1 des Inverters INV1 überschreibt. Damit liegt nun am Ausgang A des NAND-Glieds der Pegel low an. Jetzt wird die Rückkopplung ausgeschaltet, indem der Signalpegel des Signals am Steuereingang In auf low wechselt. Damit geht der Tristateinverter T2 in den hochohmigen Zustand über, das Signal am Ausgang A des NAND-Glieds bleibt somit auf low, da jetzt der Ausgang C1 des Inverters INV1 dessen Pegel auf high liegt, zum Tragen kommt. Wenn jetzt erneut der Pegel des Signals am Steuereingang In auf high wechselt, wird das Signal am Ausgang A des NAND-Glieds auf high wechseln und solange auf high bleiben, bis das Signal am Steuereingang In ein drittes Mal auf high wechselt. Damit führt jeder Zustandswechsel des Signals am Steuereingang In von low auf high zu einem Zustandswechsel des Signals beim Ausgang A. Das Signal am Ausgang A wird mittels eines dem NAND-Glied nachgeschalteten Inverters INV2 invertiert und als invertierter Ausgang bA des ersten Testmodeschalters SSA zur Verfügung gestellt.
-
Für jedes Testmodesignal der Gruppe A ist ein Testmodeschalter gemäß 6 vorgesehen. Da im in 1 gezeigten Ausführungsbeispiel der Erfindung sechs Leitungen für Testmodesignale der Gruppe A vorgesehen sind, ist der Testmodeschalter gemäß 6 sechsfach aufzubauen.
-
In 7 ist ein Teil des zweiten Testmodeschalter SSB gezeigt. Liegen an den Eingängen des NOR-Glieds die beiden Signale TMEXIT und bPWRUP auf low, so liegt am Ausgang des NOR-Glieds und damit am Eingang D des NAND-Glieds der Pegel high an. In diesem Zustand hat das am Steuereingang In anliegende Signal zusammen mit dem Freigabesignal (Steuersignal) Enable Einfluss auf den Zustand des Signals am Ausgang F des NAND-Glieds. Für den Fall, dass der Pegel des Signals am Ausgang F des NAND-Glieds high ist, liegt am Eingang E des NAND-Glieds wegen des Inverters INV1 low an. Damit befindet sich das Signal am Ausgang F in einem stabilen Zustand. Liegt nun das Freigabesignal Enable auf high und das Signal am Steuereingang In und damit auch das Signal am Eingang E auf low, bleibt der Pegel des Signals am Ausgang F auf high. Wechselt das Signal am Steuereingang In auf high, während das Freigabesignal Enable auf high bleibt, wird das Signal am Eingang E ebenfalls high und der Pegel am Ausgang F wechselt auf low. Bei gesetztem Freigabesignal Enable ist das Signal am Steuereingang In high, das Signal am Eingang E ist ebenfalls high und der Pegel am Ausgang wird low. Ist das Freigabesignal Enable low, so bleibt der Pegel am Ausgang F unverändert, unabhängig vom Pegel des Signals am Steuereingang In. Das Ende des high-Zustands des Freigabesignals Enable muss vor dem Zustandswechsel des Signals, das am Steuereingang In anliegt, liegen.
-
Zwei Feldeffekttransistoren, wobei einer ein n-Kanal Feldeffekttransistor und einer ein p-Kanal Feldeffekttransistor ist, bilden zusammen das Transfergate TG. Ein derartiger Aufbau des Transfergates TG dient der Stromersparnis.
-
Das Freigabesignal Enable ist ein Indikator für Testmodesignale der Gruppe B.
-
Das Signal bPWRUP dient dem Anwender zum definierten Hochfahren des Halbleiterbausteins.
-
Der Ausgang F wird mittels eines dem NAND-Glied nachgeschalteten Inverters INV2 invertiert und als invertierter Ausgang bF des zweiten Testmodeschalters SSB zur Verfügung gestellt.
-
Für jedes Signal der Gruppe B ist ein Testmodeschalter SSB gemäß 7 vorgesehen. Da im in 1 gezeigten Ausführungsbeispiel der Erfindung vier Leitungen für Signale der Gruppe B vorgesehen sind, ist der Testmodeschalter SSB gemäß 7 vierfach aufzubauen.
-
Grundsätzlich ist die Erfindung anwendbar für Leitungen, die das Spine Center queren. Besonders geeignet sind Leitungen, bei denen die sie führenden Signale nur selten, das heißt nicht mit jedem Takt, ihren Zustand ändern. Dies sind insbesondere Testmode- und Charakterisierungsleitungen sowie Leitungen, die Modesignale führen, welche vom Register Set oder dem Extended Mode Register Set gesetzt werden. Diese definieren zum Beispiel die CAS-Latenz, die Burst-Länge, die DLL-Einstellungen und Treiberstärken. Auch für Leitungen, die Statussignale, welche mit Befehlen, wie Write, Read, Precharge, Refresh, Self-Refresh usw. verbunden sind, kann die Erfindung verwendet werden.
-
Bezugszeichenliste
-
- 1
- Eingangsanschluss des Flankendetektors
- 2
- Ausgangsanschluss des Flankendetektors
- 3
- Eingangsanschluss des Flankendetektors zur Detektion positiver Flanken
- 4
- Ausgangsanschluss des Flankendetektors zur Detektion positiver Flanken
- A
- Ausgang des NAND-Glieds
- B
- Eingang des NAND-Glieds
- bA
- invertierter Ausgang A
- bF
- invertierter Ausgang F
- bTMEXIT
- invertiertes TMEXIT-Signal
- bPWRUP
- Signal zum Hochfahren des Chips
- C
- Eingang des NAND-Glieds
- C1
- Ausgang des Inverters INV1
- C2
- Ausgang des Tristateinverters T2
- D
- Eingang des NAND-Glieds
- DEC
- Decoder
- E
- Eingang des NAND-Glieds
- Enable
- Freigabesignal
- ENC
- Encoder
- F
- Ausgang des NAND-Glieds
- INV1
- erster Inverter
- INV2
- zweiter Inverter
- OR
- ODER-Glied
- PREDEC
- Predecoder
- PDEC
- Postdecoder
- PSD
- Flankendetektor zur Detektion positiver Flanken
- SC
- Prüfeinrichtung
- SD
- Flankendetektor
- SPC
- Spine Center
- SSA
- erste Schalt- und Speichereinrichtung
- SSB
- zweite Schalt- und Speichereinrichtung
- T1
- erster Tristateinverter
- T2
- zweiter Tristateinverter
- TA
- Testausgänge
- TE
- Testeingänge
- TG
- erstes Transfergate
- TMEXIT
- Testmodeexit-Signal
- TMEXIT'
- dekodiertes TMEXIT-Signal
