DE4243592C2 - Paralleltestschaltung für einen Halbleiter-Speicherchip - Google Patents

Abstract

Eine Paralleltestschaltung eines Halbleiter-Speicherchips weist eine Begrenzungseinrichtung zum Begrenzen der Anzahl an Ausgangsanschlußflächen auf, welche das Ausgangssignal der Testschaltung übertragen, sowie eine Steuerung zur Bereitstellung eines Steuereingangssignals zum Steuern der Begrenzungseinrichtung, und die Schaltung kann sowohl in einem Wafer-Test für sämtliche Ausgangsanschlußflächen als auch in einem Gehäuse-Test für eine reduzierte Anzahl der Ausgangsanschlußflächen verwendet werden.

Description

Die Erfindung bezieht sich auf eine Paralleltestschaltung der im Oberbegriff des Patentanspruchs 1 genannten Art.

Im allgemeinen werden mehrere Speicherzellen auf einem Wafer hergestellt, und dann voneinander getrennt, um jeweils mit einem Gehäuse versehen zu werden. Die Testschaltung zur Prüfung der Leistung der Speicherzellen ist ebenfalls in der Halbleiter-Speichervorrichtung vorgesehen.

Die Prüfung der Halbleiter-Speichervorrichtungen erfolgt im allgemeinen in zwei Schritten. Der erste Schritt wird im Waferzustand durchgeführt (nachstehend als Wafer-Test bezeichnet), und der zweite Schritt im Zustand mit fertigem Gehäuse (nachstehend als Gehäuse-Test bezeichnet). Der Wafer-Test wird durchgeführt, be­ vor die auf dem Wafer hergestellten Speicherzellen voneinander getrennt werden, um defekte Zellen zu reparieren oder zu entfernen. Zu diesem Zweck ist eine exter­ ne Meßklemme direkt mit der Anschlußfläche der Testschaltung verbunden, die in der Speichervorrichtung vorgesehen ist, die auf dem Wafer hergestellt wurde. Wenn sie den Wafer-Test überstanden haben, werden die Speicherzellen dem Gehäuse­ ausbildungsvorgang unterzogen, wodurch schließlich die Endprodukte erhalten wer­ den. Der Gehäuse-Test wird nach dem Gehäuseausbildungsvorgang durchgeführt, um defekte Speicherzellen zu entfernen, die während des Gehäuseausbildungsvor­ gangs erzeugt wurden. Da die Eingangs/Ausgangs-Stifte der Speichervorrichtung an die Ausgangsanschlußfläche der Testschaltung angeschlossen sind, wird eine Testplatine dazu verwendet, die Eingangs/Ausgangs-Stifte mit der externen Meß­ klemme zu verbinden, um den Gehäuse-Test durchzuführen. Sowohl beim Wafer- Test als auch beim Gehäuse-Test wird ein Paralleltestverfahren eingesetzt, wodurch mehrere Speicherzellen gleichzeitig geprüft werden können.

Fig. 4 zeigt schematisch eine konventionelle Paralleltestschaltung, wie sie z. B. aus der DE 40 23 015 C1 bekannt ist, mit 16 Bit für Speichervorrichtungen, die in einem 2 Mega × 8 (also 16 Mega) DRAM verwendet wird. In diesem Fall wird der Daten­ ausgangsweg durch Zugriff auf 16 Datenleitungen DBi/DBi (i = 0 bis 15) durch acht 2-Bit-Komparatoren, ein ϕFTE-Signal, 8 Ausgangspuffer, und 8 Ausgangsan­ schlußflächen gebildet. Fig. 3 zeigt den Betriebstakt eines ersten Steuereingangs- Signals ϕFTE, welches an die Schaltung der Fig. 4 angelegt wird, um den Parallel­ test durchzuführen. Wenn das Zeilenadressen-Taktsignal RAS vom hohen Logikpe­ gel in den niedrigen Logikpegel übergeht, nachdem das Spaltenadressentaktsignal CAS und das Schreibfreischaltsignal WE mit niedrigem Logikpegel angelegt wur­ den, wird das Paralleltestsignal bzw. erste Steuereingangssignal vom niedrigen Lo­ gikpegel aus getriggert. Dann werden die von der Speichervorrichtung ausgegebe­ nen Testdaten parallel an die acht 2-Bit-Komparatoren angelegt, um die Prüfung durchzuführen. Das Paralleltestsignal ϕFTE dient als das Freischaltsignal der 2-Bit- Komparatoren. Die Ausgangssignale der Komparatoren werden über die Ausgangs­ puffer an die Ausgangsanschlußfläche übertragen.

Fig. 5 zeigt die Logikschaltung eines konventionellen 2-Bit-Komparators, wobei der Ausgang Dcom auf logisch hohem Pegel liegt, wenn die beiden Eingänge DB0, DB1 denselben Pegel aufweisen, und der Ausgang Dcom logisch auf niedrigem Pegel liegt, wenn die Eingänge unterschiedliche Pegel aufweisen.

Da die geprüften Ergebnisse in sämtlichen Ausgangsanschlußflächen der Speicher­ vorrichtungen auftreten, sowohl bei dem Wafer- als auch bei dem Gehäuse-Test, ist es bei einer derartigen konventionellen Testschaltung, wie sie in Fig. 4 gezeigt ist, erforderlich, sämtliche Ausgangsanschlußflächen zu prüfen. In dem Wafer-Test ist es nur dann möglich, defekte Zellen zu reparieren, wenn die Adressen der defekten Zellen identifiziert werden, und daher müssen sämtliche Ausgangsanschlußflächen, die das Prüfausgangssignal übertragen, geprüft werden. Da jedoch die Gesamtfunk­ tion der Speichervorrichtung in dem Gehäuse-Test nach dem Wafer-Test geprüft wird, ist es nicht erforderlich, sämtliche Ausgangsanschlußflächen zu prüfen. Da jedoch das Ausgangssignal bei der konventionellen Schaltung über sämtliche Aus­ gangsanschlußflächen verteilt ist, sollten sämtliche Ausgangsanschlußflächen ge­ prüft werden. Dies führt dazu, daß dann, wenn mehrere Gehäuse einem simultanen Paralleltest unterzogen werden, die Anzahl der Speicherzellen, die gleichzeitig in einem Prüfinstrument geprüft werden können, welches eine begrenzte Anzahl an Datenausgabestiften aufweist, sehr begrenzt ist, infolge der zu vielen Datenaus­ gangsstifte sämtlicher Ausgangsanschlußflächen. Dabei erhöhen sich die Prüfko­ sten und die Prüfzeit.

Aufgabe der Erfindung ist es, eine Paralleltestschaltung für einen Halbleiter-Speicherchip so aus­ zubilden, daß Prüfkosten und Prüfzeit zu verringern sind. Diese Aufgabe wird durch die im Patentanspruch 1 angegebenen Merkmale gelöst.

Ein Vorteil der Erfindung ist, daß die Paralleltestschaltung eine große Anzahl an Speicherzellen gleichzeitig prüfen kann.

Ein weiterer Vorteil der Erfindung ist, daß die Paralleltestschaltung sowohl in dem Wafer-Test als auch in dem Gehäuse-Test zu verwenden ist, und automatisch die Anzahl der geprüften Ausgangsstifte in dem Gehäuse-Test verringert werden kann, um so die Anzahl gleichzeitig geprüfter Gehäuse zu erhöhen.

Gemäß der Erfindung weist die Paralleltestschaltung für einen Halbleiter- Speicherchip eine Auswahleinrichtung zum Auswählen und damit Begrenzen der Anzahl an Ausgangsanschlußflächen, welche das Ausgangssignal der Testschal­ tung durchleiten, sowie eine Steuereinrichtung zur Bereitstellung eines Steuerein­ gangssignals zum Steuern der Auswahleinrichtung auf, die sowohl in dem Wafer- Test für sämtliche Ausgangsanschlußflächen als auch in dem Gehäuse-Test für eine verringerte Anzahl an Ausgangsanschlußflächen verwendet werden kann.

Die Erfindung wird nachstehend anhand zeichnerisch dargestellter Ausführungsbei­ spiele näher erläutert. Es zeigen:

Fig. 1 eine Paralleltestschaltung für Speichervorrichtungen gemäß der Erfin­ dung;

Fig. 2 ein Schaltbild einer Schaltung zur Erzeugung eines Wafer-Test- Freischaltsignals ϕWTE gemäß der Erfindung;

Fig. 3 das Betriebstaktdiagramm zur Erzeugung eines Paralleltest- Freischaltsignals ϕFTE;

Fig. 4 ein Blockschaltbild einer konventionellen Paralleltestschaltung für Spei­ chervorrichtungen; und

Fig. 5 eine Logikschaltung für einen konventionellen 2-Bit-Komparator.

In Fig. 1 weist eine Schaltung zur Erzeugung eines Wafer-Test-Freischaltsignals bzw. zweiten Steuereingangssignals ϕWTE einen ersten NMOS-Transistor 41 auf, der zwischen eine Quellenspannung Vcc und einen Eingangsknoten N1 so geschal­ tet ist, daß ein Gate an die Quellenspannung angeschlossen ist, einen ersten PMOS-Transistor 42, der zwischen den Eingangsknoten N1 und einen Ausgangs­ knoten N2 so geschaltet ist, daß ein Gate an die Quellenspannung Vcc angeschlos­ sen ist, einen zweiten NMOS-Transistor 43, dessen eine Klemme an den Ausgangs­ knoten N2 und dessen Gate an die Quellenspannung angeschlossen ist, einen drit­ ten NMOS-Transistor 44, der zwischen die andere Klemme des zweiten NMOS- Transistors und eine Massespannung geschaltet ist, wobei ein Gate an die Quellen­ spannung Vcc angeschlossen ist, eine Ausgangsklemme mit einer Pufferschaltung, die aus zwei Invertern in Kaskadenschaltung besteht, die an den Ausgangsknoten N2 angeschlossen sind, eine Eingangsanschlußfläche zum Empfang der von außen angelegten Spannung, und einen vierten NMOS-Transistor 45, der zwischen Ein­ gangsanschlußfläche und den Eingangsknoten N1 geschaltet ist, und dessen Gate mit der Eingangsanschlußfläche verbunden ist.

Nachstehend wird der Betrieb dieser Schaltung beschrieben. Wird an die Eingangs­ anschlußfläche eine Superspannung Vcc + 3Vt angelegt (Vt ist die Schwellenspan­ nung der NMOS-Transistoren), die größer ist als die Quellenspannung Vcc, so wird der erste NMOS-Transistor 41 ausgeschaltet und der vierte NMOS-Transistor 45 eingeschaltet, wodurch die Spannung von (Vcc + 2Vt) an den Eingangsknoten N1 angelegt wird. Daher wird der erste PMOS-Transistor 42 eingeschaltet. Da die Spannung des Ausgangsknotens N2 von den Größen des zweiten und dritten NMOS-Transistors 43 bzw. 44 abhängt, nähert sich in diesem Falle der Ausgangs­ knoten N2 dem Pegel der Quellenspannung Vcc an, um ein logisch hohes Signal zu erzeugen. Wenn im Gegensatz hierzu an die Eingangsanschlußfläche keine Span­ nung angelegt wird, so wird der Eingangsknoten N1 mit (Vcc - Vt) versorgt, und da­ her wird der erste PMOS-Transistor 42 ausgeschaltet. Da der dritte und vierte NMOS-Transistor 43 bzw. 44 durch die Quellenspannung Vcc eingeschaltet wird, erzeugt inzwischen der Ausgangsknoten N2 ein logisch niedriges Signal. Die an die Eingangsanschlußfläche angelegte Spannung wird durch direkten externen Kontakt nur in dem Wafer-Test erhalten. Im Gehäuse-Test ist jedoch die Eingangsanschluß­ fläche nicht mit den externen Verbindungsstiften der Speichervorrichtung verbun­ den, und daher kann an die Eingangsanschlußfläche in dem Gehäuse-Test nicht die Spannung angelegt werden.

Fig. 2 zeigt schematisch eine 16-Bit-Parallelschaltung, die bei einem 16-Mega- DRAM verwendet wird; dabei wird der Datenausgabepfad durch Zugriff auf 16 Da­ tenleitungen, DBi/DBi gebildet (i = 0 bis 15), acht erste 2-Bit-Komparatoren 1, 2, . . . 7, 8, von denen jeder zwei der Datenleitungen empfängt und parallel an das Steuersig­ nal ϕFTE angeschlossen ist, vier zweite 2-Bit-Komparatoren 29, . . . 32, die durch das Signal ϕWTE gesteuert werden, vier Schalter 25, . . . 28 (beispielsweise NMOS- Transistoren) zur Umgehung der zweiten 2-Bit-Komparatoren 29, . . . 32, vier Aus­ gangspuffer 9, . . . 15, die mit den ersten 2-Bit-Komparatoren verbunden sind und durch das Signal ϕWTE gesteuert werden, weitere vier Ausgangspuffer 10, . . . 16, die an die zweiten 2-Bit-Komparatoren 29, . . . 32 angeschlossen sind, und acht Aus­ gangsanschlußflächen 17, 18, . . . 23, 24, die jeweils mit den Ausgangspuffern 9, 10, . . . 15, 16 verbunden sind.

Bei dem Wafertest wird an die Eingangsanschlußfläche in Fig. 1 die Spannung (Vcc + 3Vt) angelegt, wodurch das Signal ϕWTE einen hohen Pegel annimmt, um den Paralleltestzustand in Fig. 3 zu erreichen. Dann wird das Signal ϕFTE mit logisch hohem Pegel angelegt, um die ersten 2-Bit-Komparatoren 1, 2, . . . 7, 8 zu treiben. Da die zweiten 2-Bit-Komparatoren 29, . . . 32 mit dem Steuersignal ϕWTE mit logisch niedrigem Pegel versorgt werden, werden sämtliche zweite 2-Bit-Komparatoren nicht betrieben, und sämtliche vier Schalter 25, . . . 28 arbeiten, so daß die Ausgangssigna­ le der ersten 2-Bit-Komparatoren 29, . . . 32, die an die Schalter angeschlossen sind, vorbeigeleitet und an die Ausgangspuffer 10, . . . 16 übertragen werden. Daher wer­ den sämtliche Ausgangssignale der ersten 2-Bit-Komparatoren an die jeweiligen Ausgangspuffer übertragen, so daß sämtliche Ausgangsanschlußflächen 17, 18, . . . 23, 24 Daten erzeugen. Im Gehäuse-Test wird jedoch die Eingangsanschlußfläche der Steuereingangserzeugungsschaltung in Fig. 1 nicht mit einer Spannung ver­ sorgt, und das Steuereingangssignal ϕWTE nimmt einen logisch niedrigen Pegel an. Wird das Signal ϕFTE mit logisch hohem Pegel angelegt, so werden die ersten 2-Bit-Komparatoren 1, 2, . . . 7, 8 getrieben. Da das Steuereingangssignal ϕWTE mit logisch niedrigem Pegel, welches an die zweiten 2-Bit-Komparatoren 29, . . . 32 ange­ legt wird, über den Inverter einen logisch hohen Pegel annimmt, werden in diesem Falle die zweiten 2-Bit-Komparatoren sämtlich betrieben, und sämtliche vier Schalter 25, . . . 28 werden ausgeschaltet. Die an die ersten 2-Bit-Komparatoren 1, . . . 8 ange­ schlossenen Ausgangspuffer 9, . . . 15 sind nicht aktiviert, da das Steuereingangs­ signal ϕWTE auf logisch niedrigem Pegel liegt. Daher erzeugen die Ausgangsan­ schlußflächen 17, . . . 23 die an die Ausgangspuffer 9, . . . 15 der ersten 2-Bit- Komparatoren 1, . . . 7 angeschlossen sind, die nicht aktiviert sind, keine Signale, so daß die Signale nur durch die vier Ausgangsanschlußflächen 18, . . . 24 weiter beför­ dert werden, die an die zweiten 2-Bit-Komparatoren 29, . . . 32 angeschlossen sind.

Wie vorstehend beschrieben, ist die Paralleltestschaltung, wie sie in Fig. 2 gezeigt ist, mit den zweiten 2-Bit-Komparatoren zur Begrenzung der Anzahl der Ausgangs­ anschlußflächen zur Weiterleitung der Daten und mit Schaltern zur selektiven Um­ gebung der zweiten 2-Bit-Komparatoren versehen, wodurch es möglich ist, den Paralleltest beim Wafer-Test und Gehäuse-Test durchzuführen. Insbesondere wird eine wesentlich verringerte Anzahl an Ausgangsstiften in dem Gehäuse-Test ver­ wendet, so daß die Anzahl gleichzeitig prüfbarer Gehäuse wesentlich vergrößert wird. Darüber hinaus geht in derselben Testschaltung das Steuersignal ϕWTE in dem Wafer-Paralleltest automatisch zum logisch niedrigen Pegel in dem Gehäuse- Test über, wodurch es möglich wird, den Gehäuse-Test ohne zusätzliche Vorgänge durchzuführen.

Zwar zeigt die Ausführungsform in Fig. 2 eine Verringerung der Anzahl der Aus­ gangsanschlußflächen auf vier, jedoch ist es möglich, diese auf eins zu reduzieren. In diesem Fall sind der zweite 2-Bit-Komparator und der Schalter sequentiell durch die Anzahl der erforderlichen Stufen verbunden. Bei einer weiteren Ausführungsform kann eine Byte/Wort-Breitspeichervorrichtung mit einer großen Anzahl an Ein­ gangs/Ausgangs-Stiften (beispielsweise x16 oder x32) mit Mehrfachbit- Komparatoren (beispielsweise 4-Bit- oder 8-Bit-Komparatoren, usw.) als zweite Komparatoren vorgesehen sein, um so in dem Gehäuse-Test die Anzahl der Te­ stausgabestifte je nach Wunsch zu verringern, so daß die Anzahl der gleichzeitig geprüften Gehäuse wesentlich erhöht wird, bei beträchtlicher Verringerung der Prüf­ kosten.

Claims (6)

1. Paralleltestschaltung für einen Halbleiter-Speicherchip mit:
mehreren Datenausgabe-Bitleitungen;
mehreren ersten Komparatoren (1, 2, . . . 7, 8) zum Empfang von Daten von den Daten­ ausgabe-Bitleitungen;
einer erste Steuereingangssignale (ϕFTE) abgebenden Steuereingabeeinrichtung (ϕWTE) zum Steuern der ersten Komparatoren (1, . . . 8);
mehreren Ausgangspuffern (9, 10, . . . 15, 16), die jeweils das Ausgangssignal der ersten Komparatoren (1, . . . 8) über Datenausgabewege empfangen, wobei mehrere Ausgangs­ anschlußflächen (18, 18, . . . 25, 24) jeweils an die Ausgangspuffer (9, . . . 16) angeschlos­ sen sind, gekennzeichnet durch
mindestens eine Auswahleinrichtung (25, . . . 28, 29, . . . 32) zum wahlweisen Empfangen der Ausgangssignale der ersten Komparatoren (1, . . . 8), zur Erzeugung eines Aus­ gangssignals zu einem der Ausgangspuffer (9, . . . 16); und
eine Steuereinrichtung (ϕWTE) zum Steuern der Auswahleinrichtung (25, . . . 32) und der Ausgangspuffer (9, . . . 16), wobei
die Auswahleinrichtung (25, . . . 32) mehrere zweite Komparatoren (29, . . . 32), um selektiv die Ausgangssignale der ersten Komparatoren (1, . . . 8) zu vergleichen, sowie Schal­ tereinrichtungen (25, . . . 28) umfaßt, die komplementär mit den zweiten Komparatoren (29, . . . 32) aktiviert werden, um die Ausgangspfade abzuschalten, welche die Ausgänge der zweiten Komparatoren (29, . . . 32) verbinden.

2. Paralleltestschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerein­ richtung (ϕWTE) ein zweites Steuereingangssignal (ϕWTE) an die Steuerklemmen der Ausgangspuffer (9, . . . 16) gibt und das invertierte Signal des zweiten Steuereingangs­ signals an die Steuerklemmen der zweiten Komparatoren (29, . . . 32) gibt.

3. Paralleltestschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Schaltein­ richtungen (25, . . . 28) NMOS-Transistoren umfassen, deren Gates an den zweiten Steu­ ereingang angeschlossen sind.

4. Paralleltestschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die zweiten Komparatoren (29, . . . 32) Mehrfachbit-Komparatoren sind.

5. Paralleltestschaltung nach Anspruch 2, dadurch gekennzeichnet, daß das zweite Steuereingangssignal (ϕWTE) direkt aus einer extern angelegten Spannung während des Wafer-Paralleltests erhalten wird, und daß das zweite Steuereingangssignal von einer zusätzlichen Steuereingangssignal-Erzeugungsschaltung (Fig. 1) erhalten wird, die in dem Speicherchip vorgesehen ist, ohne die extern angelegte Spannung während des Gehäuse-Paralleltests.

6. Paralleltestschaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Steuerein­ gangssignal-Erzeugungsschaltung (Fig. 1) umfaßt:
einen ersten NMOS-Transistor (41), der zwischen eine Quellenspannung (Vcc) und einen Eingangsknoten (N1) geschaltet ist mit einem an die Quellenspannung ange­ schlossenen Gate;
einen zweiten NMOS-Transistor (43), dessen einer Anschluß an den Ausgangsknoten (N2) und dessen Gate an die Quellenspannung (Vcc) angeschlossen ist;
einen dritten NMOS-Transistor (44), der zwischen den anderen Anschluß des zweiten NMOS-Transistors (43) und ein Massepotential geschaltet ist mit einem an die Quellen­ spannung (Vcc) angeschlossenen Gate;
eine Ausgangsklemme mit einer Pufferschaltung (33), die aus mehreren Invertern be­ steht, die an den Ausgangsknoten (N2) angeschlossen sind;
eine Eingangsanschlußfläche (34) zum Empfang der extern angelegten Spannung; und
einen vierten NMOS-Transistor (45), der so zwischen die Eingangsanschlußfläche (34) und den Eingangsknoten (N1) geschaltet ist, daß ein Gate mit der Eingangsanschlußflä­ che (34) verbunden ist.