JPH0689596A - 並列試験回路 - Google Patents
並列試験回路Info
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- JPH0689596A JPH0689596A JP5035614A JP3561493A JPH0689596A JP H0689596 A JPH0689596 A JP H0689596A JP 5035614 A JP5035614 A JP 5035614A JP 3561493 A JP3561493 A JP 3561493A JP H0689596 A JPH0689596 A JP H0689596A
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- test
- signal
- test circuit
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
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- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】
【目的】ウェーハ試験及びパッケージ試験の両方に使用
され、パッケージ試験では検査すべき出力ピン数が自動
的に減少されるようなメモリ装置の並列試験回路を提供
する。 【構成】試験時に論理１となる信号φＦＴＥにより動作
する第１ビット比較器と、信号φＷＴＥにより制御され
る第２ビット比較器及びスイッチ手段（ＮＭＯＳトラン
ジスタ）と、φＷＴＥにより制御され、第１ビット比較
器に直接接続される出力バッファと、第２ビット比較器
の出力を受ける４個の出力バッファと、８個の出力パッ
ドとを備えている。φＷＴＥは、ウェーハ試験時に論理
１、パッケージ試験時に論理０となる。したがって、ウ
ェーハ試験時は全ての出力バッファが動作し、第２ビッ
ト比較器は動作せず、スイッチ手段は導通状態となる
が、パッケージ試験時はφＷＴＥを受ける出力バッファ
は動作せず、第２ビット比較器が動作し、スイッチ手段
は遮断状態となる。
され、パッケージ試験では検査すべき出力ピン数が自動
的に減少されるようなメモリ装置の並列試験回路を提供
する。 【構成】試験時に論理１となる信号φＦＴＥにより動作
する第１ビット比較器と、信号φＷＴＥにより制御され
る第２ビット比較器及びスイッチ手段（ＮＭＯＳトラン
ジスタ）と、φＷＴＥにより制御され、第１ビット比較
器に直接接続される出力バッファと、第２ビット比較器
の出力を受ける４個の出力バッファと、８個の出力パッ
ドとを備えている。φＷＴＥは、ウェーハ試験時に論理
１、パッケージ試験時に論理０となる。したがって、ウ
ェーハ試験時は全ての出力バッファが動作し、第２ビッ
ト比較器は動作せず、スイッチ手段は導通状態となる
が、パッケージ試験時はφＷＴＥを受ける出力バッファ
は動作せず、第２ビット比較器が動作し、スイッチ手段
は遮断状態となる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置の内部
試験回路に係るもので、特にメモリ装置内の複数ビット
を並列に検査する並列試験回路の出力表示に関するもの
である。
試験回路に係るもので、特にメモリ装置内の複数ビット
を並列に検査する並列試験回路の出力表示に関するもの
である。
【０００２】
【従来の技術】一般的な半導体メモリ装置の製造方法
は、ウェーハに複数個のメモリ装置を製作し、このウェ
ーハに製作されたメモリ装置を各々分離してチップとし
た後にパッケージ工程を経るようになっている。この半
導体メモリ装置の製作時には、そのメモリセルの動作性
能が試験されるが、この試験のための試験回路の一部は
メモリ装置内部に実装されていることが多い。
は、ウェーハに複数個のメモリ装置を製作し、このウェ
ーハに製作されたメモリ装置を各々分離してチップとし
た後にパッケージ工程を経るようになっている。この半
導体メモリ装置の製作時には、そのメモリセルの動作性
能が試験されるが、この試験のための試験回路の一部は
メモリ装置内部に実装されていることが多い。
【０００３】一般に、メモリセルの試験は二つに大別さ
れる。まず、ウェーハの状態で試験を実施するものがあ
る。この試験はウェーハにメモリ装置の集積回路製作が
完了した後、メモリ装置の分離工程の前までの間に実施
される。このようなウェーハ試験の目的は、不良メモリ
セルをさがし出し、見つかった不良メモリセルを救済し
たり除去したりすることにある。ウェーハ試験時には、
ウェーハの表面に露出した、メモリ装置の試験回路に付
属している出力パッドに外部から検査端子を直接接触さ
せる方法が使用される。そして、このウェーハ試験を通
過したメモリ装置は、次の工程であるパッケージ工程を
経て最終製品とされる。
れる。まず、ウェーハの状態で試験を実施するものがあ
る。この試験はウェーハにメモリ装置の集積回路製作が
完了した後、メモリ装置の分離工程の前までの間に実施
される。このようなウェーハ試験の目的は、不良メモリ
セルをさがし出し、見つかった不良メモリセルを救済し
たり除去したりすることにある。ウェーハ試験時には、
ウェーハの表面に露出した、メモリ装置の試験回路に付
属している出力パッドに外部から検査端子を直接接触さ
せる方法が使用される。そして、このウェーハ試験を通
過したメモリ装置は、次の工程であるパッケージ工程を
経て最終製品とされる。
【０００４】メモリ装置のパッケージ工程完了後にはパ
ッケージの状態での試験が実施される。これはパッケー
ジ工程中に発生し得る不良メモリ装置を除去するためで
ある。パッケージ試験時には、パッケージから露出する
入出力ピンと前記試験回路の出力パッドとが連結されて
いるので、試験ボードを利用して入出力ピンと外部の検
査端子を接触させて試験を実施する。これらウェーハ試
験やパッケージ試験には、複数個のメモリ装置を同時に
試験する並列の試験方法が使用されている。
ッケージの状態での試験が実施される。これはパッケー
ジ工程中に発生し得る不良メモリ装置を除去するためで
ある。パッケージ試験時には、パッケージから露出する
入出力ピンと前記試験回路の出力パッドとが連結されて
いるので、試験ボードを利用して入出力ピンと外部の検
査端子を接触させて試験を実施する。これらウェーハ試
験やパッケージ試験には、複数個のメモリ装置を同時に
試験する並列の試験方法が使用されている。
【０００５】図４に従来のメモリ装置内蔵型の並列試験
回路の一例を示す。同図は、２メガ×８（即ち１６メ
ガ）ＤＲＡＭで使用される１６ビット並列試験回路で、
アクセスされたデータ対ＤＢｉ、バーＤＢｉ（ｉ＝０〜
１５）を伝送する１６本のデータ線対と、８個の２ビッ
ト比較器(Comparator)と、該比較器を制御する試験開始
信号φＦＴＥと、8 個の出力バッファと、及び８個の出
力パッドとが示されている。
回路の一例を示す。同図は、２メガ×８（即ち１６メ
ガ）ＤＲＡＭで使用される１６ビット並列試験回路で、
アクセスされたデータ対ＤＢｉ、バーＤＢｉ（ｉ＝０〜
１５）を伝送する１６本のデータ線対と、８個の２ビッ
ト比較器(Comparator)と、該比較器を制御する試験開始
信号φＦＴＥと、8 個の出力バッファと、及び８個の出
力パッドとが示されている。
【０００６】図３は、図４の回路で並列試験が実行され
る際にメモリ装置に印加される信号群のタイミング図で
ある。信号バーＣＡＳとバーＷＥが論理“ロウ”となっ
た後に信号バーＲＡＳが論理“ハイ”から論理“ロウ”
に遷移すると、試験開始信号φＦＴＥが論理“ロウ”か
ら論理“ハイ”に遷移する。このとき、メモリセルから
の試験データが８個の２ビット比較器に並列に入力され
て試験が進行する。２ビット比較器に印加される試験開
始信号φＦＴＥは２ビット比較器の駆動信号として働
き、この比較器の出力は出力バッファを通じて出力パッ
ドに伝達される。したがって、すべての出力パッドから
出力データが獲得される。
る際にメモリ装置に印加される信号群のタイミング図で
ある。信号バーＣＡＳとバーＷＥが論理“ロウ”となっ
た後に信号バーＲＡＳが論理“ハイ”から論理“ロウ”
に遷移すると、試験開始信号φＦＴＥが論理“ロウ”か
ら論理“ハイ”に遷移する。このとき、メモリセルから
の試験データが８個の２ビット比較器に並列に入力され
て試験が進行する。２ビット比較器に印加される試験開
始信号φＦＴＥは２ビット比較器の駆動信号として働
き、この比較器の出力は出力バッファを通じて出力パッ
ドに伝達される。したがって、すべての出力パッドから
出力データが獲得される。
【０００７】図５は、一般的な２ビット比較器の論理回
路図である。この回路においては、２つのデータＤＢ
０、ＤＢ１（バーＤＢ０、バーＤＢ１）が同じ論理状態
であると出力ＤCOM は論理“ハイ”を示し、前記２つの
データが異なる論理状態であると出力ＤCOM は論理“ロ
ウ”を示す。
路図である。この回路においては、２つのデータＤＢ
０、ＤＢ１（バーＤＢ０、バーＤＢ１）が同じ論理状態
であると出力ＤCOM は論理“ハイ”を示し、前記２つの
データが異なる論理状態であると出力ＤCOM は論理“ロ
ウ”を示す。
【０００８】図４に示すような従来の並列試験回路での
ウェーハ試験やパッケージ試験においては、試験結果が
メモリ装置のすべての出力パッドに別々に出力されるの
で、すべての出力パッドを検査しなければならない。と
ころが、ウェーハ試験では不良メモリセルのアドレスを
把握しなければその不良メモリセルの救済ができないの
で、試験出力を示す出力パッドを全部検査する必要があ
るが、パッケージ試験では、メモリ装置全体の動作可否
が試験されるので、不良メモリセルのアドレスを把握す
る必要はなく、できればすべての出力パッドを試験せず
にすませる方がよい。しかし、上記のような従来技術で
はすべての出力パッドに出力が分散されて現われるの
で、すべての出力パッドを検査しなければならない。そ
の際、試験する入出力ピンが多い場合、多数のメモリ装
置を同時に並列に試験しようとしても、試験装置で検査
できる入出力ピンの数は限られているので、試験できる
メモリ装置の個数が少なくなってしまう。その結果、試
験時間が長くなるうえ、試験にかかる費用が多くなって
いしまうという問題がある。
ウェーハ試験やパッケージ試験においては、試験結果が
メモリ装置のすべての出力パッドに別々に出力されるの
で、すべての出力パッドを検査しなければならない。と
ころが、ウェーハ試験では不良メモリセルのアドレスを
把握しなければその不良メモリセルの救済ができないの
で、試験出力を示す出力パッドを全部検査する必要があ
るが、パッケージ試験では、メモリ装置全体の動作可否
が試験されるので、不良メモリセルのアドレスを把握す
る必要はなく、できればすべての出力パッドを試験せず
にすませる方がよい。しかし、上記のような従来技術で
はすべての出力パッドに出力が分散されて現われるの
で、すべての出力パッドを検査しなければならない。そ
の際、試験する入出力ピンが多い場合、多数のメモリ装
置を同時に並列に試験しようとしても、試験装置で検査
できる入出力ピンの数は限られているので、試験できる
メモリ装置の個数が少なくなってしまう。その結果、試
験時間が長くなるうえ、試験にかかる費用が多くなって
いしまうという問題がある。
【０００９】
【発明が解決しようとする課題】したがって本発明の目
的は、より多くのメモリ装置を同時に並列に試験できる
ようなメモリ装置内蔵型の並列試験回路を提供すること
にある。本発明の他の目的は、ウェーハ試験、パッケー
ジ試験の両方に使用でき、パッケージ試験のときには検
査すべき入出力ピンの数が自動的に一定数減少されてよ
り多くのメモリ装置を同時に並列に試験できるようなメ
モリ装置内蔵型の並列試験回路を提供することにある。
的は、より多くのメモリ装置を同時に並列に試験できる
ようなメモリ装置内蔵型の並列試験回路を提供すること
にある。本発明の他の目的は、ウェーハ試験、パッケー
ジ試験の両方に使用でき、パッケージ試験のときには検
査すべき入出力ピンの数が自動的に一定数減少されてよ
り多くのメモリ装置を同時に並列に試験できるようなメ
モリ装置内蔵型の並列試験回路を提供することにある。
【００１０】
【課題を解決するための手段】このような目的を達成す
るために本発明は、多数のデータ線対と、これらデータ
線対に接続され、試験開始信号により制御されるデータ
比較手段と、これらデータ比較手段に信号伝送路を介し
て接続された出力バッファと、これら出力バッファに接
続された出力パッドとを備えた半導体メモリ装置の並列
試験回路において、いずれか２以上のデータ比較手段の
出力を入力とし、このデータ比較手段に対応している出
力バッファのうちの１つに出力を供給すると共に、この
出力バッファが接続されている信号伝送路を遮断するよ
うに動作する選択手段と、パッケージ試験時に該選択手
段を動作させると共に選択手段の出力を受けない出力バ
ッファが動作しないよう制御する制御手段とを備えてい
ることを特徴としている。
るために本発明は、多数のデータ線対と、これらデータ
線対に接続され、試験開始信号により制御されるデータ
比較手段と、これらデータ比較手段に信号伝送路を介し
て接続された出力バッファと、これら出力バッファに接
続された出力パッドとを備えた半導体メモリ装置の並列
試験回路において、いずれか２以上のデータ比較手段の
出力を入力とし、このデータ比較手段に対応している出
力バッファのうちの１つに出力を供給すると共に、この
出力バッファが接続されている信号伝送路を遮断するよ
うに動作する選択手段と、パッケージ試験時に該選択手
段を動作させると共に選択手段の出力を受けない出力バ
ッファが動作しないよう制御する制御手段とを備えてい
ることを特徴としている。
【００１１】このような本発明による並列試験回路の選
択手段は、いずれか２以上のデータ比較手段の出力を受
けてこれらを比較し、その比較結果を出力する第２のデ
ータ比較手段と、該第２のデータ比較手段の出力を受け
る出力バッファが接続されている信号伝送路の遮断動作
を行うスイッチ手段とを備えるようにし、そして、制御
手段は、第２のデータ比較手段の出力を受けない出力バ
ッファ及びスイッチ手段に供給されると共に、反転され
て第２のデータ比較手段に供給されるウェーハ試験信号
とするとよい。また、この場合のスイッチ手段は、ゲー
トにウェーハ試験信号を受けるＭＯＳトランジスタで構
成するようにするとよい。
択手段は、いずれか２以上のデータ比較手段の出力を受
けてこれらを比較し、その比較結果を出力する第２のデ
ータ比較手段と、該第２のデータ比較手段の出力を受け
る出力バッファが接続されている信号伝送路の遮断動作
を行うスイッチ手段とを備えるようにし、そして、制御
手段は、第２のデータ比較手段の出力を受けない出力バ
ッファ及びスイッチ手段に供給されると共に、反転され
て第２のデータ比較手段に供給されるウェーハ試験信号
とするとよい。また、この場合のスイッチ手段は、ゲー
トにウェーハ試験信号を受けるＭＯＳトランジスタで構
成するようにするとよい。
【００１２】このときのウェーハ試験信号は、試験回路
制御信号が印加されたときのみ論理“ハイ”を出力する
ウェーハ試験信号発生回路を用いて発生するようにし、
このウェーハ試験信号発生回路は、チャネルが電源電圧
端と入力ノードとの間に設けられ、ゲートに電源電圧が
印加される第１ＮＭＯＳトランジスタと、チャネルが入
力ノードと出力ノードとの間に設けられ、ゲートに電源
電圧が印加されるＰＭＯＳトランジスタと、チャネルが
出力ノードと接地端との間に直列に設けられ、各ゲート
に電源電圧が印加される第２、第３ＮＭＯＳトランジス
タと、出力ノードに２つのインバータを直列接続してな
るバッファ回路と、試験回路制御信号を受ける入力パッ
ドと、該入力パッドと入力ノードとの間にチャネルが設
けられ、ゲートに試験回路制御信号が印加される第４Ｎ
ＭＯＳトランジスタと、を備えて構成するとよい。
制御信号が印加されたときのみ論理“ハイ”を出力する
ウェーハ試験信号発生回路を用いて発生するようにし、
このウェーハ試験信号発生回路は、チャネルが電源電圧
端と入力ノードとの間に設けられ、ゲートに電源電圧が
印加される第１ＮＭＯＳトランジスタと、チャネルが入
力ノードと出力ノードとの間に設けられ、ゲートに電源
電圧が印加されるＰＭＯＳトランジスタと、チャネルが
出力ノードと接地端との間に直列に設けられ、各ゲート
に電源電圧が印加される第２、第３ＮＭＯＳトランジス
タと、出力ノードに２つのインバータを直列接続してな
るバッファ回路と、試験回路制御信号を受ける入力パッ
ドと、該入力パッドと入力ノードとの間にチャネルが設
けられ、ゲートに試験回路制御信号が印加される第４Ｎ
ＭＯＳトランジスタと、を備えて構成するとよい。
【００１３】並列試験回路をこのように構成すること
で、この並列試験回路をウェーハ試験とパッケージ試験
とに共用でき、しかも、ウェーハ試験ではすべての出力
パッドにデータを出力できる一方で、パッケージ試験で
はデータを出力する出力パッドを減少させられるように
なる。
で、この並列試験回路をウェーハ試験とパッケージ試験
とに共用でき、しかも、ウェーハ試験ではすべての出力
パッドにデータを出力できる一方で、パッケージ試験で
はデータを出力する出力パッドを減少させられるように
なる。
【００１４】
【実施例】図１に示すのは、本発明に係る制御手段であ
るウェーハ試験信号φＷＴＥを発生するウェーハ試験信
号発生回路である。電源電圧Ｖｃｃ端と入力ノードＮ１
との間にチャネルが設けられ、ゲートがＶｃｃ端に接続
された第１ＮＭＯＳトランジスタ４１と、入力ノードＮ
１と出力ノードＮ２との間にチャネルが設けられ、ゲー
トがＶｃｃ端に接続されたＰＭＯＳトランジスタ４２
と、一方の端子が出力ノードＮ２に接続され、ゲートが
Ｖｃｃ端に接続された第２ＮＭＯＳトランジスタ４３
と、第２ＮＭＯＳトランジスタ４３の他方の端子と接地
端との間にチャネルが設けられ、ゲートがＶｃｃ端に接
続された第３ＮＭＯＳトランジスタ４４と、出力ノード
Ｎ２に接続され、二つのインバータを直列接続してなる
バッファ回路を有する出力端と、外部から印加される試
験回路制御信号を受ける入力パッドと、この入力パッド
に一方の端子が接続され、他方の端子が入力ノードＮ１
に接続され、そしてゲートが入力パッドに接続された第
４ＮＭＯＳトランジスタ４５とから構成されている。
るウェーハ試験信号φＷＴＥを発生するウェーハ試験信
号発生回路である。電源電圧Ｖｃｃ端と入力ノードＮ１
との間にチャネルが設けられ、ゲートがＶｃｃ端に接続
された第１ＮＭＯＳトランジスタ４１と、入力ノードＮ
１と出力ノードＮ２との間にチャネルが設けられ、ゲー
トがＶｃｃ端に接続されたＰＭＯＳトランジスタ４２
と、一方の端子が出力ノードＮ２に接続され、ゲートが
Ｖｃｃ端に接続された第２ＮＭＯＳトランジスタ４３
と、第２ＮＭＯＳトランジスタ４３の他方の端子と接地
端との間にチャネルが設けられ、ゲートがＶｃｃ端に接
続された第３ＮＭＯＳトランジスタ４４と、出力ノード
Ｎ２に接続され、二つのインバータを直列接続してなる
バッファ回路を有する出力端と、外部から印加される試
験回路制御信号を受ける入力パッドと、この入力パッド
に一方の端子が接続され、他方の端子が入力ノードＮ１
に接続され、そしてゲートが入力パッドに接続された第
４ＮＭＯＳトランジスタ４５とから構成されている。
【００１５】この図１の回路の動作を説明する。入力パ
ッドに、試験回路制御信号として電源電圧Ｖｃｃより高
い電圧であるＶｃｃ＋３ＶT （ＶT はトランジスタのし
きい電圧）を印加すると、第４ＮＭＯＳトランジスタ４
５がオンとなり、第１ＮＭＯＳトランジスタ４１はオフ
となるので、入力ノードＮ１はＶｃｃ＋２ＶT の電圧に
なる。したがって、ＰＭＯＳトランジスタ４２はオンと
なる。このとき、出力ノードＮ２の電圧は第２、第３Ｎ
ＭＯＳトランジスタ４３、４４のサイズによって決定さ
れ、Ｖｃｃのレベルに近似した電圧とされるので、出力
ノードＮ２は論理“ハイ”のレベルとなる。反対に、入
力パッドに前記のような試験回路制御信号が印加されな
いときは、入力ノードＮ１には電源電圧ＶｃｃからＶT
を引いた電圧Ｖｃｃ−ＶT が供給されるので、ＰＭＯＳ
トランジスタ４２はオフとなる。このとき、第３、第４
ＮＭＯＳトランジスタ４３、４４は電源電圧Ｖｃｃによ
ってオンとされているので、出力ノードＮ２は論理“ロ
ウ”のレベルとなる。
ッドに、試験回路制御信号として電源電圧Ｖｃｃより高
い電圧であるＶｃｃ＋３ＶT （ＶT はトランジスタのし
きい電圧）を印加すると、第４ＮＭＯＳトランジスタ４
５がオンとなり、第１ＮＭＯＳトランジスタ４１はオフ
となるので、入力ノードＮ１はＶｃｃ＋２ＶT の電圧に
なる。したがって、ＰＭＯＳトランジスタ４２はオンと
なる。このとき、出力ノードＮ２の電圧は第２、第３Ｎ
ＭＯＳトランジスタ４３、４４のサイズによって決定さ
れ、Ｖｃｃのレベルに近似した電圧とされるので、出力
ノードＮ２は論理“ハイ”のレベルとなる。反対に、入
力パッドに前記のような試験回路制御信号が印加されな
いときは、入力ノードＮ１には電源電圧ＶｃｃからＶT
を引いた電圧Ｖｃｃ−ＶT が供給されるので、ＰＭＯＳ
トランジスタ４２はオフとなる。このとき、第３、第４
ＮＭＯＳトランジスタ４３、４４は電源電圧Ｖｃｃによ
ってオンとされているので、出力ノードＮ２は論理“ロ
ウ”のレベルとなる。
【００１６】このように入力パッドに印加される試験回
路制御信号は、ウェーハ試験時にのみ外部から直接的に
印加されるものであり、パッケージングされた後では、
入力パッドはパッケージ外部に露出する入出力ピンに連
結されないので、パッケージ試験時には、入力パッドに
試験回路制御信号が印加されることはない。
路制御信号は、ウェーハ試験時にのみ外部から直接的に
印加されるものであり、パッケージングされた後では、
入力パッドはパッケージ外部に露出する入出力ピンに連
結されないので、パッケージ試験時には、入力パッドに
試験回路制御信号が印加されることはない。
【００１７】図２に、本発明による並列試験回路の好適
な実施例を示す。この実施例は、２メガ×８（即ち１６
メガ）ＤＲＡＭで使用される１６ビット並列試験回路の
場合である。同図に示すように、アクセスされたデータ
対ＤＢｉ、バーＤＢｉ（ｉ＝０〜１５）を伝送する１６
本のデータ線対と、それぞれ２つのデータ線対のデータ
を受け、試験開始信号φＦＴＥが並列に入力されてこの
試験開始信号φＦＴＥによって制御される８個の第１ビ
ット比較器（この実施例では２ビット比較器）と、ウェ
ーハ試験信号φＷＴＥによって制御される４個の第２ビ
ット比較器（この実施例では２ビット比較器）と、この
第２ビット比較器のバイパス的に作用する４個のスイッ
チ手段（この実施例ではＮＭＯＳトランジスタ）と、第
１ビット比較器に信号伝送路を介して直接的に接続さ
れ、ウェーハ試験信号φＷＴＥによって制御される４個
の出力バッファと、第２ビット比較器の出力を受けるよ
うに接続された４個の出力バッファと、これら出力バッ
ファに接続された８個の出力パッドとから構成されるも
のである。
な実施例を示す。この実施例は、２メガ×８（即ち１６
メガ）ＤＲＡＭで使用される１６ビット並列試験回路の
場合である。同図に示すように、アクセスされたデータ
対ＤＢｉ、バーＤＢｉ（ｉ＝０〜１５）を伝送する１６
本のデータ線対と、それぞれ２つのデータ線対のデータ
を受け、試験開始信号φＦＴＥが並列に入力されてこの
試験開始信号φＦＴＥによって制御される８個の第１ビ
ット比較器（この実施例では２ビット比較器）と、ウェ
ーハ試験信号φＷＴＥによって制御される４個の第２ビ
ット比較器（この実施例では２ビット比較器）と、この
第２ビット比較器のバイパス的に作用する４個のスイッ
チ手段（この実施例ではＮＭＯＳトランジスタ）と、第
１ビット比較器に信号伝送路を介して直接的に接続さ
れ、ウェーハ試験信号φＷＴＥによって制御される４個
の出力バッファと、第２ビット比較器の出力を受けるよ
うに接続された４個の出力バッファと、これら出力バッ
ファに接続された８個の出力パッドとから構成されるも
のである。
【００１８】このように、本実施例では、データ比較手
段、及び第２のデータ比較手段として第１、第２ビット
比較器を使用し、また、スイッチ手段として、ゲートに
ウェーハ試験信号φＷＴＥが印加され、チャネルが、第
２ビット比較器の出力を受ける出力バッファと第１ビッ
ト比較器との間の信号伝送路に設けられたＮＭＯＳトラ
ンジスタを使用している。これら第２ビット比較器及び
ＮＭＯＳトランジスタにより選択手段を構成するように
している。
段、及び第２のデータ比較手段として第１、第２ビット
比較器を使用し、また、スイッチ手段として、ゲートに
ウェーハ試験信号φＷＴＥが印加され、チャネルが、第
２ビット比較器の出力を受ける出力バッファと第１ビッ
ト比較器との間の信号伝送路に設けられたＮＭＯＳトラ
ンジスタを使用している。これら第２ビット比較器及び
ＮＭＯＳトランジスタにより選択手段を構成するように
している。
【００１９】このような図２の回路の動作を以下に説明
する。 （１）ウェーハ試験の場合：このときには、規格に従っ
て図１の入力パッドにＶｃｃより高いＶｃｃ＋３ＶT 程
度の試験回路制御信号が印加されてウェーハ試験信号信
号φＷＴＥが論理“ハイ”で出力された後に、図３のよ
うにして試験条件が満足され、試験開始信号φＦＴＥが
論理“ハイ”になると、第１ビット比較器が動作する。
このとき、第２ビット比較器にインバータを介して供給
されるウェーハ試験信号φＷＴＥにより第２ビット比較
器はすべて動作せず、一方、ウェーハ試験信号φＷＴＥ
がそのまま供給される出力バッファは全て動作し、そし
てスイッチ手段であるＮＭＯＳトランジスタはすべてオ
ンとなる。したがって、スイッチ手段が接続されている
第１ビット比較器の出力も４個のスイッチ手段を通過し
て該当出力バッファに伝送される。これにより、８個の
第１ビット比較器の出力は相当する出力バッファに伝送
されて８個の出力パッドに現われる。
する。 （１）ウェーハ試験の場合：このときには、規格に従っ
て図１の入力パッドにＶｃｃより高いＶｃｃ＋３ＶT 程
度の試験回路制御信号が印加されてウェーハ試験信号信
号φＷＴＥが論理“ハイ”で出力された後に、図３のよ
うにして試験条件が満足され、試験開始信号φＦＴＥが
論理“ハイ”になると、第１ビット比較器が動作する。
このとき、第２ビット比較器にインバータを介して供給
されるウェーハ試験信号φＷＴＥにより第２ビット比較
器はすべて動作せず、一方、ウェーハ試験信号φＷＴＥ
がそのまま供給される出力バッファは全て動作し、そし
てスイッチ手段であるＮＭＯＳトランジスタはすべてオ
ンとなる。したがって、スイッチ手段が接続されている
第１ビット比較器の出力も４個のスイッチ手段を通過し
て該当出力バッファに伝送される。これにより、８個の
第１ビット比較器の出力は相当する出力バッファに伝送
されて８個の出力パッドに現われる。
【００２０】（２）パッケージ試験の場合：このときに
は、図１の入力パッドに試験回路制御信号は印加されな
いので、ウェーハ試験信号φＷＴＥは論理“ロウ”とな
る。そして、試験開始信号φＦＴＥが論理“ハイ”にな
ると、第１ビット比較器が動作する。このとき、第２ビ
ット比較器にインバータを介して供給されるウェーハ試
験信号φＷＴＥは論理“ハイ”になるので、第２ビット
比較器はすべて動作し、一方、ウェーハ試験信号φＷＴ
Ｅがそのまま供給される４個のスイッチ手段であるＮＭ
ＯＳトランジスタはすべてオフとなる。また、第１ビッ
ト比較器に直接的に接続された４個の出力バッファは、
ウェーハ試験信号φＷＴＥが論理“ロウ”のため動作し
ないので、この４個の出力バッファに接続された出力パ
ッドには出力が現われない。したがって、第２ビット比
較器に接続された４個の出力パッドにのみ出力が現れ
る。
は、図１の入力パッドに試験回路制御信号は印加されな
いので、ウェーハ試験信号φＷＴＥは論理“ロウ”とな
る。そして、試験開始信号φＦＴＥが論理“ハイ”にな
ると、第１ビット比較器が動作する。このとき、第２ビ
ット比較器にインバータを介して供給されるウェーハ試
験信号φＷＴＥは論理“ハイ”になるので、第２ビット
比較器はすべて動作し、一方、ウェーハ試験信号φＷＴ
Ｅがそのまま供給される４個のスイッチ手段であるＮＭ
ＯＳトランジスタはすべてオフとなる。また、第１ビッ
ト比較器に直接的に接続された４個の出力バッファは、
ウェーハ試験信号φＷＴＥが論理“ロウ”のため動作し
ないので、この４個の出力バッファに接続された出力パ
ッドには出力が現われない。したがって、第２ビット比
較器に接続された４個の出力パッドにのみ出力が現れ
る。
【００２１】
【発明の効果】以上述べてきたように本発明によれば、
同じ並列試験回路を利用してウェーハ試験及びパッケー
ジ試験が可能であると共に、パッケージ試験では検査す
る入出力ピン数を大幅に減少させられるので、同時によ
り多くのメモリ装置を試験できるようになる。また、同
じ並列試験回路で、パッケージ試験では、制御手段（ウ
ェーハ試験信号）により自動的に選択手段（第２のデー
タ比較手段及びスイッチ手段）が動作するようになって
いるので、別途に特別な操作をすることなくパッケージ
試験も行えるものである。
同じ並列試験回路を利用してウェーハ試験及びパッケー
ジ試験が可能であると共に、パッケージ試験では検査す
る入出力ピン数を大幅に減少させられるので、同時によ
り多くのメモリ装置を試験できるようになる。また、同
じ並列試験回路で、パッケージ試験では、制御手段（ウ
ェーハ試験信号）により自動的に選択手段（第２のデー
タ比較手段及びスイッチ手段）が動作するようになって
いるので、別途に特別な操作をすることなくパッケージ
試験も行えるものである。
【００２２】本発明の実施例を示す図２においては、出
力パッドが４個に減少される場合を説明したが、パッケ
ージ試験の出力パッドをさらに減少させ、最終的には１
個まで減少させることも可能である。このときには、図
２の第２ビット比較器及びスイッチ手段のステージを、
続けて必要な数だけ設ければよい。また、本発明の他の
実施例として、入出力ピンが多数であるバイト／ワード
ワイドメモリ装置の場合（例えば×１６や×３２等）、
第２ビット比較器として多ビット比較器（例えば４ビッ
ト比較器や８ビット比較器等）を用いることで、パッケ
ージ試験で検査する入出力ピンの数を希望個数まで減少
させられ、同時に並列に試験できるメモリ装置の数を大
幅に増加させられるので、試験時間や試験にかかる費用
を大幅に減らすことができる。
力パッドが４個に減少される場合を説明したが、パッケ
ージ試験の出力パッドをさらに減少させ、最終的には１
個まで減少させることも可能である。このときには、図
２の第２ビット比較器及びスイッチ手段のステージを、
続けて必要な数だけ設ければよい。また、本発明の他の
実施例として、入出力ピンが多数であるバイト／ワード
ワイドメモリ装置の場合（例えば×１６や×３２等）、
第２ビット比較器として多ビット比較器（例えば４ビッ
ト比較器や８ビット比較器等）を用いることで、パッケ
ージ試験で検査する入出力ピンの数を希望個数まで減少
させられ、同時に並列に試験できるメモリ装置の数を大
幅に増加させられるので、試験時間や試験にかかる費用
を大幅に減らすことができる。
【００２３】以上の結果、本発明による並列試験回路を
用いることで、半導体メモリ装置のコストダウンやＴＡ
Ｔの短縮に大きく寄与できるものである。
用いることで、半導体メモリ装置のコストダウンやＴＡ
Ｔの短縮に大きく寄与できるものである。
【図１】本発明に係るウェーハ試験信号発生回路の実施
例を示す回路図。
例を示す回路図。
【図２】本発明による並列試験回路の実施例を示すブロ
ック図。
ック図。
【図３】試験開始信号φＦＴＥ発生のタイミング図。
【図４】従来の並列試験回路の一例を示すブロック図。
【図５】２ビット比較器の論理回路の一例を示す論理回
路図。
路図。
４１、４３、４４、４５ ＮＭＯＳトランジスタ ４２ ＰＭＯＳトランジスタ φＷＴＥ ウェーハ試験信号 φＦＴＥ 試験開始信号
Claims (7)
- 【請求項１】 多数のデータ線対と、これらデータ線対
に接続され、試験開始信号により制御されるデータ比較
手段と、これらデータ比較手段に信号伝送路を介して接
続された出力バッファと、これら出力バッファに接続さ
れた出力パッドとを備えた半導体メモリ装置の並列試験
回路において、 いずれか２以上のデータ比較手段の出力を入力とし、こ
のデータ比較手段に対応している出力バッファのうちの
１つに出力を供給すると共に、この出力バッファが接続
されている信号伝送路を遮断するように動作する選択手
段と、パッケージ試験時に該選択手段を動作させると共
に選択手段の出力を受けない出力バッファが動作しない
よう制御する制御手段とを備えていることを特徴とする
並列試験回路。 - 【請求項２】 選択手段は、いずれか２以上のデータ比
較手段の出力を受けてこれらを比較し、その比較結果を
出力する第２のデータ比較手段と、該第２のデータ比較
手段の出力を受ける出力バッファが接続されている信号
伝送路の遮断動作を行うスイッチ手段とを備えてなる請
求項１記載の並列試験回路。 - 【請求項３】 制御手段は、第２のデータ比較手段の出
力を受けない出力バッファ及びスイッチ手段に供給され
ると共に、反転されて第２のデータ比較手段に供給され
るウェーハ試験信号である請求項２記載の並列試験回
路。 - 【請求項４】 スイッチ手段は、ゲートにウェーハ試験
信号を受けるＭＯＳトランジスタで構成されている請求
項３記載の並列試験回路。 - 【請求項５】 ウェーハ試験信号は、試験回路制御信号
が印加されたときのみ論理“ハイ”を出力するウェーハ
試験信号発生回路から出力される請求項３又は請求項４
のいずれかに記載の並列試験回路。 - 【請求項６】 ウェーハ試験信号発生回路は、チャネル
が電源電圧端と入力ノードとの間に設けられ、ゲートに
電源電圧が印加される第１ＮＭＯＳトランジスタと、チ
ャネルが入力ノードと出力ノードとの間に設けられ、ゲ
ートに電源電圧が印加されるＰＭＯＳトランジスタと、
チャネルが出力ノードと接地端との間に直列に設けら
れ、各ゲートに電源電圧が印加される第２、第３ＮＭＯ
Ｓトランジスタと、出力ノードに２つのインバータを直
列接続してなるバッファ回路と、試験回路制御信号を受
ける入力パッドと、該入力パッドと入力ノードとの間に
チャネルが設けられ、ゲートに試験回路制御信号が印加
される第４ＮＭＯＳトランジスタと、を備えてなる請求
項５記載の並列試験回路。 - 【請求項７】 第２のデータ比較手段は、ビット比較器
である請求項２〜６のいずれかに記載の並列試験回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920006727A KR950001293B1 (ko) | 1992-04-22 | 1992-04-22 | 반도체 메모리칩의 병렬테스트 회로 |
| KR1992P6727 | 1992-04-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0689596A true JPH0689596A (ja) | 1994-03-29 |
| JP3093075B2 JP3093075B2 (ja) | 2000-10-03 |
Family
ID=19332102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05035614A Expired - Fee Related JP3093075B2 (ja) | 1992-04-22 | 1993-02-24 | 並列試験回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5471480A (ja) |
| JP (1) | JP3093075B2 (ja) |
| KR (1) | KR950001293B1 (ja) |
| DE (1) | DE4243592C2 (ja) |
| GB (1) | GB2266381B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08107185A (ja) * | 1994-10-05 | 1996-04-23 | Nec Corp | 半導体記憶装置 |
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| JP3293935B2 (ja) * | 1993-03-12 | 2002-06-17 | 株式会社東芝 | 並列ビットテストモード内蔵半導体メモリ |
| KR960008824B1 (en) * | 1993-11-17 | 1996-07-05 | Samsung Electronics Co Ltd | Multi bit test circuit and method of semiconductor memory device |
| JP3734853B2 (ja) * | 1995-06-27 | 2006-01-11 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US5680544A (en) * | 1995-09-05 | 1997-10-21 | Digital Equipment Corporation | Method for testing an on-chip cache for repair |
| KR100200916B1 (ko) * | 1995-11-16 | 1999-06-15 | 윤종용 | 웨이퍼 테스트 신호 발생기를 가지는 반도체 메모리 장치 |
| KR0172347B1 (ko) * | 1995-12-23 | 1999-03-30 | 김광호 | 반도체 메모리장치의 병렬테스트 회로 |
| US6111800A (en) * | 1997-12-05 | 2000-08-29 | Cypress Semiconductor Corporation | Parallel test for asynchronous memory |
| DE19808664C2 (de) * | 1998-03-02 | 2002-03-14 | Infineon Technologies Ag | Integrierte Schaltung und Verfahren zu ihrer Prüfung |
| KR100322525B1 (ko) * | 1998-03-23 | 2002-06-22 | 윤종용 | 출력드라이버를공유하는병렬비트테스트회로및이를이용한병렬비트테스트방법 |
| US5982684A (en) * | 1998-05-28 | 1999-11-09 | Intel Corporation | Parallel access testing of a memory array |
| KR100308191B1 (ko) | 1998-05-28 | 2001-11-30 | 윤종용 | 빌트-인패럴테스트회로를구비한반도체메모리장치 |
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| KR20220037283A (ko) | 2020-09-17 | 2022-03-24 | 삼성전자주식회사 | 테스트 보드 및 이를 포함하는 반도체 소자 테스트 시스템 |
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-
1992
- 1992-04-22 KR KR1019920006727A patent/KR950001293B1/ko not_active IP Right Cessation
- 1992-12-22 DE DE4243592A patent/DE4243592C2/de not_active Expired - Lifetime
- 1992-12-31 GB GB9227140A patent/GB2266381B/en not_active Expired - Lifetime
-
1993
- 1993-02-24 JP JP05035614A patent/JP3093075B2/ja not_active Expired - Fee Related
- 1993-04-22 US US08/050,779 patent/US5471480A/en not_active Expired - Lifetime
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|---|---|
| DE4243592A1 (de) | 1993-10-28 |
| KR950001293B1 (ko) | 1995-02-15 |
| DE4243592C2 (de) | 2000-09-14 |
| GB2266381B (en) | 1995-11-08 |
| GB9227140D0 (en) | 1993-02-24 |
| GB2266381A (en) | 1993-10-27 |
| KR930022382A (ko) | 1993-11-24 |
| JP3093075B2 (ja) | 2000-10-03 |
| US5471480A (en) | 1995-11-28 |
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Legal Events
| Date | Code | Title | Description |
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