CN1220264C - 半导体集成电路及其制造方法 - Google Patents
半导体集成电路及其制造方法 Download PDFInfo
- Publication number
- CN1220264C CN1220264C CNB021502471A CN02150247A CN1220264C CN 1220264 C CN1220264 C CN 1220264C CN B021502471 A CNB021502471 A CN B021502471A CN 02150247 A CN02150247 A CN 02150247A CN 1220264 C CN1220264 C CN 1220264C
- Authority
- CN
- China
- Prior art keywords
- test
- signal
- login
- integrated circuit
- command
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 24
- 238000000034 method Methods 0.000 title claims description 5
- 238000012360 testing method Methods 0.000 claims abstract description 273
- 230000015654 memory Effects 0.000 claims description 11
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000001360 synchronised effect Effects 0.000 description 18
- 230000004913 activation Effects 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 8
- 230000004044 response Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000003213 activating effect Effects 0.000 description 4
- 230000008676 import Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 229910002056 binary alloy Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
当n次接收一个测试命令时，其中多种测试中的任何一种测试。在启动第一测试之后，每当接收小于n次的预定次数的测试命令时，启动或结束任何一种测试。被提供以启动或结束第二和后续测试的测试命令的次数可以小于启动第一测试的测试命令的次数。相应地，可以缩短第二和后续测试所需的时间。由于仅仅当n次接收该测试命令时才启动第一测试，因此没有由于噪声等等而导致意外地在正常模式中执行测试这样的情况。即，可以缩短测试时间而不降低集成电路的操作可靠性。特别地当执行连续多种测试时，可以获得显著效果。
Description
技术领域
本发明涉及一种具有测试模式的半导体集成电路。
背景技术
作为一种具有测试模式的半导体集成电路，例如已知有在日本未审查专利公告No.Hei 2000-243797中公开的技术。当在正常操作模式中多次输入一个测试命令时，该半导体集成电路转到测试模式。因此，可以防止该半导体集成电路在正常操作中意外地转到测试模式。
但是，例如当在该半导体集成电路被制造之后执行多种测试时，需要对每种测试多次输入一个命令信号。还需要多次输入该命令信号，以在每次测试结束之后，把在该半导体集成电路中的操作模式从测试模式转到正常操作模式。因此，存在一个问题，即当连续执行多种测试时，需要多次输入该命令信号，从而增加测试时间。
发明内容
本发明的一个目的是提供一种半导体集成电路，其安全地把它的操作模式从正常操作模式转到测试模式，并且能够缩短测试时间。
根据本发明一个方面，在该集成电路中，当n次接收一个测试命令时，输出一个初始登录信号，以启动多种测试中的任何一种测试。然后，在输出该初始登录信号之后，每当该测试命令被接收小于n次的预定次数时，输出开始或结束任何一种测试的后续登录信号。该登录信号例如从接收该测试命令的登录电路输出。
在本发明中，被提供以启动第二和后续测试或者结束该测试的测试命令的次数可以小于用于第一测试的次数。相应地，可以缩短第二和后续测试的时间。仅仅当n次接收该测试命令时才开始第一测试。因此，不会出现由于噪声等等而导致在正常操作时意外地产生该登录信号以执行测试的情况。也就是说，可以缩短测试时间而不减小该集成电路的操作可靠性。特别地，当顺序地执行各种测试时，可以获得显著效果。
根据本发明第二方面，根据与测试命令一同提供到地址端的地址信号而识别该测试的开始或结束。例如，在集成电路中形成的测试控制电路与每个登录信号相同步地接收地址信号并且输出控制测试的开始或结束的测试控制信号。相应地，可以容易地根据所接收的测试命令而识别是否应当开始或结束该测试。另外，由于在正常操作中所用的地址端还可以被用作为测试端，因此不需要另外形成该测试端。结果，可以防止芯片尺寸增大。
根据本发明另一个方面，该半导体集成电路包括具有多个存储单元和用于传输从存储单元读出的数据的位线的存储芯。另外，由登录信号启动的测试包括存储单元的老化测试和用于在老化测试之后把位线复位为预定电压的预充电操作测试。通常，通过在预定时间段内连续操作该集成电路而执行老化测试，以消除最初的故障。相应地，与其它测试相比老化测试的时间更长。因此，把本发明应用于老化测试的开始和结束，产生缩短测试时间的良好效果。
根据本发明的另一个方面，该登录电路包括第一电路、第二电路和屏蔽电路。该第一电路在n次接收该测试命令时产生第一登录信号。第二电路在每当接收预定次数的测试信号时产生第二登录信号。该屏蔽电路屏蔽第二登录信号，直到输出初始登录信号时为止，并且在输出初始登录信号之后屏蔽该第一登录信号。该屏蔽电路输出不被屏蔽的第一或第二登录信号作为初始或后续的登录信号。因此，该登录信号可以容易地由简单的电路所产生。
根据本发明的另一个方面，在提供到命令端作为多个数位的组合的命令信号中，通过不用于正常操作的命令信号的组合，而识别该测试命令。即，用于正常操作中的命令端还可以被用作为用于执行测试的测试端。结果，不需要另外形成测试端，因此可以避免芯片尺寸增加。
根据本发明的另一个方面，当输出初始登录信号时，在集成电路中的操作模式从正常操作模式转变到测试模式。在测试模式中，可以停止仅仅用于正常操作中的电路的操作。相应地，即使当接收第二和后续测试命令的次数减少到小于接收第一测试命令的次数时，不会降低该集成电路的操作可靠性。
根据本发明的另一个方面，在输出初始登录信号之后，在每次接收该测试命令时输出后续的登录信号。在转变到测试模式之后，通过最少次数地接收该测试命令，而开始和结束该测试，从而与现有技术相比大大地缩短测试时间。由于需要多次接收测试命令，以执行第一测试，因此没有由于噪声等等而导致意外地产生该登录信号从而在正常模式中执行测试这样的情况。
根据本发明的另一个方面，在正常操作模式中，在n次接收该测试命令时，测试请求被识别，以在集成电路中把操作模式转变为测试模式。然后，根据与测试命令一同提供到地址端的地址信号，执行多种测试中的任何一种测试。在测试模式中，每当接收小于n次的预定次数的测试命令时，识别该测试请求，并且根据与测试命令一同提供的地址信号执行任何一种测试。另外，在集成电路中的操作模式从测试模式转变为正常操作模式。并且在本发明中，可以缩短第二和后续测试所需的时间。没有由于噪声等等而导致意外地产生该登录信号从而在正常模式中执行测试这样的情况。因此，可以缩短测试时间而不降低集成电路的操作可靠性。另外，可以容易地在多个测试项目中识别要启动或结束的测试。由于在正常操作中所用的地址端还可以被用作为测试端，因此不需要另外形成该测试端，因此可以防止芯片尺寸的增加。
附图简述
从下文结合附图的详细描述中，本发明的本质、原理和应用将变得更加清楚，在图中相同的部件由相同的参考标号所表示，其中：
图1为示出本发明的半导体集成电路的一个实施例的方框图；
图2为示出图1中所示的登录解码器的细节的方框图；
图3为示出图2中所示的移位寄存器的细节的电路图；
图4为示出图3中所示的移位寄存器的操作的时序图；
图5为示出图1中所示的登录产生器的细节的电路图；
图6为示出图1中所示的测试控制电路的细节的电路图；
图7为示出用于执行老化测试的主信号的状态的时序图；以及
图8为用于执行多种测试的主信号的状态的时序图。
具体实施方式
在下文中，将参照附图描述本发明的优选实施例。在图中，由粗线所示的每条信号线包括多条线路。最后一个字母为“Z”的信号表示正逻辑，以及最后一个字母为“B”或“X”的信号表示负逻辑。
图1示出本发明的半导体集成电路的一个实施例。该半导体集成电路通过使用CMOS处理而形成在一个硅基片上，作为一个时钟异步DRAM。该DRAM具有一个包括登录解码器10登录产生器12的登录电路14、地址解码器16、测试控制电路18、多个测试启动电路20(20a、20b、20c、...)、操作控制电路22以及存储芯24。在该图中，在信号线的未端处的圆点表示外部端子。
登录解码器10从DRAM的外部接收控制命令CMD(芯片使能信号CEB、高字节信号UBB、低字节信号LBB、写使能信号WEB以及输出使能信号OEB)，从该登录产生器12接受登录信号ENTRYZ，并且输出第一登录信号TMENTZ或者第二登录信号PCTLX。该芯片使能信号CEB、高字节信号UBB、低字节信号LBB、写使能信号WEB以及输出使能信号OEB被通过各个命令端提供(芯片使能端、高字节端、低字节端、写使能端和输出使能端)。芯片使能信号CEB、高字节信号UBB、低字节信号LBB、写使能信号WEB以及输出使能信号OEB是用于例如读操作或写操作这样的正常操作(正常操作模式)中以及将在下文中描述的测试模式中的命令信号CMD。登录产生器12接收第一和第二登录信号TMENTZ和PCTLX以及测试模式信号TESZ，并且输出登录信号ENTRYZ。该登录信号ENTRYZ是输出到测试控制电路18的测试请求，以启动或结束测试。
地址解码器16接收从DRAM的外部提供的地址信号ADD，并且输出内部地址信号A0Z至A5Z和IAD。当地址信号ADD的下三位表示“0至5”时，内部地址信号A0Z至A5Z分别变为高电平。内部地址信号IAD为正逻辑信号和负逻辑信号，其被产生用于地址信号ADD的每个数位(第四个和后续数位)。
测试控制电路18与登录信号ENTRYZ同步地接收被与将在下文中描述的测试命令一同提供到地址端的地址信号ADD(内部地址信号A0Z至A5Z)，并且输出一个测试登录信号ENTZ、预充电信号PREZ和测试退出信号EXTZ，其根据所接收的内部地址信号A0Z至A5Z启动或结束测试。测试登录信号ENTZ、预充电信号PREZ和测试退出信号EXTZ为控制在测试模式中执行测试的测试控制信号。
各个测试启动电路20(20a、20b、20c...)接收测试登录信号ENTZ、预充电信号PREZ、测试退出信号EXTZ和内部地址信号IAD，并且输出测试启动信号TESTZ(TEST0Z，TEST1Z，TEST2Z，...)。在该实施例中，测试启动电路20a启动老化测试，测试启动电路20b启动测量一个自刷新操作的周期的刷新周期测试，以及测试启动电路20c启动改变自刷新操作的周期的刷新周期微调测试。在此，老化测试是一种在预定周期内连续对DRAM中的电路进行操作的测试，以消除初始故障。自刷新操作是在DRAM中定期地产生一个刷新请求以自动地执行刷新而不从外部接收刷新命令的操作。由于刷新请求是通过使用振荡器(定时器)的周期而产生的，因此周期的测量和用于优化该周期的微调变为必要。
操作控制电路22接收测试启动信号TESTZ(TEST0Z，TEST1Z，TEST2Z，...)，并且输出用于在测试模式中测试存储芯24的控制信号CNT，并且当执行测试时输出高电平的测试模式信号TESZ。另外，在正常操作模式中，操作控制电路22接收控制命令CMD的解码信号(未示出)，并且把用于执行读取操作、写入操作或刷新操作的控制信号CNT输出到存储芯24。
该存储芯24具有多个分别包括一个传输晶体管和一个电容器的存储单元MC、连接到该存储单元MC的传输晶体管的栅极的字线WL、连接到该传输晶体管的数据输入/输出节点的位线BL。该位线把通过列开关(未示出)从存储单元MC读出的读取数据传送到数据线DL，并且把从通过数据线DL从数据输入/输出端DQ提供的写入数据传送到存储单元MC。
在该实施例中，每个数据输入/输出端DQ包括16个位。当高字节信号UBB处于低电平时，高8位为有效，而当低字节信号LBB处于低电平时，低8位为有效。
图2示出图1中所示的登录解码器10的细节。登录解码器10具有解码器10a、脉冲产生器10b、复位电路10c和移位寄存器26。延迟电路被包含在反相器中，该反相器形成于脉冲产生器10b和复位电路10c中，并且其中示出电阻符号。
当解码器10a接收低电平的芯片使能信号CEB和写使能信号WEB以及高电平的高字节信号UBB和低字节信号LBB时，它输出低电平的测试激活信号TACTX。当测试激活信号TACTX处于低电平时，脉冲产生器10b与输出使能信号OEB的下降沿同步地输出脉冲信号TCMDZ和TCMDX。在例如读操作或写操作这样的正常操作中，写使能信号WEB和输出使能信号OEB不同时变为低电平。因此，在从命令端提供的控制命令CMD中不用于正常操作中的控制命令CMD的组合被用作为用于执行测试的测试命令。即，当同时接收到低电平的芯片使能信号CEB、写使能信号WEB和输出使能信号OEB以及高电平的高字节信号UBB和低字节信号LBB时，登录解码器10识别测试命令的提供情况。
复位电路10c在接收到高电平的启动信号STTZ和高电平的测试激活信号TACTX时，或者在接收到高电平的登录信号ENTRYZ之后经过预定时间段时，输出复位信号RSTZ处于低电平时，移位寄存器26工作。移位寄存器26响应第一脉冲信号TCMDZ和TCMDX把第二登录信号PCTLX变为低电平，并且响应第四脉冲信号TCMDZ和TCMDX把第一登录信号TMENTZ变为高电平。当复位信号RSTZ处于高电平时，第一和第二登录信号TMENTZ和PCTLX被复位，并且分别变为低电平和高电平。
图3示出图2中所示的移位寄存器26的细节。移位寄存器26具有4个存储器级26a、移位寄存器26b、26c和26d。
存储器级26a、移位寄存器26b、26c和26d中的每一个具有串联的一个CMOS传输门、一个NOR门、一个CMOS传输门以及一个反相器，把NOR门的输出反馈到其输入端的定时反相器，以及把该反相器的输出反馈到其输入端的定时反相器。存储器级26d具有串联的一个CMOS传输门、一个NOR门和一个反相器，以及把NOR门的输出反馈到其输入端的定时反相器。
在每个存储器级26a、移位寄存器26b、26c和26d中，当脉冲信号TCMDZ处于高电平时，连接到NOR门的CMOS传输门导通。当脉冲信号TCMDZ处于低电平时，连接到反相器的输入端的CMOS传输门导通，NOR门的另一个输入端接收复位信号RSTZ。当脉冲信号TCMDZ处于低电平时，连接到NOR门的定时反相器工作。当脉冲信号TCMDZ处于高电平时，连接到反相器的定时反相器工作。该移位寄存器26具有在复位信号RSTZ被清零之后4次接收到测试命令时用于产生第一登录信号TMENTZ的第一电路的功能，以及在复位信号RSTZ被清零之后每次接收到测试命令时用于产生第二登录信号PCTLX的第二电路的功能。
图4示出图3中所示的移位寄存器26的操作。在本例中，输出使能信号OEB被4次激活(图4(a))。另外，由于芯片使能信号CEB和写使能信号WEB已经变为低电平，并且高字节信号UBB和低字节信号LBB已经变为高电平(未示出)，测试激活信号TACTX保持在低电平。响应输出使能信号OEB和测试激活信号TACTX的激活而产生脉冲信号TCMDZ和TCMDX。在时续图的第一状态中，移位寄存器26已经被复位，并且节点N1、N3、N5和N7已经变为低电平(图4(b)、(c)、(d)和(e))。
首先，与第一脉冲信号TCMDZ的上升沿(＝TCMDX的上升沿)同步，低电平被传送到存储器级26a的NOR门，并且节点N1被改变为高电平(图4(f))。接收，与第一脉冲信号TCMDZ的下降沿同步，节点N1的电平被通过反相器传送到节点N2，并且该节点N2变为低电平(图4(g))。节点N2的电平被输出作为第二登录信号PCTLX。
类似地，与脉冲信号TCMDZ的上升沿和下降沿同步，节点N3、N5和N7顺序变为高电平，并且节点N4和N6顺序变为低电平(图4(h)、(i)和(j))。响应节点N7的高电平，节点N8变为低电平，并且第一登录信号TMENTZ变为高电平(图4(k))。
然后，响应第一登录信号TMENTZ，登录信号ENTRYZ被产生(图4(l))。与登录信号ENTRYZ同步，复位信号RSTZ被产生(图4(m))、并且移位寄存器26被复位(图4(n))。
图5示出图1中所示的登录产生器12的细节。登录产生器12具有当测试模式信号TESZ工作的NAND门12a、当测试模式信号TESZ处于低电平时工作的NAND门12b、以及接收NAND门12a和12b的输出并且输出登录信号ENTRYZ的NAND门12c(负逻辑的OR门)。当DRAM处于测试模式(TESZ＝高电平)时，登录产生器12与第二登录信号PCTLX同步地输出登录信号ENTRYZ，并且当DRAM处于正常操作模式(TESZ＝低电平)时，登录产生器12与第一登录信号TMENTZ同步地输出登录信号ENTRYZ。测试模式信号TESZ响应登录信号ENTRYZ的输出从低电平变为高电平。因此，登录产生器12屏蔽第二登录信号PCTLX直到登录信号ENTRYZ被输出为止，在登录信号ENTRYZ被输出之后屏蔽第一登录信号TMENTZ，并且输出不被屏蔽的第一或第二登录信号TMENTZ或PCTLX，作为登录信号ENTRYZ。也就是说，登录产生器12作为用于屏蔽第一登录信号TMENTZ或第二登录信号PCTLX的一个屏蔽电路。因此，登录信号ENTRYZ可以由简单的移位寄存器26和登录产生器12所产生。
图6示出图1中所示的测试控制电路18的细节。测试控制电路18具有解码内部地址信号A0Z至A5Z的地址解码器18a、以及接收地址解码器18a的输出和登录信号ENTRYZ的NAND电路18b、18c和18d，并且分别输出测试退出信号EXTZ、测试登录信号ENTZ和预充电信号PREZ。
当内部地址信号A0Z至A5Z的二进制为“000000”和“000001”时，地址解码器18a把解码信号00Z和01Z分别变为高电平，并且当内部地址信号A0Z至A5Z的二进制不是“000000”也不是“000001”时，地址解码器18a把解码信号XXZ变为高电平。当内部地址信号A0Z至A5Z为“000000”时，NAND电路18b与登录信号EXTRYZ同步地输出测试退出信号EXTZ。当内部地址信号A0Z至A5Z不是“000000”也不是“000001”时，NAND电路18c与登录信号ENTRYZ同步地输出测试登录信号ENTZ。当内部地址信号A0Z至A5Z为“000001”时，NAND电路18d与登录信号ENTRYZ同步地输出预充电信号PREZ。
图7示出用于执行老化测试的主信号的状态。在本例中，芯片使能信号CEB和写使能信号WEB被设置为低电平，并且高字节信号UBB和低字节信号LBB被设置为高电平，以及输出使能信号OEB被重复地激活(在低电平的脉冲)。即，输出使能信号OEB的激活被识别为测试命令。
首先，如图4中所示，登录解码器10(图2)分别与输出使能信号OEB的第一和第四激活(测试命令)同步地输出第二登录信号PCTLX和第一登录信号TMENTZ(图7(a)和(b))。在此时，由于DRAM没有转移到测试模式，则该测试模式信号TESZ被保持在低电平(图7(c))。因此，登录产生器(图5)与第一登录信号TMENTZ(图7(d))同步地输出登录信号ENTRYZ。即，当第四测试命令被接收时，该第一测试命令被识别。
与第四输出使能信号OEB(测试命令)同步，提供表示测试的登录(ENT)的地址信号ADD(内部地址信号A0Z至A5Z)(图7(e))。与登录信号ENTRYZ同步，测试控制电路18(图6)解码内部地址信号A0Z至A5Z，并且输出测试登录信号ENTZ(图7(f))。另外，与输出使能信号OEB同步，提供表示老化测试(BIN)的地址信号ADD(内部地址信号IAD)(图7(g))。与测试登录信号ENTZ同步，测试启动电路20a解码内部地址信号IAD(BIN)，并且输出测试启动信号TEST0Z(图7(h))。通过激活测试启动信号TEST0Z，操作控制电路22(图1)工作并且执行老化测试。响应登录信号ENTRYZ的输出，操作控制电路22把表示DRAM的状态处于测试模式的测试模式信号TESZ变为高电平(图7(i))。即，DRAM状态从正常操作模式变为测试模式。然后，由于处于高电平的测试模式信号TESZ被提供到登录产生器12，接收第二登录信号PCTLX的NAND门12a工作。因此，登录信号ENTRYZ在每次输出使能信号OEB被激活时输出。
当老化测试结束时，输出使能信号OEB被激活(图7(j))。登录解码器10与输出使能信号OEB的激活同步地输出第二登录信号PCTLX(图7(k))。在此时，由于登录信号ENTRYZ已经被输出，并且DRAM转变为测试模式，因此登录产生器12与第二登录信号PCTLX同步地输出登录信号ENTRYZ(图7(l))。在每次提供测试命令时，第二和后续测试请求被识别。
另外，与输出使能信号OEB同步，提供表示操作的登录(PRE)的地址信号ADD(内部地址信号A0Z至A5Z)(图7(m))。与登录信号ENTRYZ同步，测试控制电路18解码内部地址信号A0Z至A5Z，并且输出预充电信号PREZ(图7(n))。测试启动电路20a接收预充电信号PREZ，停止老化测试，并且指示操作控制电路22进入预充电操作测试，其中位线BL被复位为预定电压。
在预充电操作测试结束之后，输出使能信号OEB被再次激活(图7(o))。与输出使能信号OEB的激活同步，登录解码器10输出第二登录信号PCTLX(图7(p))。登录产生器12与第二登录信号PCTLX同步地输出登录信号ENTRYZ(图7(q))。
另外，与输出使能信号OEB同步，提供表示从测试模式返回(EXT)到正常操作模式的地址信号ADD(内部地址信号A0Z至A5Z)(图7(r))。测试控制电路18与登录信号ENTRYZ同步地解码内部地址信号A0Z至A5Z并且输出测试登录信号ENTZ(图7(s))。测试启动电路20a响应测试退出信号EXTZ把测试启动信号TEST0Z变低电平(图7(t))。操作控制电路22接收低电平的测试启动信号TEST0Z，使测试电路无效，并且把测试模式信号TESZ变为低电平(图7(u))。然后，在DRAM中的操作模式从测试模式变为正常操作模式。
图8示出用于执行多种测试的主信号的状态。与图7中相同的操作的详细描述将被省略。在本例中，用于测量刷新周期的刷新周期测试、刷新周期的微调测试以及老化测试被顺序地执行。
首先，类似于图7，四次提供输出使能信号OEB，并且登录信号ENTRYZ被输出(图8(a))。与第四输出使能信号OEB同步，提供表示测试的登录(ENT)的地址信号ADD(内部地址信号A0Z至A5Z)以及表示刷新周期测试(REP)的地址信号ADD(内部地址信号IAD)(图8(b)和(c))。与测试登录信号ENTZ同步，测试启动电路20b解码内部地址信号IAD(REP)，并且输出测试启动信号TEST1Z(图8(d))。通过激活测试启动信号TEST1Z，操作控制电路22工作并且测量刷新周期。操作控制电路22把测试模式信号TESZ变为高电平(图8(e))。
在刷新周期测试结束之后，输出使能信号OEB被再次激活，并且输出第二登录信号PCTLX和登录信号ENTRYZ(图8(f))。再次提供表示测试的登录(ENT)的地址信号ADD(内部地址信号A0Z至A5Z)(图8(g))。与测试登录信号ENTZ同步，测试启动电路20c解码内部地址信号IAD(TRM)，并且输出测试启动信号TEST2Z(图8(h))。通过激活测试启动信号TEST2Z，操作控制电路22工作并且微调刷新周期。
在微调测试结束之后，输出使能信号OEB被再次激活，并且输出第二登录信号PCTLX和登录信号ENTRYZ(图8(i))。再次提供表示测试的登录(ENT)的地址信号ADD(内部地址信号A0Z至A5Z)(图8(j))。与测试登录信号ENTZ同步，测试启动电路20c解码内部地址信号IAD(BIN)，并且输出测试启动信号TEST0Z(图8(k))。通过激活测试启动信号TEST0Z，操作控制电路22工作并且执行老化测试。
然后，类似于图7，与输出使能信号OEB同步地提供地址信号ADD，并且执行预充电操作测试和从测试模式的退出操作。
如上文所述，在本实施例中，当在正常操作模式中连续4次接收到测试命令时，产生登录信号ENTRYZ以启动测试。另外，在第一次产生登录信号ENTRYZ之后，在每次接收到测试命令时产生该登录信号ENTRYZ，以启动或结束测试。相应地，在操作模式转换为测试模式之后，可以缩短从测试命令的接收到测试启动所需的时间，并且可以缩短该测试时间。特别地，当连续执行多个测试时，可以获得良好的效果。另外，通过把本发明应用于测试时间较长的老化测试的启动和结束，可以进一步缩短测试时间。
为了在正常操作模式中启动测试，需要连续4次接收测试命令。因此不会有在正常操作中由于噪声等等而意外地产生登录信号以执行测试这样的情况。即，可以缩短测试时间而不降低DRAM的操作可靠性。
根据与测试命令一同提供的地址信号ADD确定测试的启动或结束。相应地，可以容易地识别测试的启动或结束。另外，由于用于正常操作模式中的地址端还可以被用作为测试端，因此不需要另外形成该测试端。因此，可以进一步防止芯片尺寸增加。
通过轮流地从移位寄存器26(登录解码器10)的存储器级26a和26b输出第二登录信号PCTLX和第一登录信号TMENTZ，产生登录信号ENTRYZ，并且由登录产生器12(屏蔽电路)屏蔽这些信号PCTLX和TMENTZ中的一种信号。因此，可以由简单的电路容易地产生登录信号ENTRYZ。
作用测试命令，在通过命令端提供的控制命令CMD中不用于正常操作模式的命令信号的组合被分配给该测试命令。因此，不需要另外形成测试端，并且可以防止芯片尺寸增加。
顺便提及，在上述实施例中，描述了把本发明应用于时钟异步DRAM的例子。但是本发明不限于这些实施例。例如，本发明可以被应用于时钟同步SDRAM(同步DRAM)。
在上述实施例中，描述了把本发明用于DRAM的例子。但是本发明不限于这种实施例。例如，本发明可以应用于例如SRAM或闪存器、微型计算机、逻辑LSI等等这样的其它半导体存储器。
本发明不限于上述实施例，并且可以作出各种改变和变型而不脱离本发明的精神和范围。可以对部分元件或所有元件作出任何改进。
Claims (10)
1.一种半导体集成电路，其中包括：
一个登录电路，用于当该登录电路n次接收一个测试命令时，输出一个初始登录信号，其启动多种测试中的任何一种测试，并且在输出该初始登录信号之后，每当该登录电路以小于所述n次的预定次数接收该测试命令时，输出开始或结束任何一种所述测试的后续登录信号。
2.根据权利要求1所述的半导体集成电路，其中进一步包括：
一个测试控制电路，用于与每个所述登录信号同步地接收与所述测试命令一同提供到地址端的地址信号，并且根据所述接收的地址信号输出控制所述测试的开始或结束的测试控制信号。
3.根据权利要求2所述的半导体集成电路，其中进一步包括：
具有多个存储单元和用于传输从存储单元读出的数据的位线的存储芯，其中
由所述登录信号启动的所述测试包括所述存储单元的老化测试和用于在老化测试之后把所述位线复位为预定电压的预充电操作测试。
4.根据权利要求1所述的半导体集成电路，其中进一步包括：
所述登录电路包括：
第一电路，用于在n次接收该测试命令时产生第一登录信号；
第二电路，用于在每当所述接收预定次数的测试信号时产生第二登录信号；以及
屏蔽电路，用于屏蔽所述第二登录信号，直到输出所述初始登录信号时为止，并且在输出初始登录信号之后屏蔽所述第一登录信号，并且输出不被屏蔽的所述第一或第二登录信号作为初始或后续的登录信号。
5.根据权利要求1所述的半导体集成电路，其中进一步包括：
作为操作模式的正常操作模式和测试模式，其中
从提供到命令端作为多个数位的组合的命令信号中，通过不用于正常操作的命令信号的组合，而识别所述测试命令。
6.根据权利要求1所述的半导体集成电路，其中进一步包括：
作为操作模式的正常操作模式和测试模式，其中
当输出初始登录信号时，集成电路中的操作模式从正常操作模式转变到测试模式。
7.根据权利要求6所述的半导体集成电路，其中所述预定次数为一次。
8.一种用于测试半导体集成电路的方法，其中包括如下步骤：
当连续n次接收一个测试命令时，识别第一测试请求，以启动多种测试中的任何一种测试；以及
在识别所述第一测试请求之后，每当接收小于所述n次的预定次数的所述测试命令时，识别一个测试请求，以启动或结束任何一种所述测试。
9.根据权利要求8所述的用于测试半导体集成电路的方法，其中所述测试的启动和结束是根据与所述测试命令一同提供的地址信号而识别的。
10.根据权利要求9所述的用于测试半导体集成电路的方法，其中还包括：
作为操作模式具有正常操作模式和测试模式，其中：
当输出初始登录信号时，集成电路中的操作模式从正常操作模式转变到测试模式；以及
当所述测试结束时，集成电路中的操作模式从测试模式转变到正常操作模式。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP354403/2001 | 2001-11-20 | ||
| JP2001354403A JP4002094B2 (ja) | 2001-11-20 | 2001-11-20 | 半導体集積回路および半導体集積回路の試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1420561A CN1420561A (zh) | 2003-05-28 |
| CN1220264C true CN1220264C (zh) | 2005-09-21 |
Family
ID=19166270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB021502471A Expired - Fee Related CN1220264C (zh) | 2001-11-20 | 2002-11-06 | 半导体集成电路及其制造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6971052B2 (zh) |
| JP (1) | JP4002094B2 (zh) |
| KR (1) | KR100869986B1 (zh) |
| CN (1) | CN1220264C (zh) |
| TW (1) | TW569023B (zh) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10151609B4 (de) * | 2001-10-18 | 2013-09-12 | Qimonda Ag | Schaltung für einen elektronischen Halbleiterbaustein |
| JP3892788B2 (ja) * | 2002-09-30 | 2007-03-14 | 株式会社東芝 | 同期型半導体記憶装置及びそのテスト方法 |
| JP2006048754A (ja) * | 2004-07-30 | 2006-02-16 | Fujitsu Ltd | 半導体装置 |
| US8549371B1 (en) | 2012-09-13 | 2013-10-01 | SK Hynix Inc. | Semiconductor memory device |
| FR2998684B1 (fr) * | 2012-11-28 | 2014-11-21 | Soitec Solar Gmbh | Controle d'un dispositif traqueur solaire |
| CN103995169B (zh) * | 2014-04-25 | 2016-07-20 | 嘉兴泰鼎光电集成电路有限公司 | 芯片内部节点电压的测试电路 |
| WO2020142149A1 (en) * | 2018-12-31 | 2020-07-09 | Flir Commercial Systems, Inc. | Analog-to-digital conversion systems and methods with pulse generators |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0268796A (ja) * | 1988-09-02 | 1990-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| JPH07297684A (ja) * | 1994-04-28 | 1995-11-10 | Ando Electric Co Ltd | 同期データ列発生回路 |
| US5751944A (en) * | 1995-07-28 | 1998-05-12 | Micron Quantum Devices, Inc. | Non-volatile memory system having automatic cycling test function |
| KR100303994B1 (ko) * | 1998-12-30 | 2001-09-29 | 박종섭 | 이디오 디램의 스페셜 테스트 모드 진입 회로 |
| JP2001126499A (ja) * | 1999-10-29 | 2001-05-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3971078B2 (ja) | 2000-02-25 | 2007-09-05 | 富士通株式会社 | 半導体装置、半導体記憶装置及び半導体記憶装置の制御方法 |
| JP2001243797A (ja) | 2000-02-29 | 2001-09-07 | Fujitsu Ltd | 半導体装置及びその試験方法 |
| JP2002175699A (ja) * | 2000-09-27 | 2002-06-21 | Toshiba Corp | 半導体装置及び半導体装置のモード設定方法 |
| US6865702B2 (en) * | 2001-04-09 | 2005-03-08 | Micron Technology, Inc. | Synchronous flash memory with test code input |
-
2001
- 2001-11-20 JP JP2001354403A patent/JP4002094B2/ja not_active Expired - Fee Related
-
2002
- 2002-09-27 US US10/255,671 patent/US6971052B2/en not_active Expired - Fee Related
- 2002-09-30 TW TW091122545A patent/TW569023B/zh not_active IP Right Cessation
- 2002-10-17 KR KR1020020063448A patent/KR100869986B1/ko not_active IP Right Cessation
- 2002-11-06 CN CNB021502471A patent/CN1220264C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW569023B (en) | 2004-01-01 |
| JP2003156531A (ja) | 2003-05-30 |
| CN1420561A (zh) | 2003-05-28 |
| US6971052B2 (en) | 2005-11-29 |
| KR100869986B1 (ko) | 2008-11-21 |
| KR20030043619A (ko) | 2003-06-02 |
| US20030102885A1 (en) | 2003-06-05 |
| JP4002094B2 (ja) | 2007-10-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6671787B2 (en) | Semiconductor memory device and method of controlling the same | |
| CN1155967C (zh) | 输出数据的方法、存储器装置和设备 | |
| CN1941197A (zh) | 用于控制内部中断电阻的装置 | |
| US8089817B2 (en) | Precise tRCD measurement in a semiconductor memory device | |
| US9892770B2 (en) | Methods and apparatuses for command shifter reduction | |
| GB2373906A (en) | High speed wafer level test of a semiconductor memory device | |
| US6807116B2 (en) | Semiconductor circuit device capable of accurately testing embedded memory | |
| US5323355A (en) | Semiconductor memory device | |
| CN1220264C (zh) | 半导体集成电路及其制造方法 | |
| CN1143320C (zh) | 同步半导体存储器件 | |
| US7053686B2 (en) | Data strobe circuit using clock signal | |
| KR100264463B1 (ko) | 카운터 회로 및 이 카운터 회로를 구비한 반도체 기억 장치 | |
| JPH0383299A (ja) | 半導体記憶装置 | |
| JPH0642313B2 (ja) | 半導体メモリ | |
| US20040252564A1 (en) | Test mode flag signal generator of semiconductor memory device | |
| US20130205157A1 (en) | Data transfer operation completion detection circuit and semiconductor memory device provided therewith | |
| US20110119563A1 (en) | Semiconductor memory | |
| US20040264275A1 (en) | Precharge apparatus in semiconductor memory device and precharge method using the same | |
| EP0660328A2 (en) | Method of controlling semiconductor storage circuit | |
| US8386858B2 (en) | Semiconductor memory device | |
| US11328753B2 (en) | Methods of performing self-write operation and semiconductor devices used therefor | |
| US6408411B1 (en) | Two pass multi-state parallel test for semiconductor device | |
| US20240079077A1 (en) | Semiconductor system including semiconductor device for performing defective analysis | |
| US6950921B2 (en) | Method for operating an integrated memory unit partitioned by an external control signal | |
| US7143257B2 (en) | Method and apparatus of a smart decoding scheme for fast synchronous read in a memory system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20081219 Address after: Tokyo, Japan Patentee after: Fujitsu Microelectronics Ltd. Address before: Kanagawa, Japan Patentee before: Fujitsu Ltd. |
|
| ASS | Succession or assignment of patent right |
Owner name: FUJITSU MICROELECTRONICS CO., LTD. Free format text: FORMER OWNER: FUJITSU LIMITED Effective date: 20081219 |
|
| C56 | Change in the name or address of the patentee |
Owner name: FUJITSU SEMICONDUCTOR CO., LTD. Free format text: FORMER NAME: FUJITSU MICROELECTRON CO., LTD. |
|
| CP01 | Change in the name or title of a patent holder |
Address after: Kanagawa Patentee after: FUJITSU MICROELECTRONICS Ltd. Address before: Kanagawa Patentee before: Fujitsu Microelectronics Ltd. |
|
| CP02 | Change in the address of a patent holder |
Address after: Kanagawa Patentee after: Fujitsu Microelectronics Ltd. Address before: Tokyo, Japan Patentee before: Fujitsu Microelectronics Ltd. |
|
| ASS | Succession or assignment of patent right |
Owner name: SUOSI FUTURE CO., LTD. Free format text: FORMER OWNER: FUJITSU SEMICONDUCTOR CO., LTD. Effective date: 20150525 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20150525 Address after: Kanagawa Patentee after: SOCIONEXT Inc. Address before: Kanagawa Patentee before: FUJITSU MICROELECTRONICS Ltd. |
|
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20050921 Termination date: 20171106 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |