CN104835536B - 存储器测试装置与存储器测试方法 - Google Patents

存储器测试装置与存储器测试方法 Download PDF

Info

Publication number
CN104835536B
CN104835536B CN201510059674.3A CN201510059674A CN104835536B CN 104835536 B CN104835536 B CN 104835536B CN 201510059674 A CN201510059674 A CN 201510059674A CN 104835536 B CN104835536 B CN 104835536B
Authority
CN
China
Prior art keywords
test
clock signal
memory
memorizer
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510059674.3A
Other languages
English (en)
Other versions
CN104835536A (zh
Inventor
苏锦荣
黄睿夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MediaTek Inc
Original Assignee
MediaTek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MediaTek Inc filed Critical MediaTek Inc
Publication of CN104835536A publication Critical patent/CN104835536A/zh
Application granted granted Critical
Publication of CN104835536B publication Critical patent/CN104835536B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56012—Timing aspects, clock generation, synchronisation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry

Abstract

本发明公开一种存储器测试装置与存储器测试方法。存储器测试装置用以测试存储器，包括：测试电路，耦接于所述存储器以测试所述存储器的性能；以及寄存器，耦接于所述测试电路，并且测试时钟信号输入至所述寄存器，其中所述测试时钟信号不同于所述存储器及/或所述测试电路的原始时钟信号，并且所述测试时钟信号用以调整所述存储器测试装置闩锁来自所述存储器的资料的时间，以降低所述存储器测试装置的时序余量。本发明所公开的存储器测试装置与存储器测试方法，具有更佳的正确性与可靠度。

Description

存储器测试装置与存储器测试方法
技术领域
本发明有关于一种存储器测试装置，特别是有关于有效率的存储器测试方法，通过可调整的时钟信号(clock signal)最佳化存储器测试装置的时序余量(timing slack)。
背景技术
图1A为包括存储器160的系统10的示意图，其中存储器160操作于功能模式或是测试模式。系统10包括逻辑单元110、测试电路120、寄存器(register)142以及存储器(memory)160。有多条时序路径(timing path)可存取存储器160，包括从存储器160的原始时钟信号CK到存储器160的输出DO的第一时序路径TP1、从存储器160的输出DO经过逻辑单元110到寄存器142的第二时序路径TP2、以及从存储器160的输出DO到测试电路120的第三时序路径TP3。当存储器160被存取或操作于一般操作的功能模式时，则功能模式的对应时序路径为第一时序路径TP1与第二时序路径TP2。当存储器160被存取或操作于测试模式时，则测试模式的对应时序路径为第一时序路径TP1与第三时序路径TP3。
详细而言，测试主要依赖于第二时序路径TP2与第三时序路径TP3的时序余裕(timing margin)，特别是当第一时序路径TP1有延迟或错误时。然而，如果第三时序路径TP3的时序余裕比第二时序路径TP2的时序余裕更大或是更宽松，就会造成测试电路120的正确性与可靠度的劣化。举例而言，一方面，当存储器160处于测试模式时，其测试结果通常是成功的。但是另一方面，当存储器160处于功能模式时，实际性能或结果却是失败的。因此，需要一种更好的存储器测试方法，降低第二时序路径TP2与第三时序路径TP3之间的时序余裕的差距，增进存储器测试的正确性与可靠度。
各种测试装置或方法已被使用于测试存储器160的时序路径与性能，例如被广泛使用的自动测试模式产生系统(Automatic Test Pattern Generation,ATPG)。当存储器160存取或操作于ATPG的全速测试(at-speed testing)，则关键存取会应用在存储器160。由于关键路径(critical path)是从位线的预充电到下一个存取循环，如果预充电位线(bit line)至预定电压位准(pre-determined voltage level)的关键路径太紧的话，则存储器160的输出DO可能会发生一些错误。此外，ATPG的测试模组的尺寸非常大。因此，ATPG的测试流程没有效率并且耗费太多时间与费用，需要另一种高效率与低成本的存储器测试方法。
发明内容
有鉴于此，本发明提供一种存储器测试装置与存储器测试方法。
依据本发明一实施方式，提供一种存储器测试装置，用以测试存储器，包括：测试电路，耦接于所述存储器以测试所述存储器的性能；以及寄存器，耦接于所述测试电路，并且测试时钟信号输入至所述寄存器，其中所述测试时钟信号不同于所述存储器及/或所述测试电路的原始时钟信号，并且所述测试时钟信号用以调整所述存储器测试装置闩锁来自所述存储器的资料的时间，以降低所述存储器测试装置的时序余量。
依据本发明另一实施方式，提供一种存储器测试方法，用以测试存储器，包括：产生寄存器的测试时钟信号以测试所述存储器的性能，其中所述测试时钟信号不同于所述存储器及/或存储器测试装置的原始时钟信号；调整所述存储器测试装置闩锁来自所述存储器的资料的时间，以降低所述存储器测试装置的时序余量。
依据本发明又一实施方式，提供一种存储器测试方法，用以测试存储器，包括：产生用于存储器测试装置的测试时钟信号，以执行所述存储器的测试模式，并且所述测试时钟信号不同于所述存储器的原始时钟信号；通过调节所述测试时钟信号而控制所述存储器测试装置的余裕，使得所述测试模式的余裕约等于或小于操作于所述存储器的功能模式的余裕。
本发明所提供的存储器测试装置与存储器测试方法，具有更佳的正确性与可靠度。
对于已经阅读后续由各附图及内容所显示的较佳实施方式的本领域的技术人员来说，本发明的各目的是明显的。
附图说明
图1A为包括操作于功能模式或测试模式的存储器的系统的示意图；
图1B为依据本发明实施例所提供的存储器与存储器测试装置的示意图；
图1C为依据本发明实施例所提供的存储器与存储器测试装置的另一种示意图；
图2为依据本发明实施例所提供的时钟调整电路的示意图；
图3A为依据本发明实施例所提供的原始时钟信号与测试时钟信号的时序图；
图3B为依据本发明实施例所提供的原始时钟信号与测试时钟信号的另一种时序图；
图4A为依据本发明实施例所提供的存储器测试装置的示意图；
图4B为依据本发明实施例所提供的存储器测试装置的另一种示意图；
图4C为依据本发明实施例所提供的具有外部时钟信号的存储器测试装置的另一种示意图；
图4D为依据本发明实施例所提供的具有多工器与外部时钟信号的存储器测试装置的另一种示意图；
图4E为依据本发明实施例所提供的具有多工器与外部时钟信号的存储器测试装置的另一种示意图；
图5为依据本发明实施例所提供的存储器测试方法的流程图；
图6为依据本发明实施例所提供的存储器测试方法的流程图。
具体实施方式
本发明虽以较佳实施例揭露如下，然其并非用以限定本发明的范围，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视申请权利要求书所界定者为准。如果可能的话，图式及说明中使用相同的标号来表示相同或相似的部件。在图式中，为了清楚及方便性，而扩大形状及厚度。以下说明将特别针对本发明实施例的装置或是其中元件的形成部分。可以理解的是未特别绘示或说明的元件可具有各种不同的型式。本说明书全文中所提及关于「一实施例」的意思是指有关于本实施例中所提及特定的特征、结构、或特色包含于本发明的至少一实施例中。因此，本说明书全文中各处所出现的「在一实施例中」用语所指的并不全然表示为相同的实施例。再者，特定的特征、结构、或特色能以任何适当方式而与一或多个实施例作结合。可以理解的是以下的图式并未依照比例绘示，而仅仅提供说明的用。
图1B为依据本发明实施例所提供的存储器160与存储器测试装置100的示意图。系统10包括存储器160与存储器测试装置100。存储器160接收原始时钟信号CK与控制信号CS。存储器测试装置100用以测试存储器160。举例而言，存储器160可以是静态随机存取存储器(Static Random Access Memory，SRAM)、动态随机存取存储器(Dynamic Random AccessMemory，DRAM)、快闪存储器或其他任何类型的存储器。进一步而言，存储器160可包括储存空间以及读取/写入电路(未显示)。储存空间可包括多重区块(multiple blocks)，其中每一个区块可包括多重页面(multiple pages)，并且被读取/写入电路依据原始时钟信号CK所存取。
在一实施例中，存储器测试装置100包括测试电路120与寄存器140。举例而言，测试电路120为内建自测试(built-in self-test，BIST)电路，寄存器140为正反器(flip-flop)。要注意的是，寄存器140也可配置于其他装置或模组中，例如测试电路120。在一实施例中，测试电路120以金数值(golden value)GV比较来自存储器160的输出DO的资料，以检测资料的正确性。寄存器140储存测试电路120所输出的资料。金数值GV可以是验证用的预设数值、或是上一次存取存储器160的操作循环所产生的数值。
如图1B所示，测试电路120耦接存储器以测试或验证存储器160的性能。寄存器140耦接测试电路120，测试时钟信号CK_T输入至寄存器140。测试时钟信号CK_T不同于存储器160及/或测试电路120的原始时钟信号CK。举例而言，在一实施例中，原始时钟信号CK为存储器160的时钟信号。在另一实施例中，原始时钟信号CK不只是存储器160的时钟信号，也共享于测试电路120(未显示)。原始时钟信号CK由时钟源(clock source)(未显示)所产生。时钟源可以是锁相回路(phase-locked loop，PLL)或是其他任何适合产生至少一时钟信号的元件。在图1B所示的实施例中，测试电路120耦接于存储器160与寄存器140之间。图1C为依据本发明实施例所提供的存储器160与存储器测试装置100的另一种示意图。在此实施例中，寄存器140耦接于存储器160与测试电路120之间。
要注意的是，测试时钟信号CK_T用以调整或控制存储器测试装置100闩锁或获得来自存储器160的资料的时间，以降低存储器测试装置100的时序余量。由于存储器测试装置100闩锁或获得来自存储器160的资料的时间能够依据测试时钟信号CK_T而调整或调变，第三时序路径TP3的时序余裕就可以被降低或变得更紧，使其大约等于第二时序路径TP2。因此，通过最佳化存储器测试装置100的时序余量，可以提升测试电路120的正确性与测试可靠度。
图2为依据本发明实施例所提供的时钟调整电路(clock adjusting circuitry)130的示意图。在一实施例中，存储器测试装置100还包括时钟调整电路130以调整或调变原始时钟信号CK并获得测试时钟信号CK_T。在另一实施例中，测试时钟信号CK_T来自外部时钟信号CK_E(未显示)，并且外部时钟信号CK_E不同于原始时钟信号CK。存储器测试装置100包括时钟调整电路130以调整或调变原始时钟信号CK并获得测试时钟信号CK_T。时钟调整电路130也可配置或包含于其他装置或模组中，例如测试电路120。此外，原始时钟信号CK以及外部时钟信号CK_E可以由相同或不同的时钟源所产生。
详细而言，时钟调整电路130可包括至少一反相器、逻辑元件、缓冲器、移相器及/或多工器以调变原始时钟信号CK或外部时钟信号CK_E。举例而言，如图2所示，时钟调整电路130包括反相器A0、两个逻辑元件B1与B2、以及两个开关C1与C2。在一实施例中，时钟调整电路130接收选择信号SE。选择信号SE的两个位用以控制两个开关C1与C2，以调整原始时钟信号CK的波形或工作循环(duty cycle)并获得测试时钟信号CK_T。
图3A为依据本发明实施例所提供的原始时钟信号CK与测试时钟信号CK_T的时序图。时钟调整电路130接收与调变原始时钟信号CK，并且依据00、01、10、11的选择信号SE而获得四种测试时钟信号CK_T之一。在图3A所示的实施例中，负向边缘(negative edge)可应用于测试时钟信号CK_T，负向边缘指的是信号从低位准转变为高位准例如T0或T1等的时间。存储器测试装置在负向边缘闩锁资料。换句话说，测试时钟信号CK_T可使用或应用负向边缘来调整闩锁资料的时间。
举例而言，00的选择信号SE的意思是不致能(disable)逻辑元件B1与B2，只致能(enable)反相器A0。举例来说，逻辑元件B1与B2可以为缓冲器、移相器及/或多工器。原始时钟信号CK在没有延迟或提前的情况下被反相而成为测试时钟信号CK_T(SE＝00)。在此实施例中，在原始时钟信号CK的T0之后的下一个负向边缘为T1，但是在测试时钟信号CK_T(SE＝00)的T0之后的下一个负向边缘为T2。从T0到T2的测试时钟信号CK_T(SE＝00)的触发期间是时钟循环的一半。要注意的是，因为测试时钟信号CK_T(SE＝00)的T2比原始时钟信号CK的T1提前半个时钟循环，使得存储器测试装置100闩锁资料的时间提前了半个时钟循环。因此，使用测试时钟信号CK_T能够降低存储器测试装置100的时序余量。
在图3A所示的其他实施例中，其他三个测试时钟信号CK_T(SE＝01)、CK_T(SE＝10)、与CK_T(SE＝11)在T0之后的下一个负向边缘分别为T3、T4与T5。测试时钟信号CK_T(SE＝01)的触发期间(T0至T3)大于测试时钟信号CK_T(SE＝00)的触发期间(T0至T2)、测试时钟信号CK_T(SE＝10)的触发期间(T0至T4)大于测试时钟信号CK_T(SE＝01)的触发期间(T0至T3)、测试时钟信号CK_T(SE＝11)的触发期间(T0至T5)大于测试时钟信号CK_T(SE＝10)的触发期间(T0至T4)。换句话说，存储器测试装置100以测试时钟信号CK_T(SE＝01)闩锁资料的时间晚于以测试时钟信号CK_T(SE＝00)闩锁资料的时间，存储器测试装置100以测试时钟信号CK_T(SE＝10)闩锁资料的时间晚于以测试时钟信号CK_T(SE＝01)闩锁资料的时间，并且存储器测试装置100以测试时钟信号CK_T(SE＝11)闩锁资料的时间晚于以测试时钟信号CK_T(SE＝10)闩锁资料的时间。然而，存储器测试装置100以测试时钟信号CK_T(SE＝00)、CK_T(SE＝01)、CK_T(SE＝10)以及CK_T(SE＝11)闩锁资料的所有时间皆早于以原始时钟信号CK闩锁资料的时间。全部的测试时钟信号CK_T(SE＝00)、CK_T(SE＝01)、CK_T(SE＝10)以及CK_T(SE＝11)的触发期间皆等于或大于时钟循环的一半。
进一步而言，通过具有不同波形或延迟或工作循环的测试时钟信号CK_T(SE＝00)、CK_T(SE＝01)、CK_T(SE＝10)以及CK_T(SE＝11)，能够动态或即时(in real-time)调整存储器测试装置100闩锁资料的时间。详细来说，时钟调整电路130能够调变或调节测试时钟信号CK_T的波形或延迟或工作循环。图3B为依据本发明实施例所提供的原始时钟信号CK’与测试时钟信号CK_T’的另一种时序图。在此实施例中，测试时钟信号CK_T’(SE＝00)从T0’至T2’的触发期间小于时钟循环的一半，并且存储器测试装置100以测试时钟信号CK_T’(SE＝00)闩锁资料的时间远早于以原始时钟信号CK’闩锁资料的时间。此外，时钟调整电路130能够以不同的选择信号SE调变其他种类的测试时钟信号CK_T’(SE＝01)、CK_T’(SE＝10)以及CK_T’(SE＝11)。
图4A为依据本发明实施例所提供的存储器测试装置100的示意图。原始时钟信号CK被传送至测试电路120，测试时钟信号CK_T被传送至寄存器140。测试电路120与寄存器140的时钟信号是不同的。图4B为依据本发明实施例所提供的存储器测试装置100的另一种示意图。在此实施例中，存储器测试装置100还包括时钟调整电路130通过选择信号SE调整原始时钟信号CK以得到测试时钟信号CK_T。图4C为依据本发明实施例所提供的具有外部时钟信号CK_E的存储器测试装置100的另一种示意图。相较于图4B所示的实施例，图4C所示的时钟调整电路130接收外部时钟信号CK_E(即第一外部时钟信号)而非接收原始时钟信号CK。在一些实施例中，如果存储器160的时钟信号的速度快于系统10的时钟信号的速度，则外部时钟信号CK_E可以被传送至存储器测试装置100。如果存储器160的时钟信号的速度慢于系统10的时钟信号的速度，则原始时钟信号CK可以被传送至存储器测试装置100。
图4D为依据本发明实施例所提供的具有多工器132与外部时钟信号CK_E的存储器测试装置100的另一种示意图。在此实施例中，多工器132接收并多工(receives andmultiplexes)外部时钟信号CK_E1(即第一外部时钟信号)以及至少一个其他外部时钟信号CK_EN(即第二外部时钟信号)，以获得测试时钟信号CK_T。图4E为依据本发明实施例所提供的具有多工器132与外部时钟信号CK_E1至CK_EN的存储器测试装置100的另一种示意图。相较于图4D所示的实施例，图4E所示的多工器132耦接至时钟调整电路130，以进一步接收时钟调整电路130所输出的信号。要注意的是，上述关于存储器测试装置100的描述用以说明本发明的一般性原理而非作为限制的用。举例而言，多工器132也可耦接于测试电路120与时钟调整电路130之间。
图5为依据本发明实施例所提供的存储器测试方法的流程图。在步骤S510中，产生寄存器140的测试时钟信号CK_T，并且测试时钟信号不同于存储器160及/或测试电路120的原始时钟信号CK。测试电路120用以测试存储器160的性能。然后，在步骤S520中，测试时钟信号CK_T调整存储器测试装置100闩锁来自存储器160的资料的时间，以降低存储器测试装置100的时序余量(timing slack)。产生测试时钟信号CK_T与调整存储器测试装置100的资料闩锁的各种方法如前所述，故此处不再赘述。
图6为依据本发明实施例所提供的存储器测试方法的另一流程图。在步骤S610中，产生用于存储器测试装置100的测试时钟信号CK_T以执行存储器160的测试模式，并且测试时钟信号CK_T不同于存储器160的原始时钟信号CK。然后，在步骤S620中，通过调节测试时钟信号CK_T以控制存储器测试装置100的余裕，使得测试模式的余裕(margin)约等于或小于存储器160的正常操作的余裕。换句话说，存储器160在测试模式时的余裕约等于或小于存储器160在功能模式时的余裕。要注意的是，当存储器160被存取或操作于正常操作的功能模式时，则功能模式的相对应时序路径为图1A所示的第一时序路径TP1与第二时序路径TP2。当存储器160被存取或操作于测试模式时，则测试模式的相对应时序路径为第一时序路径TP1与第三时序路径TP3。详细而言，通过调整或调节测试时钟信号CK_T，第三时序路径TP3比第二时序路径TP2更紧，并且测试模式的余裕约等于或小于正常模式的余裕，以提供具有更佳正确性与可靠度的存储器测试方法与存储器测试装置。
以上所述仅为本发明的较佳实施方式，凡依本发明权利要求所做的均等变化和修饰，均应属本发明的涵盖范围。

Claims (22)

1.一种存储器测试装置，其特征在于，用以在所述存储器操作于测试模式下时通过包括测试电路和寄存器的第一时序路径测试存储器，其中：
所述测试电路，耦接于所述存储器以测试所述存储器的性能；以及
所述寄存器，耦接于所述测试电路，并且测试时钟信号输入至所述寄存器，其中所述测试时钟信号不同于所述存储器及/或所述测试电路的原始时钟信号，并且所述测试时钟信号用以调整所述存储器测试装置闩锁来自所述存储器的资料的时间，以降低所述存储器测试装置的时序余量，以使所述测试装置的时序余量等于或小于所述存储器操作于功能模式下的时序余量；
其中，在所述功能模式下，通过不同于所述第一时序路径的第二时序路径存取所述存储器。
2.如权利要求1所述的存储器测试装置，其特征在于，所述存储器测试装置还包括时钟调整电路，用以调整所述原始时钟信号以得到所述测试时钟信号。
3.如权利要求2所述的存储器测试装置，其特征在于，所述存储器测试装置还包括耦接于所述时钟调整电路的多工器，所述多工器接收并多工所述时钟调整电路所输出的信号、第一外部时钟信号、以及至少一第二外部时钟信号以获得所述测试时钟信号，其中所述第一外部时钟信号不同于所述原始时钟信号，所述至少一第二外部时钟信号不同于所述原始时钟信号以及所述第一外部时钟信号。
4.如权利要求1所述的存储器测试装置，其特征在于，所述测试时钟信号为来自不同于所述原始时钟信号的第一外部时钟信号。
5.如权利要求4所述的存储器测试装置，其特征在于，所述存储器测试装置还包括多工器，所述多工器接收并多工所述第一外部时钟信号以及至少一第二外部时钟信号以获得所述测试时钟信号，其中所述至少一第二外部时钟信号不同于所述原始时钟信号以及所述第一外部时钟信号。
6.如权利要求4所述的存储器测试装置，其特征在于，所述存储器测试装置还包括时钟调整电路，用以调整所述第一外部时钟信号以得到所述测试时钟信号。
7.如权利要求6所述的存储器测试装置，其特征在于，所述时钟调整电路调整所述第一外部时钟信号以及至少一第二外部时钟信号以得到所述测试时钟信号，其中所述至少一第二外部时钟信号不同于所述原始时钟信号以及所述第一外部时钟信号。
8.如权利要求1所述的存储器测试装置，其特征在于，所述测试电路耦接于所述存储器以及所述寄存器之间，或所述寄存器耦接于所述存储器以及所述测试电路之间。
9.如权利要求1所述的存储器测试装置，其特征在于，所述测试电路以金数值比较来自所述存储器的所述资料，以检测来自所述存储器的所述资料的正确性，并且所述寄存器储存所述测试电路所输出的所述资料，其中，所述金数值可以是验证用的预设数值、或是上一次存取所述存储器的操作循环所产生的数值。
10.一种存储器测试方法，其特征在于，用以在所述存储器操作于测试模式下时通过第一时序路径测试存储器，包括：
为设置于所述第一时序路径中的寄存器产生寄存器的测试时钟信号以测试所述存储器的性能，其中所述测试时钟信号不同于所述存储器及/或存储器测试装置的原始时钟信号；
通过所述测试时钟信号调整所述存储器测试装置闩锁来自所述存储器的资料的时间，以降低所述存储器测试装置的时序余量，以使所述测试装置的时序余量等于或小于所述存储器操作于功能模式下的时序余量；
其中，在所述功能模式下，通过不同于所述第一时序路径的第二时序路径存取所述存储器。
11.如权利要求10所述的存储器测试方法，其特征在于，所述产生寄存器的测试时钟信号的步骤还包括调整所述原始时钟信号以得到所述测试时钟信号。
12.如权利要求10所述的存储器测试方法，其特征在于，还包括从不同于所述原始时钟信号的第一外部时钟信号产生所述测试时钟信号。
13.如权利要求12所述的存储器测试方法，其特征在于，还包括调整所述第一外部时钟信号以得到所述测试时钟信号。
14.如权利要求13所述的存储器测试方法，其特征在于，还包括调整所述第一外部时钟信号以及至少一第二外部时钟信号以得到所述测试时钟信号，其中所述至少一第二外部时钟信号不同于所述原始时钟信号以及所述第一外部时钟信号。
15.如权利要求10所述的存储器测试方法，其特征在于，所述存储器测试装置包括测试电路和所述寄存器，所述测试电路耦接于所述存储器以及所述寄存器之间，或所述寄存器耦接于所述存储器以及所述测试电路之间。
16.如权利要求10所述的存储器测试方法，其特征在于，还包括通过测试电路以金数值比较来自所述存储器的所述资料，以检测来自所述存储器的所述资料的正确性，并且通过所述寄存器储存所述资料。
17.一种存储器测试方法，其特征在于，用以在所述存储器操作于测试模式下时通过第一时序路径测试存储器，包括：
产生用于存储器测试装置的测试时钟信号，以执行所述存储器的所述测试模式，并且所述测试时钟信号不同于所述存储器的原始时钟信号；
通过调节所述测试时钟信号而控制所述存储器测试装置的时序余量，使得所述测试模式的时序余量等于或小于操作于所述存储器的功能模式的时序余量；
其中，在所述功能模式下，通过不同于所述第一时序路径的第二时序路径存取所述存储器。
18.如权利要求17所述的存储器测试方法，其特征在于，调节所述测试时钟信号的步骤包括调整所述测试时钟信号的波形以调节所述存储器测试装置闩锁来自所述存储器的资料的时间。
19.如权利要求17所述的存储器测试方法，其特征在于，产生所述测试时钟信号的步骤包括调整所述原始时钟信号以得到所述测试时钟信号。
20.如权利要求17所述的存储器测试方法，其特征在于，还包括从不同于所述原始时钟信号的第一外部时钟信号产生所述测试时钟信号。
21.如权利要求20所述的存储器测试方法，其特征在于，还包括调整所述第一外部时钟信号以得到所述测试时钟信号。
22.如权利要求21所述的存储器测试方法，其特征在于，还包括调整所述第一外部时钟信号以及至少一第二外部时钟信号以得到所述测试时钟信号，其中所述至少一第二外部时钟信号不同于所述原始时钟信号以及所述第一外部时钟信号。
CN201510059674.3A 2014-02-12 2015-02-05 存储器测试装置与存储器测试方法 Active CN104835536B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201461938961P 2014-02-12 2014-02-12
US61/938,961 2014-02-12
US14/600,496 2015-01-20
US14/600,496 US9653186B2 (en) 2014-02-12 2015-01-20 Memory-testing device and memory-testing method

Publications (2)

Publication Number Publication Date
CN104835536A CN104835536A (zh) 2015-08-12
CN104835536B true CN104835536B (zh) 2018-03-23

Family

ID=53775497

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510059674.3A Active CN104835536B (zh) 2014-02-12 2015-02-05 存储器测试装置与存储器测试方法

Country Status (2)

Country Link
US (1) US9653186B2 (zh)
CN (1) CN104835536B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107622785B (zh) * 2016-07-15 2020-04-14 展讯通信（上海）有限公司 测量嵌入式存储器数据读取时间的方法及系统
US10565334B1 (en) * 2017-12-20 2020-02-18 Xilinx, Inc. Targeted delay optimization through programmable clock delays
CN109039306A (zh) * 2018-06-13 2018-12-18 晶晨半导体（深圳）有限公司 测量数字接口时序余量的系统及方法
JP6748760B1 (ja) 2019-05-13 2020-09-02 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW495966B (en) * 2000-06-20 2002-07-21 Mitsubishi Electric Corp Semiconductor integrated circuit device allowing accurate evaluation of access time of memory contained therein and access time evaluating method
CN102800366A (zh) * 2011-05-27 2012-11-28 爱德万测试株式会社 测试装置及测试方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050135167A1 (en) * 2003-10-16 2005-06-23 Nec Plasma Display Corporation Memory access circuit for adjusting delay of internal clock signal used for memory control
US7583103B2 (en) * 2007-03-30 2009-09-01 Altera Corporation Configurable time borrowing flip-flops
KR100929833B1 (ko) * 2008-04-02 2009-12-07 주식회사 하이닉스반도체 출력 인에이블 신호 생성 회로와 생성 방법
KR101699787B1 (ko) * 2010-01-05 2017-01-26 삼성전자주식회사 지연동기루프 회로, 이를 포함하는 반도체 장치 및 메모리 시스템
US9153303B2 (en) * 2013-09-19 2015-10-06 Micron Technology, Inc. Methods and apparatuses for alternate clock selection

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW495966B (en) * 2000-06-20 2002-07-21 Mitsubishi Electric Corp Semiconductor integrated circuit device allowing accurate evaluation of access time of memory contained therein and access time evaluating method
CN102800366A (zh) * 2011-05-27 2012-11-28 爱德万测试株式会社 测试装置及测试方法

Also Published As

Publication number Publication date
CN104835536A (zh) 2015-08-12
US9653186B2 (en) 2017-05-16
US20150228360A1 (en) 2015-08-13

Similar Documents

Publication Publication Date Title
CN104835536B (zh) 存储器测试装置与存储器测试方法
US7516384B2 (en) Semiconductor memory testing device and test method using the same
US7114113B2 (en) Test circuit provided with built-in self test function
US10984844B2 (en) Apparatuses and methods for determining a phase relationship between an input clock signal and a multiphase clock signal
CN102543206B (zh) 半导体存储器件及其测试电路和测试操作方法
CN102194510A (zh) 半导体存储设备的数据输出电路
US20060215466A1 (en) Methods and systems for generating latch clock used in memory reading
US11056171B1 (en) Apparatuses and methods for wide clock frequency range command paths
US8000157B2 (en) RAM macro and timing generating circuit thereof
US7231563B2 (en) Method and apparatus for high speed testing of latch based random access memory
US9373420B2 (en) Semiconductor test device
CN106816178A (zh) 一种单芯片上多块嵌入式存储器的内建自测试设计方法
US8754656B2 (en) High speed test circuit and method
KR20170143454A (ko) 메모리용 리던던시 스킴
US7405996B2 (en) System and method to synchronize signals in individual integrated circuit components
US8009490B2 (en) Memory interface circuit and memory system including the same
KR102075497B1 (ko) 반도체 집적회로
US9651983B2 (en) Clock generation device and semiconductor device including the same
US20220246227A1 (en) Test circuit using clock signals having mutually different frequency
CN109994144A (zh) 一种sram输出路径时序测试电路及测试方法
CN102347072A (zh) 半导体器件及其操作方法
KR100587264B1 (ko) 주문형 반도체 장치의 내부 메모리 및 내부 메모리 테스트 방법
US20220059154A1 (en) Signal skew in source-synchronous system
US6711091B1 (en) Indication of the system operation frequency to a DRAM during power-up
KR100968261B1 (ko) 핀수를 줄일 수 있는 반도체 메모리 장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
EXSB Decision made by sipo to initiate substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant