JP2743268B2 - 自己試験機能を有するｄｒａｍ - Google Patents

自己試験機能を有するｄｒａｍ

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JP2743268B2
JP2743268B2 JP8100536A JP10053696A JP2743268B2 JP 2743268 B2 JP2743268 B2 JP 2743268B2 JP 8100536 A JP8100536 A JP 8100536A JP 10053696 A JP10053696 A JP 10053696A JP 2743268 B2 JP2743268 B2 JP 2743268B2
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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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  • Tests Of Electronic Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、自己試験機能を有
するＤＲＡＭに係るもので、詳しくは、ＤＲＡＭチップ
の内部で自己試験を行い、メモリセルの試験時間を短縮
し得る自己試験機能を有するＤＲＡＭに関するものであ
る。
【０００２】
【従来の技術】従来、自己試験機能を有するＤＲＡＭ１
００においては、例えば、図４に示したように、外部か
ら印加したローアドレスストローブ（row address stro
be）信号ＲＡＳＢ、カラムアドレスストローブ（column
address strobe ）信号ＣＡＳＢ、ライトイネーブル
（write enable）信号ＷＥＢ、及び特定のアドレス信号
Ａ０、Ａ１により、メモリセルを試験するための内蔵自
己試験（built-in self test：以下、ＢＩＳＴと称す
る）モードへの進入又は脱出を制御する進入／脱出（en
try/exit）制御部１０と、ローアドレスストローブ信号
ＲＡＳＢ及びカラムアドレスストローブ信号ＣＡＳＢを
受けて所定の内部クロック信号を発生するクロック発生
部１２と、該クロック発生部１２から出力された内部ク
ロック信号を進入／脱出制御部１０の制御によりカウン
トして、ローアドレスカウント信号Ｒ０〜Ｒ９、カラム
アドレスカウント信号Ｃ０〜Ｃ９、リード／ライト（re
ad/write）信号Ｒ／Ｗ、及びパターン信号ＣＢ０を夫々
出力するアドレスカウンター部１４と、該アドレスカウ
ンター部１４から出力されたローアドレスカウント信号
Ｒ０〜Ｒ９及びリード／ライト信号Ｒ／Ｗを進入／脱出
制御部１０の制御により入力し外部から印加されたアド
レス信号Ａ0 〜Ａn をバッファーリングするローアドレ
スバッファー１６と、該ローアドレスバッファー１６の
出力信号をディコーディングするローディコーダー１８
と、アドレスカウンター部１４から出力されたカラムア
ドレスカウント信号Ｃ０〜Ｃ９及びリード／ライト信号
Ｒ／Ｗを進入／脱出制御部１０の制御により入力し外部
から印加されたアドレス信号Ａ0 〜Ａ n をバッファーリ
ングするカラムアドレスバッファー２０と、該カラムア
ドレスバッファー２０の出力信号をディコーディングす
るカラムディコーダー２２と、該カラムディコーダー２
２及びローディコーダー１８により選択される複数個の
メモリセルを有したメモリセルアレイ２４と、該メモリ
セルアレイ２４からリード／ライトされるデータの入出
力を制御する複数個のゲートを有したゲート部２６と、
アドレスカウンター部１４から出力されたリード／ライ
ト信号Ｒ／Ｗ及び試験パターン信号ＣＢ０によりチェッ
クボード（checkboard）パターンを有する試験データを
ゲート部２６を経てメモリセルアレイ２４に印加するデ
ータ発生部２８と、該データ発生部２８から出力された
試験データとメモリセルアレイ２４に記録された後ゲー
ト部２６から出力された前記試験データとを比較してエ
ラーフラグ（error flag）を発生するデータ比較部３０
と、から構成されていた。
【０００３】アドレスカウンター部１４は、図５に示し
たように、クロック発生部１２から出力された内部クロ
ック信号をカウントしてローアドレスカウント信号Ｒ０
〜Ｒ９を発生するローアドレスカウンター１４Ａと、該
ローアドレスカウンター１４Ａの最上位ビット信号Ｒ９
をカウントしてカラムアドレスカウント信号Ｃ０〜Ｃ９
を発生するカラムアドレスカウンター１４Ｂと、該カラ
ムアドレスカウンター１４Ｂの最上位ビットＣ９をカウ
ントしてリード／ライト信号Ｒ／Ｗを発生するリード／
ライトカウンター１４Ｃと、該リード／ライトカウンタ
ー１４Ｃから出力されたリード／ライト信号Ｒ／Ｗをカ
ウントして試験パターン信号ＣＢ０を発生するチェック
ボード（checkboard）カウンター１４Ｄと、を備えてい
た。
【０００４】このように構成された従来の自己試験機能
を有するＤＲＡＭの動作について説明する。先ず、図６
（Ａ）（Ｂ）（Ｃ）に示したように、ＷＣＢＲ（WEB &
CASB Before RASB）モードにより、ローアドレスストロ
ーブ信号ＲＡＳＢがイネーブルされる（ローレベルとな
る）以前に、カラムアドレスストローブ信号ＣＡＳＢ及
びライトイネーブル信号ＷＥＢがイネーブルされ、図６
（Ｄ）（Ｅ）に示したように、ハイレベルのアドレス信
号Ａ０及びローレベルのアドレス信号Ａ１がＤＲＡＭ１
００に印加されると、該ＤＲＡＭ１００はＢＩＳＴモー
ドに進入し、進入／脱出制御部１０は進入信号を発生す
る。
【０００５】このように、ＤＲＡＭ１００が、ＢＩＳＴ
モードに進入すると、該ＤＲＡＭ１００は、ＣＢＲ（CA
SB Before RASB）モードのみで制御される。図６（Ｃ）
（Ｄ）（Ｅ）に示したように、ライトイネーブル信号Ｗ
ＥＢがハイレベルになると、アドレス信号Ａ０、Ａ１は
無関条件信号（DON'T CARE）の状態を維持し、図６
（Ｆ）（Ｇ）（Ｈ）に示したように、アドレス信号Ａ
０、Ａ１がハイレベルになると、ライトイネーブル信号
ＷＥＢは無関条件信号（DON'T CARE）の状態を維持す
る。このとき、ＢＩＳＴモードは一般のデータ出力ドラ
イバーは動作されない。
【０００６】且つ、クロック発生部１２は、ローアドレ
スストローブ信号ＲＡＳＢ及びカラムアドレスストロー
ブ信号ＣＡＳＢを受けて所定の内部クロック信号をアド
レスカウンター部１４に出力し、該アドレスカウンター
部１４は、リード／ライト信号Ｒ／Ｗ、テストパターン
信号ＣＢ０、ローアドレスカウント信号Ｒ０〜Ｒ９、及
びカラムアドレスカウント信号Ｃ０〜Ｃ９を発生する。
【０００７】又、データ発生部２８は、自己試験サイク
ルのライトサイクルで、試験データをローディコーダー
１８及びカラムディコーダー２２の制御によりメモリセ
ルアレイ２４の全てのセルに書き込む。次いで、データ
比較部３０は、自己試験サイクルのリードサイクルでメ
モリセルアレイ２４に記録された試験データを読み取
り、該読み取った試験データと前記データ発生部２８か
ら印加された試験データとを比較してエラーを感知し、
エラーが発生すると、データ発生部２８は、エラーフラ
グを外部に出力し、該出力されたエラーフラグは、ＢＩ
ＳＴモードの終わるまで維持される。且つ、データ発生
部２８は、前記試験データと反対パターンの試験データ
を発生し、前述のような書き込み、読み取り、及び比較
の過程が行なわれる。
【０００８】このような動作は、４メガのＤＲＡＭにお
いて１６ビットの並列試験の場合、試験データは２５６
Ｋサイクルによりライト又はリードされ、ＢＩＳＴモー
ドの４度の２５６Ｋサイクルにより完了される。そし
て、カラムアドレスカウンター１４Ｂは、図５に示した
ように、ＣＢＲモード又はヒドンリフレッシュ（hidden
refresh）モードに用いられるローアドレスカウンター
１４Ａに連結されてローファストスキャン（row fast s
can ）方法により自己試験が行なわれ、カラムアドレス
カウンター１４Ｂにリード／ライトカウンター１４Ｃ及
びチェックボードカウンター１４Ｄが順次連結される。
【０００９】又、図６（Ｄ）（Ｅ）（Ｇ）（Ｈ）に示し
たように、ローレベルのアドレス信号Ａ０、Ａ１がＤＲ
ＡＭ１００に印加されると、該ＤＲＡＭ１００は、ＢＩ
ＳＴモードから脱出し、進入／脱出制御部１０が脱出信
号を発生してＢＩＳＴモードが終了される。更に、図７
に示したように、ＤＲＡＭ１００が４ビットであると、
チェックボード２００は３２メガバイトを試験すること
ができるし、各ＤＲＡＭ１００から発生したエラーフラ
グはチェックボード２００の出力フィンＤout1〜Ｄout8
のいずれかを通って外部に出力される。
【００１０】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の自己試験機能を有するＤＲＡＭにおいては、
システムの維持補修及びスタートアップ（start up）機
能試験には非常に効率的であるが、試験機能を行なうＣ
ＢＲモードが必要になるため、ロー及びカラムアドレス
ストローブ信号のトグル（toggle）信号が必要になると
いう不都合な点があった。
【００１１】且つ、試験データをＤＲＡＭの全てのメモ
リセルに書き込んだ後、その書き込まれた試験データを
所定のデータと比較して自己試験を行なうため、自己試
験の途中にメモリセルをリフレッシュしなければなら
ず、従って、ローファストスキャン方式のＣＢＲモード
により自己試験をおこなうと、ファストページ（fast p
age ）モードにより自己試験を行なうときよりも一層長
時間が所要されるという不都合な点があった。
【００１２】又、ＢＩＳＴモードの完了後にエンドフラ
グ（end flag）を発生させないため、ＤＲＡＭ外部のカ
ウンターでＢＩＳＴモードの完了したことを認識しなく
てはならないという不都合な点があった。本発明は上記
の点に着目してなされたもので、外部信号の組合せによ
り自己試験進入信号が印加されると、内部ロー制御信号
が発生し、カラムアドレスストローブ信号のトグルなし
に内部クロック信号に同期されたカラムアドレスの遷移
によりファーストページモードの方式を用いて自己試験
を有するＤＲＡＭを提供しようとするものである。
【００１３】
【課題を解決するための手段】このため本発明の請求項
１に記載の発明では、特定アドレス信号と外部同期信号
との組合せにより自己試験進入信号を発生する進入／脱
出制御部と、該進入／脱出制御部の自己試験進入信号に
より所定周期の内部クロック信号を発生するクロック発
生部と、前記自己試験進入信号及びワードラインイネー
ブル信号の遷移を検出して遷移検出信号を出力する信号
遷移検出部と、該信号遷移検出部から出力される遷移検
出信号に応じて前記クロック発生部から入力された内部
クロック信号をカウントしてローアドレス信号、カラム
アドレス信号、及び試験完了信号を出力すると共に、前
記ワードラインイネーブル信号、試験パターン信号、及
びリード／ライト信号を出力するカウンター部と、前記
外部同期信号のトグルなしに前記カウンター部から出力
された試験パターン信号を基に試験データを発生し、該
試験データをメモリセルアレイに書き込むか又はメモリ
セルアレイに記録された試験データを読み取るデータ発
生部と、該データ発生部で発生した試験データと読み取
った試験データとを比較してエラー信号を発生するデー
タ比較部と、該データ比較部から出力されたエラー信号
及び前記カウンター部から出力された試験完了信号に応
じてエラーフラグ及びエンドフラグを発生して維持する
エラー及び終了検出部と、を備えて構成されたことを特
徴とする。
【００１４】請求項２に記載の発明では、請求項１に記
載の発明において、前記カウンター部が、入力された前
記内部クロック信号をカウントして前記カラムアドレス
信号、前記ローアドレス信号、及び前記試験完了信号を
出力する順次連結された複数個のビットブロックを含ん
で構成され、前記カラムアドレス信号の最下位ビット信
号が前記試験パターン信号であり、前記ローアドレス信
号の最下位ビット信号が前記ワードラインイネーブル信
号であることを特徴とする。
【００１５】請求項３に記載の発明では、請求項１又は
２に記載の発明において、前記進入／脱出制御部から自
己試験進入信号を受けて前記カウンター部から出力され
る全てのビット信号を特定レベルに初期化し、前記信号
遷移検出部から遷移検出信号を受けると、前記クロック
発生部から印加された内部クロック信号が前記カウンタ
ー部に伝達されることを所定時間の間遮断するカウンタ
ー制御部を備えて構成されたことを特徴とする。
【００１６】請求項４に記載の発明では、請求項１〜３
のいずれか１つに記載の発明において、前記カウンター
部は、前記ローアドレス信号中の特定ビット信号を前記
リード／ライト信号としてカラム制御部に出力すること
を特徴とする。請求項５に記載の発明では、請求項４に
記載の発明において、前記カウンター部が、前記メモリ
セルアレイのリフレッシュ時間以内に所定個数のワード
ラインが具現されるように前記リード／ライト信号を発
生することを特徴とする。
【００１７】請求項６に記載の発明では、請求項１〜５
のいずれか１つに記載の発明において、前記カウンター
部が、前記全てのビット信号がハイレベルであるとき、
前記試験完了信号を前記エラー及び終了検出部に出力す
ることを特徴とする。請求項７に記載の発明では、請求
項１〜６のいずれか１つに記載の発明において、前記デ
ータ発生部が、前記信号遷移検出部の遷移検出信号によ
りロー制御部から発生される内部ロー制御信号は遷移さ
れず、前記カラムアドレス信号の遷移により、前記試験
データの読み取り動作又は書き込み動作を行なうことを
特徴とする。
【００１８】請求項８に記載の発明では、請求項１〜７
のいずれか１つに記載の発明において、前記進入／脱出
制御部から出力された自己試験進入信号は、前記外部同
期信号のＷＣＢＲモードと前記特定アドレス信号との組
合せにより発生されることを特徴とする。請求項９に記
載の発明では、請求項１〜８のいずれか１つに記載の発
明において、前記カウンター部の最上位の特定ビット信
号を前記試験データのパターンを決定するために用いる
ことを特徴とする。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて詳細に説明する。図１は、本実施の形態
に係る自己試験機能を有するＤＲＡＭの構成を示すブロ
ック図である。図１において、本実施形態は、従来と同
様のローアドレスバッファー５２、ローディコーダー５
４、カラムアドレスバッファー５８、カラムディコーダ
ー６０、及びメモリセルアレイ６２が包含された一般の
ＤＲＡＭと、外部から印加されたロー及びカラムアドレ
スストローブ信号ＲＡＳＢ、ＣＡＳＢ、ライトイネーブ
ル信号ＷＥＢ、及び特定アドレス信号Ａ０、Ａ１、Ａ２
の組合せによりＢＩＳＴモードへの進入及び脱出を制御
する進入／脱出制御部４０と、該進入／脱出制御部４０
から出力された自己試験進入信号Ｓ１により所定周期の
内部クロック信号Ｓ２を発生するクロック発生部４２
と、試験データがモメリセルアレイ６２の特定セルに書
き込まれた後又は読み取られた後に、所定時間の間、ク
ロック発生部４２から出力された内部クロック信号Ｓ２
を遮断して内部クロック信号Ｓ３を出力するカウンター
制御部４４と、該カウンター制御部４４から出力された
内部クロック信号Ｓ３をカウントし、カラムアドレス信
号Ｓ４をカラムアドレスバッファー５８に出力し、ロー
アドレス信号Ｓ６をローアドレスバッファー５２に出力
し、試験完了信号Ｓ９をクロック発生部４２に出力し、
所定パターンを有する試験パターン信号Ｓ１０、ワード
ラインイネーブル信号Ｓ５、及びリード／ライト信号Ｓ
７を発生するカウンター部４６と、該カウンター部４６
から出力されたワードラインイネーブル信号Ｓ５又は進
入／脱出制御部４０から出力された自己試験進入信号Ｓ
１の遷移を検出し遷移検出信号Ｓ８をカウンター制御部
４４に出力する信号遷移検出部４８と、該信号遷移検出
部４８から印加された遷移検出信号Ｓ８、進入／脱出制
御部４０から出力された自己試験進入信号Ｓ１、及びロ
ーアドレスストローブ信号ＲＡＳＢにより内部ロー制御
信号をローアドレスバッファー５２に印加するロー制御
部５０と、該ロー制御部５０から出力された内部ロー制
御信号、カウンター部４６から出力されたリード／ライ
ト信号Ｓ７、及びカラムアドレスストローブ信号ＣＡＳ
Ｂにより、カラムアドレスバッファー５８及びカラムデ
ィコーダー６０を制御するカラム制御部５６と、カウン
ター部４６から印加された試験パターン信号Ｓ１０によ
り試験データを発生し、該発生された試験データをカラ
ム制御部５６の制御によりメモリセルアレイ６２に書き
込むか又は読み取るデータ発生部６４と、試験パターン
信号により発生された試験データとデータ発生部６４に
より読み取った試験データとを比較してエラー信号を発
生するデータ比較部６６と、該データ比較部６６から印
加されたエラー信号とカウンター部４６から印加された
試験完了信号Ｓ９とによりエラーフラグ又はエンドフラ
グを外部に出力するエラー及び終了検出部６８と、から
構成される。
【００２０】カウンター部４６は、図２に示したよう
に、カウンター制御部４４から印加された内部クロック
信号Ｓ３をカウントしてカラムアドレス信号Ｓ４、ロー
アドレス信号Ｓ６、及び試験完了信号Ｓ９を出力する複
数個のビットブロックが順次連結され、それらビットブ
ロックには、例えばフリップフロップを用いることがで
きる。ここでは、カラムアドレス信号Ｓ４を出力するビ
ットブロックはＮ個からなり、ローアドレス信号Ｓ６を
出力するビットブロックはＭ個からなるとする。
【００２１】又、図２の斜線部に示したように、試験パ
ターン信号Ｓ１０はカラムアドレス信号Ｓ４の最下位ビ
ット信号で、ワードラインイネーブル信号Ｓ５はローア
ドレス信号Ｓ６の最下位ビット信号で、リード／ライト
信号Ｓ７は、ローアドレス信号Ｓ６の特定ビット信号で
ある（ここでは、後述するようにローアドレス信号Ｓ６
の最下位ビットブロックからＭ−Ｋ個目のビットブロッ
クとする）。更に、ローアドレス信号Ｓ６の最上位ビッ
ト信号は試験データのパターンを決定するため付加的に
使用することもできる。
【００２２】このように構成された本発明に係る自己試
験機能を有するＤＲＡＭの動作に対し説明する。先ず、
上述したＷＣＢＲモードのローアドレスストローブ信号
ＲＡＳＢ及びカラムアドレスストローブ信号ＣＡＳＢ、
ハイレベルの特定アドレス信号Ａ０、Ａ２、及びローレ
ベルの特定アドレス信号Ａ１の組合せが、進入／脱出制
御部４０に印加されると、該進入／脱出制御部４０は、
図３（Ｄ）に示したように、ハイレベルの自己試験進入
信号Ｓ１をクロック発生部４２及び信号遷移検出部４８
にそれぞれ出力する。これにより、ＢＩＳＴモードが始
まり、自己試験進入信号Ｓ１がハイレベルに遷移したこ
とで、カウンター制御部４４の制御によりカウンター部
４６の全てのビット信号はローレベルになる。
【００２３】且つ、自己試験進入信号Ｓ１がハイレベル
である間クロック発生部４２は図３（Ｅ）に示したよう
に、所定周期の内部クロック信号Ｓ２を発生してカウン
ター制御部４４に印加する。又、信号遷移検出部４８
は、自己試験進入信号Ｓ１又は図３（Ｈ）に示したよう
なワードラインイネーブル信号Ｓ５の遷移を検出し、図
３（Ｊ）に示したような遷移検出信号Ｓ８をカウンター
制御部４４及びロー制御部５０にそれぞれ出力する。
【００２４】次いで、カウンター制御部４４は、前記遷
移検出信号Ｓ８が入力されると、クロック発生部４２か
ら印加された内部クロック信号Ｓ２がカウンター部４６
に伝達されることを所定時間の間遮断した後、図３
（Ｆ）に示したような内部クロック信号Ｓ３をカウンタ
ー部４６に印加する。即ち、遷移検出信号Ｓ８に応じて
ロー制御部５０から発生された内部ロー制御信号により
特定ワードラインがイネーブルされ、カウンター部４６
から出力されたカラムアドレス信号Ｓ４により選択され
たメモリセルのデータが一度読み取られるか又は選択さ
れたメモリセルにデータが書き込まれる所定時間の間、
カウンター制御部４４は、クロック発生部４２から印加
された内部クロック信号Ｓ２がカウンター部４６に伝達
されることを遮断する。
【００２５】次いで、カウンター部４６は、カウンター
制御部４４から印加された内部クロック信号をカウント
し、カラムアドレス信号Ｓ４を増加させてカラムアドレ
スバッファー５８に印加し、データ発生部６４は、カラ
ムアドレス信号Ｓ４の最下位ビット信号の試験パターン
信号Ｓ１０により所定パターンを有する試験データを発
生する。該発生された試験データは、カラムアドレス信
号Ｓ４により選択されたメモリセルに書き込まれる。
【００２６】この場合、試験データは、ロー制御部５０
から出力された内部ロー制御信号の変化に関係なく、た
だカラムアドレス信号Ｓ４の遷移によりメモリセルに書
き込まれる。このように、外部から印加されるロー及び
カラムアドレスストローブ信号ＲＡＳＢ、ＣＡＳＢのト
グルなしにデータが書き込まれるため、データの書き込
み時間は一般のファストページモードによる書き込み時
間よりも短くなる。
【００２７】一方、イネーブルされた一つのワードライ
ンに割当られた全てのメモリセルに試験データが書き込
まれると、ローアドレス信号Ｓ６の最下位ビット信号の
ワードラインイネーブル信号Ｓ５が遷移され、新しいワ
ードラインに割当られたメモリセルに試験データが書き
込まれる。即ち、試験データが２(M-K) 個のワードライ
ンに割当られたメモリセルに書き込まれるが、このよう
な２(M-K) 個のワードラインの動作がメモリセルのリフ
レッシュの時間内に行なわれるように、その（Ｍ−Ｋ）
の値が決められる。
【００２８】その後、ローアドレス信号Ｓ６の特定ビッ
ト信号のリード／ライト信号Ｓ７が、図３（Ｉ）に示し
たように、ハイレベルに遷移してカラム制御部５６に印
加され、リードモードがライトモードに転換される。こ
のようにメモリセルに記録された試験データが読み取ら
れ、該読み取られた試験データとデータ発生部６４から
発生された試験データとがデータ比較部６６で比較され
る。その比較したデータが異なると、データ比較部６６
はエラー信号をエラー及び終了検出部６８に印加する。
【００２９】次いで、２K 個のワードラインは順次イネ
ーブルされ、前記の過程を経てメモリセルに試験データ
が書き込まれ、試験データの読み取り及び比較が行なわ
れる。このように、２K 個のワードラインに割当られた
メモリセルが試験された後、別のパターンの試験データ
によりＢＩＳＴモードが行なわれる。該試験データのパ
ターンは、カウンター部４６の最下位ビット信号Ｓ１０
のみならずカウンター部４６の最上位二つのビット信号
によっても決定され、この場合、ロー、ハイ、チェック
ボード、及び逆チェックボードにて具現される。
【００３０】そして、カウンター部４６の全てのビット
信号がハイレベルになると、該カウンター部４６は、図
３（Ｋ）に示したように、試験完了信号Ｓ９をクロック
発生部４２、データ発生部６４、及びエラー／終了検出
部６８に印加して、ＢＩＳＴモードを中断させる。且
つ、ＣＢＲモード又はＲＯＲ（RASB Only Refresh ）モ
ードに従い進入／脱出制御部４０が脱出信号を発生して
ＢＩＳＴモードからの脱出を制御することもできる。
【００３１】又、エラー及び終了検出部６８は、データ
比較部６６からエラー信号を受けるとエラーフラグを発
生し、カウンター部４６から試験完了信号Ｓ９を受ける
とエンドフラグを発生する。このようなエラーフラグ及
びエンドフラグは、図示されていない出力バッファーの
出力端子を通ってそれぞれ夫々外部に出力される。チェ
ックボードの１列のＤＲＡＭの出力が一つのビットであ
る場合には、チェックボードの出力端子を通って外部に
出力できる。
【００３２】
【発明の効果】以上説明したように本発明に係る自己試
験機能を有するＤＲＡＭにおいては、外部から印加する
ロー及びカラムアドレスストローブ信号のトグルなし
に、単にカウンター部から出力されたカウント信号によ
りＢＩＳＴモードの動作を行なうため、従来のファスト
ページモード方式よりも試験時間を減少できる。また、
ＢＩＳＴモードの完了後にエンドフラグを発生させるこ
とによって、従来のＢＩＳＴモード完了を認識するため
のＤＲＡＭ外部のカウンターが不要となる。更に、メモ
リセルのリフレッシュに合わせてリード／ライト動作を
行なうことによって、より自己試験時間を短縮できると
いう効果がある。
【図面の簡単な説明】
【図１】本発明の実施形態に係る自己試験機能を有する
ＤＲＡＭのブロック図である。
【図２】同上実施形態のカウンター部のビットブロック
表示図である。
【図３】同上実施形態の各部に入出力される信号のタイ
ミング図である。
【図４】従来の自己試験機能を有するＤＲＡＭのブロッ
ク図である。
【図５】従来のアドレスカウンター部のブロック図であ
る。
【図６】従来の進入／脱出制御部に印加される信号のタ
イミング図である。
【図７】従来のＤＲＡＭチップを試験するため用いられ
る３２メガバイトのチェックボードのブロック図であ
る。
【符号の説明】
４０ 進入／脱出制御部 ４２ クロック発生部 ４４ カウンター制御部 ４６ カウンター部 ４８ 信号遷移検出部 ５０ ロー制御部 ５６ カラム制御部 ６８ エラー及び終了検出部

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】特定アドレス信号と外部同期信号との組合
    せにより自己試験進入信号を発生する進入／脱出制御部
    と、 該進入／脱出制御部の自己試験進入信号により所定周期
    の内部クロック信号を発生するクロック発生部と、 前記自己試験進入信号及びワードラインイネーブル信号
    の遷移を検出して遷移検出信号を出力する信号遷移検出
    部と、 該信号遷移検出部から出力される遷移検出信号に応じて
    前記クロック発生部から入力された内部クロック信号を
    カウントしてローアドレス信号、カラムアドレス信号、
    及び試験完了信号を出力すると共に、前記ワードライン
    イネーブル信号、試験パターン信号、及びリード／ライ
    ト信号を出力するカウンター部と、 前記外部同期信号のトグルなしに前記カウンター部から
    出力された試験パターン信号を基に試験データを発生
    し、該試験データをメモリセルアレイに書き込むか又は
    メモリセルアレイに記録された試験データを読み取るデ
    ータ発生部と、 該データ発生部で発生した試験データと読み取った試験
    データとを比較してエラー信号を発生するデータ比較部
    と、 該データ比較部から出力されたエラー信号及び前記カウ
    ンター部から出力された試験完了信号に応じてエラーフ
    ラグ及びエンドフラグを発生して維持するエラー及び終
    了検出部と、 を備えて構成されたことを特徴とする自己試験機能を有
    するＤＲＡＭ。
  2. 【請求項２】前記カウンター部は、入力された前記内部
    クロック信号をカウントして前記カラムアドレス信号、
    前記ローアドレス信号、及び前記試験完了信号を出力す
    る順次連結された複数個のビットブロックを含んで構成
    され、前記カラムアドレス信号の最下位ビット信号が前
    記試験パターン信号であり、前記ローアドレス信号の最
    下位ビット信号が前記ワードラインイネーブル信号であ
    ることを特徴とする請求項１に記載の自己試験機能を有
    するＤＲＡＭ。
  3. 【請求項３】前記進入／脱出制御部から自己試験進入信
    号を受けて前記カウンター部から出力される全てのビッ
    ト信号を特定レベルに初期化し、前記信号遷移検出部か
    ら遷移検出信号を受けると、前記クロック発生部から印
    加された内部クロック信号が前記カウンター部に伝達さ
    れることを所定時間の間遮断するカウンター制御部を備
    えて構成されたことを特徴とする請求項１又は２に記載
    の自己試験機能を有するＤＲＡＭ。
  4. 【請求項４】前記カウンター部は、前記ローアドレス信
    号中の特定ビット信号を前記リード／ライト信号として
    カラム制御部に出力することを特徴とする請求項１〜３
    のいずれか１つに記載の自己試験機能を有するＤＲＡ
    Ｍ。
  5. 【請求項５】前記カウンター部は、前記メモリセルアレ
    イのリフレッシュ時間以内に所定個数のワードラインが
    具現されるように前記リード／ライト信号を発生するこ
    とを特徴とする請求項４に記載の自己試験機能を有する
    ＤＲＡＭ。
  6. 【請求項６】前記カウンター部は、前記全てのビット信
    号がハイレベルであるとき、前記試験完了信号を前記エ
    ラー及び終了検出部に出力することを特徴とする請求項
    １〜５のいずれか１つに記載の自己試験機能を有するＤ
    ＲＡＭ。
  7. 【請求項７】前記データ発生部は、前記信号遷移検出部
    の遷移検出信号によりロー制御部から発生される内部ロ
    ー制御信号は遷移されず、前記カラムアドレス信号の遷
    移により、前記試験データの読み取り動作又は書き込み
    動作を行なうことを特徴とする請求項１〜６のいずれか
    １つに記載の自己試験機能を有するＤＲＡＭ。
  8. 【請求項８】前記進入／脱出制御部から出力された自己
    試験進入信号は、前記外部同期信号のＷＣＢＲモードと
    前記特定アドレス信号との組合せにより発生されること
    を特徴とする請求項１〜７のいずれか１つに記載の自己
    試験機能を有するＤＲＡＭ。
  9. 【請求項９】前記カウンター部の最上位の特定ビット信
    号を前記試験データのパターンを決定するために用いる
    ことを特徴とする請求項１〜８のいずれか１つに記載の
    自己試験機能を有するＤＲＡＭ。
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