KR100304700B1 - 버퍼부를 내장하여 부하를 일정하게 하는 리던던시 회로 - Google Patents

버퍼부를 내장하여 부하를 일정하게 하는 리던던시 회로 Download PDF

Info

Publication number
KR100304700B1
KR100304700B1 KR1019990000726A KR19990000726A KR100304700B1 KR 100304700 B1 KR100304700 B1 KR 100304700B1 KR 1019990000726 A KR1019990000726 A KR 1019990000726A KR 19990000726 A KR19990000726 A KR 19990000726A KR 100304700 B1 KR100304700 B1 KR 100304700B1
Authority
KR
South Korea
Prior art keywords
redundancy
fuse
signal
enable
memory
Prior art date
Application number
KR1019990000726A
Other languages
English (en)
Other versions
KR20000050685A (ko
Inventor
김남종
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019990000726A priority Critical patent/KR100304700B1/ko
Priority to US09/471,798 priority patent/US6536002B1/en
Publication of KR20000050685A publication Critical patent/KR20000050685A/ko
Application granted granted Critical
Publication of KR100304700B1 publication Critical patent/KR100304700B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy

Abstract

버퍼부를 내장하여 부하를 일정하게 하는 리던던시 회로가 개시된다. 본 발명의 리던던시 회로는 행과 열에 배열되는 복수개의 메모리 셀들을 가지는 노멀 메모리 블락과, 노멀 메모리 블락에서 발생할 수 있는 결함 셀을 리페어 하기 위한 다수개의 리던던시 메모리 블락들을 가지는 반도체 메모리 장치에 있어서, 소정의 리페어 작업을 통하여, 노멀 메모리 블락의 메모리 셀들을 대체하여 대응하는 리던던시 메모리 셀 블락들의 메모리 셀들을 선택하는 다수개의 리던던시 인에이블 박스들과, 소정의 디코딩 어드레스들을 공유하며 디코딩 어드레스들에 의하여 구동되는, 출력 신호들을 대응하는 리던던시 인에이블 박스에 제공하는 다수개의 버퍼부를 구비한다.

Description

버퍼부를 내장하여 부하를 일정하게 하는 리던던시 회로{Redundancy circuit having buffers to make uniform load distribution}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리 장치의 리던던시 회로에 관한 것이다.
최근 반도체 장치는 미세화 기술이 발달함에 따라, 고속화 및 고집적화가 이루어지고 있다. 특히, 반도체 메모리 장치에서는 고집적화와 아울러 고수율화가 요구되고 있다.
반도체 메모리 장치는 많은 수의 메모리 셀들로 구성된다. 그러나 이러한 메모리 셀들 중에서 하나의 메모리 셀이라도 제대로 동작하지 못하면, 반도체 메모리 장치는 더 이상 적절한 역할을 수행하지 못한다.
반도체 메모리 장치의 집적도가 증가함에 따라 메모리 셀들에 결함이 발생할 확률이 높아지고 있다. 이러한 결함은 소량의 메모리 셀에서 발생할 확률이 높다. 그러나 이러한 메모리 셀의 결함은 반도체 메모리 장치의 기능을 손상시켜 반도체 메모리 장치의 수율을 저하시키는 주 요인이 된다. 따라서 결함이 발생한 셀을 여분의 다른 셀로 대체하여 수율을 향상시키는 리던던시 회로를 내장하는 기술이 널리 사용되고 있다.
일반적으로 리던던시 회로는 여분의 행과 열로 배열되는 리던던시 메모리 셀 블락을 구동하며 결함 셀을 대체하여 리던던시 메모리 셀 블락 내의 메모리 셀을 선택한다. 따라서, 결함 셀을 지정하는 결함 행 및/또는 열 어드레스 신호가 입력되면, 결함이 발생한 노멀 메모리 셀을 대신하여 리던던시 메모리 셀이 선택된다.
결함 행 및/또는 열 어드레스를 리던던트 행 및/또는 열로 대체하는 하나의 방법이 미국 특허 번호 제 5,325,334에 개시되어 있다.
상기 미국 특허에 따르면 퓨즈 박스 어레이 내의 다수의 퓨즈는 결함 열 어드레스에 대응하여 선택적으로 절단/태워 끊어버리는 방식으로 프로그램되어 있다. 결함 열이 포함된 열 어드레스 신호가 퓨즈 박스 어레이로 입력되면 소정의 리던던트 열이 활성화된다. 활성된 리던던트 열은 결함 열을 대체하는 역할을 수행하게 된다. 퓨즈 박스 어레이에는 다수의 결함 열을 리페어하기 위하여 다수개의 퓨즈 박스가 배열되어 있다. 각각의 퓨즈 박스는 결함 열이 포함된 열 어드레스 신호를공유하며 해당하는 결함 열 어드레스에 대응하여 프로그램된 다수의 퓨즈를 포함한다. 따라서 결함 열이 포함된 열 어드레스 신호가 퓨즈 박스로 입력되면 블락 선택 제어 회로에서 제공되는 제1 출력신호에 응답하여 리던던트 열 드라이버 게이트가 구동되어 소정의 리던던트 열을 선택한다.
그런데, 상기 미국 특허 번호 제5,325,324에 개시된 방법에서 결함 열을 리페어하기 위하여 배열되어 있는 다수개의 퓨즈 박스는 발생된 결함 열의 갯수에 따라 사용 여부가 결정된다. 그리하여 사용되는 퓨즈 박스와 연결되는 열 어드레스 신호와 그렇지 못한 열 어드레스 신호에 걸리는 부하은 서로 다를 수 있다. 이러한 부하는 구체적으로, 사용되는 퓨즈 박스 내부의 라인 부하 및 그 퓨즈 박스에 연결되는 리던던트 열 드라이버 게이트에 걸리는 부하를 나타낸다. 열 어드레스 신호 사이의 부하 차이로 인하여 열 어드레스 신호들 사이에 스큐(skew)현상이 발생한다. 이러한 스큐현상은 열 어드레스 신호의 전달 속도를 저하시키는 문제점을 유발한다.
따라서, 본 발명의 목적은 스큐현상을 방지하여 어드레스 신호의 전달 속도 저하를 방지하고 결함 구제가 가능한 리던던시 회로를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 리던던시 회로를 구비하는 반도체 메모리 장치의 일부분을 나타내는 블락도이다.
도 2는 도 1의 리던던시 선택 신호를 발생하는 리던던시 인에이블 박스의 일실시예를 나타내는 회로도이다.
상기의 목적을 달성하기 위하여 본 발명의 리던던시 회로는, 행들과 열들에 배열되는 복수개의 메모리 셀들을 가지는 노멀 메모리 블락과, 노멀 메모리 블락에서 발생할 수 있는 결함 셀을 리페어 하기 위한 다수개의 리던던시 메모리 블락들을 가지는 반도체 메모리 장치에 있어서, 소정의 리페어 작업을 통하여, 노멀 메모리 블락의 메모리 셀 들을 대체하여 대응하는 리던던시 메모리 셀 블락들의 메모리 셀들을 선택하는 다수개의 리던던시 인에이블 박스들과, 소정의 디코딩 어드레스들을 공유하며 디코딩 어드레스들에 의하여 구동되는, 출력 신호들을 대응하는 리던던시 인에이블 박스들에 제공하는 다수개의 버퍼부를 구비한다.
그리고 바람직한 실시예에 의하면, 리던던시 인에이블 박스는 소정의 메인 퓨즈를 가지며 메인 퓨즈의 절단에 의하여 활성화되는 퓨즈 인에이블 신호를 발생하는 리던던시 인에이블부와, 퓨즈 인에이블 신호에 의하여 인에이블 되며, 소정의 대체퓨즈에 의하여 리페어되는 디코딩 신호가 입력될 때 활성화하는 리던던시 선택 신호를 발생하는 리던던시 드라이버부를 구비한다.
이와같은 본 발명에 의하면, 디코딩 어드레스들의 부하를 일정하게 하여 디코딩 어드레스들 사이의 스큐 현상을 최소화하여 디코딩 어드레스들의 전달 속도 저하를 방지한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 리던던시 회로를 구비하는 반도체 메모리 장치의 일부분을 나타내는 블락도이다. 이를 참조하면, 반도체 메모리 장치(100)는 예비디코더(5), 노멀(normal) 메모리 블락(10), 리던던시(redundancy) 메모리 블락(20), 버퍼부(30) 및 리던던시 박스부(40)를 구비한다.
예비디코더(5)는 반도체 메모리 장치(100)로 입력되는 외부 어드레스들(Ai, i=0~n-1)을 디코딩하여 디코딩 어드레스들(Ai, AiB, i=0~n-1)을 발생한다. 이 디코딩 어드레스들(Ai, AiB, i=0~n-1)은 노멀 메모리 블락(10)의 노멀 디코더(14) 및 버퍼부(30)를 구동한다.
노멀 메모리 블락(10)은 행들과 열들에 배치되는 복수의 메모리 셀들을 가지는 노멀(normal) 메모리 셀 블락(12) 및 디코딩 어드레스들(Ai, AiB, i=0 ~ n-1)을 디코딩하는 노말디코더(14)를 구비한다. 노말디코더(12)의 출력신호에 의하여 노멀 메모리 셀 블락(12)의 행 및/또는 열이 결정된다. 결정된 행 및/또는 열은 메모리 셀 블락(12) 내의 메모리 셀을 선택한다.
여기서, 만약 노멀 메모리 셀 블락(12) 내 선택된 메모리 셀에 결함이 있는 경우, 즉 결함 셀이 발생한 경우 결함 셀과 관계되는 행 및/또는 열을 결함 행 및/또는 열이라 칭한다. 이때 결함 셀을 리던던시 메모리 셀로 대체하기 위하여, 결함 행 및/또는 열과 연결되는 노말디코더(12) 내의 용단 퓨즈(도 1에 미도시)를 절단할 수 있다. 그러면, 노멀 메모리 셀 블락(12) 내의 결함 셀로 연결되는 노멀 패스는 원천적으로 차단되어 더 이상 결함 셀은 선택되지 않는다.
리던던시 메모리 블락(20)은 행들과 열들에 배치되는 복수의 리던던시 셀들을 구비한다. 리던던시 메모리 블락(20)은 리던던시 박스부(40)에서 발생하는 리던던시 선택 신호들(Rsel0, Rsel1, …)의 활성에 응답하여 리던던시 메모리 블락(20) 내의 행 및/또는 열이 선택된다. 리던던시 메모리 블락(20) 내의 선택된 행 및/또는 열은 결함 행 및/또는 열을 대체하는 역활을 한다.
버퍼부(30)는 다수개의 버퍼들(31,32,…)을 구비한다. 버퍼들(31,32.…)은 디코딩 어드레스들(Ai, AiB, i=0~n-1)을 공유하며 이에 대응하는 출력신호들(B_Ai, B_AiB, i=0~n-1)을 발생한다. 버퍼들(31,32,…)의 출력신호들(B_Ai, B_AiB, i=0~n-1)은 리던던시 박스부(40)의 리던던시 인에이블 박스들(41,42,…)로 각각 제공된다.
리던던시 박스부(40)은 다수의 리던던시 인에이블 박스들(41,42,…)을 구비한다. 리던던시 인에이블 박스들(41,42.…)은 버퍼들(31,32,…)의 출력신호들(B_Ai, B_AiB, i=0~n-1)에 활성하여 리던던시 메모리 박스(20) 내의 리던던시 행 및/또는 열을 선택하는 리던던시 선택 신호들(Rsel0, Rsel1, …)을 발생한다.
도 2는 리던던시 인에이블 박스(41)의 바람직한 실시예를 나타내는 도면이다. 이를 참조하면, 리던던시 인에이블 박스(41)은 리던던시 인에이블부(42) 및 리던던시 드라이버부(44)로 구성된다.
리던던시 인에이블부(41)는 메인 퓨즈(MF)가 절단된 상태에서 파워-업 신호(PVCCHB)의 활성에 응답하여 '하이레벨'의 퓨즈 인에이블 신호(Fsel)를 발생한다.
리던던시 인에이블부(41)는 구체적으로, 파워-업 신호(PVCCHB)가 게이트(G)에 연결되고 전원 전압이 소오스(S)에 연결된 피모스 트렌지스터(Q1), 파워-업 신호(PVCCHB)가 게이트(G)에 연결되고 접지 전압이 소오스(S)에 연결된 엔모스 트랜지스터(Q2), 및 피모스 트랜지스터(Q1)의 드레인(D)과 엔모스 트랜지스터(Q2)의 드레인(D) 사이에 배치된 메인 퓨즈(MF)로 구성된다. 그리고 엔모스 트랜지스터(Q2)의 드레인(D) 및 메인 퓨즈(MF)의 한쪽단에 연결된 N1 노드는 래치(L3)에 의해 퓨즈 인에이블 신호(Fsel)를 발생한다.
파워-업 신호(PVCCHB)는 전원 전압(Vcc)이 인가되면, 인가되는 전원 전압의 레벨을 따라 '하이레벨'을 가지다가, 전원 전압(Vcc)이 소정의 전압 레벨 이상이 되면 '로우레벨'로 되는 신호이다. 파워-업 신호(PVCCHB)가 '하이레벨'이면, 엔모스 트랜지스터(Q2)가 '턴-온'되어 N1 노드는 접지 전압의 '로우레벨'로 초기화 된다. 따라서, 퓨즈 인에이블 신호(Fsel)는 래치(L3)에 의하여 '하이레벨'이 된다. 이 후, 파워-업 신호(PVCCHB)가 '로우레벨'로 되면, 피모스 트랜지스터(Q1)가 '턴-온'되고 메인 퓨즈(MF)를 통하여 N1 노드는 전원 전압의 '하이레벨'이 된다. 따라서, 퓨즈 인에이블 신호(Fsel)는 래치(L3)에 의하여 '로우레벨'로 셋트된다. 이 '로우레벨'의 퓨즈 인에이블 신호(Fsel)는 이후에 설명될 리던던시 드라이버부(44)를 제어하여 리던던시 인에이블 동작이 일어나지 않도록 한다.
리던던시 인에이블 동작을 위하여, 리던던시 인에이블 동작에 앞서, 메인 퓨즈(MF)가 절단된다. 그리하여 N1 노드는 전원 전압(Vcc)으로부터 분리된다. 일단 전원 전압(Vcc)이 인가되면서 파워-업 신호(PVCCHB)가 '하이레벨'이면, N1 노드는 '로우레벨'로 초기화 상태이다. 이 후, 파워-업 신호(PVCCHB)가 '로우레벨'로 활성할 때 엔모스 트랜지스터(Q2)는 '턴-오프'되고 피모스 트랜지스터(Q1)은 '턴-온'되지만, 절단된 메인 퓨즈(MF)에 의하여 N1노드에는 더 이상의 전원 전압(Vcc)이 공급되지 않는다. 그러므로 N1 노드는 래치(L3)에 의하여 초기의 '로우레벨'을 유지하며, 퓨즈 인에이블 신호(Fsel)는 래치(L3)에 의하여 '하이레벨'을 유지한다.
또한, 리던던시 인에이블 동작에 앞서, 리던던시 드라이버부(44) 내 다수의 대체퓨즈들(fsi, fsiB, i=0~n-1)은 결함 행 및/또는 열에 대응하여 선택적으로 절단되어 코딩된다.
리던던시 드라이버부(44)는 소정의 대체퓨즈들(fsi, fsiB, i=0~n-1)이 코딩된 상태에서 퓨즈 인에이블 신호(Fsel)에 의하여 인에이블된다. 코딩된 소정의 대체퓨즈들(fsi, fsiB, i=0~n-1)에 입력되는 버퍼(31, 도 1 참조)의 출력 신호들(B_Ai, B_AiB, i=0~n-1)에 활성하여 리던던시 선택 신호(Rsel0)를 발생한다.
리던던시 드라이버부(44)는 구체적으로, 퓨즈 인에이블 신호(Fsel)가 게이트에 연결되고 버퍼부(30, 도 1참조)의 출력신호(B_Ai, B_AiB, i=0~n-1)가 소오스(S)에 연결된 2n개의 엔모스 트랜지스터들(Ti, TiB, i=0~n-1), 퓨즈 인에이블 신호(Fsel)가 게이트(G)에 연결되고 전원 전압이 소오스(S)에 연결된 n개의 피모스 트랜지스터들(Pi, i=0~n-1) 및 엔모스 트랜지스터들(Ti, TiB, i=0~n-1)의 드레인(D)과 피모스 트랜지스터들(Pi, i=0~n-1)의 드레인(D) 사이에 배치된 2n개의 대체퓨즈들(fsi, fsiB, i=0~n-1)로 구성된다. 하나의 퓨즈와 연결되는 엔모스 트랜지스터들의 드레인은 버퍼(31, 도 1참조)를 통하여 전달된 한쌍의 디코딩 어드레스 예컨대,(B_A0, B_A0B)가 소오스(S)에 연결된 엔모스 트랜지스터들 예컨대, (T0, T0B)의 드레인(D)이다.
퓨즈 인에이블 신호(Fsel)가 '하이레벨'로 활성할 때 피모스 트랜지스터들(Pi, i=0~n-1)은 '턴-오프'되고 엔모스 트랜지스터들(Ti, TiB, i=0~n-1)은 '턴-온'되어 버퍼(31, 도 1참조)의 출력신호(B_Ai, B_AiB, i=0~n-1)가 대체퓨즈들(fsi, fsiB, i=0~n-1)로 공급된다. 이때 '하이레벨'로 들어오는 출력신호(B_Ai, B_AiB, i=0~n-1)에 대응하는 대체퓨즈들(fsi, fsiB, i=0~n-1)은 절단된 상태로 코딩되어 있다. 버퍼(31, 도 1참조)의 출력신호들(B_Ai, B_AiB, i=0~n-1) 중 '하이레벨'의 출력신호(B_Ai, B_AiB, i=0~n-1)는 코딩된 퓨즈 상태에 의하여 전달되지 않고 '로우레벨'의 출력신호들(B_Ai, B_AiB, i=0~n-1)이 리던던시 코딩 신호들(Rcod0, Rcod1, …)로 전달된다. 그러므로 리던던시 코딩 신호들(Rcod0, Rcod1, …)은 전부 '로우레벨'로 되고 리던던시 선택 신호(Rsel0)는 '하이레벨'이 되어 리던던시 행 및/또는 열을 선택한다.
한편, 리던던시 인에이블부(42)의 메인 퓨즈(MF)가 절단되지 않은 상태에서 파워-업 신호(PVCCHB)가 '로우 레벨'로 비활성인 경우, 퓨즈 인에이블 신호(Fsel)가 '로우레벨'로 비활성이므로 N개의 피모스 트랜지스터들(Pi, i=0~n-1)은 '턴-온'되고 엔모스 트랜지스터들(Ti, TiB, i=0~n-1)은 '턴-오프'되어 대체퓨즈들(fsi,fsiB, i=0~n-1)에 상관없이 리던던시 코딩 신호들(Rcod0, Rcod1, …)은 '하이레벨'이된다. 따라서, 리던던시 선택 신호(Rsel0)는 '로우레벨'이 되어 리던던시 행 및/또는 열을 선택하지 않는다.
따라서, 본 발명은 노멀 메모리 셀 블락(12,도 1 참조)내의 메모리 셀을 선택할 때에는 리던던시 선택 신호(Rsel0)가 '로우레벨'이 되어 리던던시 행 및/또는 열을 선택하지 않고, 노멀 메모리 셀 블락(12, 도 1 참조) 내 결함 셀이 발생한 경우에는 결함 셀을 리던던시 메모리 셀로 대체하기 위하여 리던던시 선택 신호(Rsel0)가 '하이레벨'이 되어 리던던시 행 및/또는 열을 선택한다.
이와 같은 본 발명의 리던던시 회로에 의하면, 종래의 기술과는 달리 버퍼부(30)를 내장하여 사용되는 리던던시 인에이블 박스 내의 리던던시 드라이버부의 라인들 및 게이트들의 부하를 디코딩 어드레스들로부터 분리시킨다. 그리하여 리던던시 인에이블 박스의 사용여부에 관계없이 디코딩 어드레스들의 부하를 일정하게 한다. 따라서 디코딩 어드레스들 사이의 스큐 현상을 방지하여 디코딩 어드레스들의 전달 속도의 저하를 방지할 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명에 의하면, 리던던시 회로로 공급되는 버퍼부를 내장하여 리던던시 인에이블 박스의 사용여부에 관계없이 디코딩 어드레스들의 부하를 일정하게 하여 디코딩 어드레스들 사이의 스큐 현상을 방지하며 디코딩 어드레스들의 전달 속도의 저하를 방지할 수 있다.

Claims (5)

  1. 행들과 열들에 배열되는 복수개의 메모리 셀들을 가지는 노멀 메모리 블락과, 상기 노멀 메모리 블락에서 발생할 수 있는 결함 셀을 리페어 하기 위한 다수개의 리던던시 메모리 블락들을 가지는 반도체 메모리 장치에 있어서,
    상기 노멀 메모리 블락의 상기 결함셀에 대응하는 상기 리던던시 메모리 셀 블락들의 메모리 셀들을 선택하는 다수개의 리던던시 인에이블 박스들; 및
    상기 결함셀의 어드레스들에 의하여 구동되고 출력 신호들을 상기 리던던시 인에이블 박스들에 각각 제공하는 다수개의 버퍼부를 구비하는 것을 특징으로 하는 리던던시 회로.
  2. 제1항에 있어서, 상기 리던던시 인에이블 박스는
    메인 퓨즈를 가지며 상기 메인 퓨즈의 절단에 의하여 활성화되는 퓨즈 인에이블 신호를 발생하는 리던던시 인에이블부;
    상기 퓨즈 인에이블 신호에 의하여 인에이블 되며, 대체퓨즈에 의하여 리페어되는 상기 디코딩 신호가 입력될 때 활성화하는 리던던시 선택 신호를 발생하는 리던던시 드라이버부를 구비하는 것을 특징으로 하는 리던던시 회로.
  3. 제2항에 있어서, 상기 퓨즈 인에이블 신호는
    상기 메인 퓨즈가 절단되면 파워 업 초기와 후기의 논리 상태가 동일하며,
    상기 메인 퓨즈가 절단되지 않으면 파워 업 초기와 후기의 논리 상태가 다른 것을 특징으로 하는 리던던시 회로.
  4. 제2항에 있어서, 상기 리던던시 인에이블부는
    파워 업 신호가 게이트에 연결되고 전원 전압이 소오스에 연결된 피모스 트렌지스터;
    상기 파워 업 신호가 게이트에 연결되고 접지 전압이 소오스에 연결된 엔모스 트랜지스터;
    상기 피모스 트랜지스터의 드레인과 상기 엔모스 트랜지스터의 드레인 사이에 배치된 상기 메인 퓨즈; 및
    상기 엔모스 트랜지스터의 드레인 및 상기 메인 퓨즈의 한쪽단에 연결되어 퓨즈 인에이블 신호를 래치하는 래치부를 구비하는 것을 특징으로 하는 리던던시 회로.
  5. 제2항에 있어서, 상기 리던던시 드라이버부는
    상기 퓨즈 인에이블 신호가 게이트에 연결되고 상기 디코딩 어드레스 신호들이 각각 소오스에 연결된 다수의 엔모스 트랜지스터들;
    상기 퓨즈 인에이블 신호가 게이트에 연결되고 전원 전압이 소오스에 연결된 다수의 피모스 트랜지스터들; 및
    상기 디코딩 어드레스 신호들 중 한쌍의 어드레스 신호가 연결된 상기 엔모스 트랜지스터들의 드레인과 상기 피모스 트랜지스터들의 드레인 사이에 배치되는 다수의 퓨즈들을 구비하는 것을 특징으로 하는 리던던시 회로.
KR1019990000726A 1999-01-13 1999-01-13 버퍼부를 내장하여 부하를 일정하게 하는 리던던시 회로 KR100304700B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019990000726A KR100304700B1 (ko) 1999-01-13 1999-01-13 버퍼부를 내장하여 부하를 일정하게 하는 리던던시 회로
US09/471,798 US6536002B1 (en) 1999-01-13 1999-12-23 Buffered redundancy circuits for integrated circuit memory devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990000726A KR100304700B1 (ko) 1999-01-13 1999-01-13 버퍼부를 내장하여 부하를 일정하게 하는 리던던시 회로

Publications (2)

Publication Number Publication Date
KR20000050685A KR20000050685A (ko) 2000-08-05
KR100304700B1 true KR100304700B1 (ko) 2001-09-26

Family

ID=19571191

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990000726A KR100304700B1 (ko) 1999-01-13 1999-01-13 버퍼부를 내장하여 부하를 일정하게 하는 리던던시 회로

Country Status (2)

Country Link
US (1) US6536002B1 (ko)
KR (1) KR100304700B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100372248B1 (ko) * 2000-08-03 2003-02-17 삼성전자주식회사 메모리 셀 구제 장치 및 방법
DE10316931B4 (de) * 2003-04-12 2005-03-03 Infineon Technologies Ag Verfahren und Vorrichtung zum Testen von DRAM-Speicherbausteinen in Multichip-Speichermodulen
US6992937B2 (en) * 2003-07-28 2006-01-31 Silicon Storage Technology, Inc. Column redundancy for digital multilevel nonvolatile memory
KR100560764B1 (ko) * 2003-08-07 2006-03-13 삼성전자주식회사 리던던시회로
US7405989B2 (en) * 2005-03-07 2008-07-29 Taiwan Semiconductor Manufacturing Co., Ltd. Electrical fuses with redundancy
US20110134707A1 (en) * 2007-11-02 2011-06-09 Saeng Hwan Kim Block isolation control circuit
CN109976237A (zh) * 2019-04-12 2019-07-05 西安爱生技术集团公司 一种无人机机载计算机余度控制电路
TWI752704B (zh) * 2020-11-03 2022-01-11 華邦電子股份有限公司 記憶體儲存裝置及其操作方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950000275B1 (ko) 1992-05-06 1995-01-12 삼성전자 주식회사 반도체 메모리 장치의 컬럼 리던던시
KR0152914B1 (ko) * 1995-04-21 1998-12-01 문정환 반도체 메모리장치
KR970001564U (ko) * 1995-06-21 1997-01-21 자동차용 후부차체의 보강구조
KR0167678B1 (ko) 1995-08-22 1999-02-01 김광호 컬럼 리던던시 회로를 가지는 반도체 메모리 장치
KR0164806B1 (ko) 1995-08-25 1999-02-01 김광호 반도체 메모리장치의 리던던시 디코더회로
KR0172393B1 (ko) 1995-11-22 1999-03-30 김광호 탄력적인 컬럼구제 기능을 가지는 반도체 메모리 장치
TW338159B (en) * 1996-04-29 1998-08-11 Texas Instruments Inc Apparatus and method for subarray testing in dynamic random access memories using a built-in-self-test unit
JPH10162600A (ja) * 1996-11-26 1998-06-19 Mitsubishi Electric Corp テスト機能内蔵半導体記憶装置
US6108798A (en) * 1997-07-02 2000-08-22 International Business Machines Corporation Self programmed built in self test
US6230290B1 (en) * 1997-07-02 2001-05-08 International Business Machines Corporation Method of self programmed built in self test
US6169418B1 (en) * 1998-06-24 2001-01-02 S3 Incorporated Efficient routing from multiple sources to embedded DRAM and other large circuit blocks

Also Published As

Publication number Publication date
KR20000050685A (ko) 2000-08-05
US6536002B1 (en) 2003-03-18

Similar Documents

Publication Publication Date Title
US5349556A (en) Row redundancy circuit sharing a fuse box
KR970002071B1 (ko) 용장에 의한 기억장치의 복구를 위한 개량된 방법 및 장치
KR100370232B1 (ko) 결함 셀을 리던던시 셀로의 대체를 반복 수행할 수 있는 리던던시 회로
US4538247A (en) Redundant rows in integrated circuit memories
US4485459A (en) Redundant columns for byte wide memories
CA2188101C (en) Semiconductor memory device having small chip size and redundancy access time
KR100375987B1 (ko) 반도체 메모리 장치의 리던던시 회로
JPH0427639B2 (ko)
KR100304700B1 (ko) 버퍼부를 내장하여 부하를 일정하게 하는 리던던시 회로
KR100307567B1 (ko) 용장회로를구비한반도체기억장치
EP0419760B1 (en) Zero standby power, radiation hardened, memory redundancy circuit
KR100322538B1 (ko) 래치 셀을 채용하는 리던던시 회로
US6711074B2 (en) Circuit and method for repairing column in semiconductor memory device
KR0172382B1 (ko) 메모리셀 어레이 블럭의 재배치가 가능한 반도체 메모리 장치
US6545920B2 (en) Defective address storage scheme for memory device
KR100375599B1 (ko) 로오 리던던시 회로
JP2875992B2 (ja) スペアデコーダ回路及び不良セルアドレスのコーディング方法
KR0172349B1 (ko) 로우 리던던시 회로를 가지는 반도체 메모리 장치
KR0177407B1 (ko) 리던던시 재 리페어 회로
KR100649970B1 (ko) 리던던시 회로
JPH11110996A (ja) 半導体記憶装置
KR100652428B1 (ko) 반도체 메모리 장치의 리던던시 회로
KR100761400B1 (ko) 반도체메모리장치의 로우 리던던시 회로
KR970005122B1 (ko) 반도체 소자의 리던던시 회로
JPH05334895A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120706

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20130701

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee