KR970002071B1

KR970002071B1 - 용장에 의한 기억장치의 복구를 위한 개량된 방법 및 장치

Info

Publication number: KR970002071B1
Application number: KR1019940007410A
Authority: KR
Inventors: 마이클 제임스 그리푸스; 로버트 게리 폴라체크; 기아오 느고크 팜
Original assignee: 샤프 가부시끼가이갸; 쓰지 하루오
Priority date: 1993-04-08
Filing date: 1994-04-08
Publication date: 1997-02-21
Also published as: US5323353A; EP0619545A3; JPH0773693A; KR940024595A; DE69428393T2; US5502674A; JP3253446B2; DE69428393D1; EP0619545A2; EP0619545B1

Abstract

내용없음.

Description

용장에 의한 기억장치의 복구를 위한 개량된 방법 및 장치

제1도는 본 발명에 따른 전력선-비트선의 비접속회로를 예시하는 개략도.

제2도는 본 발명의 상기 전력선-비트선 비접속회로를 사용하는 것에 의해 극복되는 결함구조(DM)를 보여주는 개략도.

제3도는 본 발명에 따른 전력선-비트선 비접속회로의 트랜지스터 레벨에서의 실시예를 예시하는 개략도.

본 발명은 일반적으로는 용장(redundancy)에 의한 기억장치의 복구에 관한 것이다.

보다 구체적으로, 본 발명은 용장에 기초한 복구시스템(a redund-ancy-based repair system)을 갖는 기억장치에 있어서 전력소비를 감소시키는 방법에 관한 것이다.

고밀도기억장치는, 보통, 동작하지 않고 또는 결함이 있는 1차 행 또는 열의 메모리셀대신에 사용하는 용장용 행 또는 열의 메모리셀을 치환하는 용장에 기초한 복구시스템을 구비한다.

결함이 있는 1차 행 또는 열(이하, 1차 메모리블록이라 칭함)이 기억장치내부에 있을 때, 상기 기억장치의 행 또는 열을 어드레스하는 구조는 재프로그램되어 상기 결함이 있는 1차 메모리블록대신에 유효한 용장용 메모리블록을 선택한다.

이 재프로그램 또는 선택-치환 공정은 결함이 있는 메모리블록의 로칼 데이타(local data)독출 그리고/또는 데이타 기입선을 상기 기억장치의 글로벌 데이타 독출 그리고/또는 기입선으로의 요구된 전체의 접속을 불능(disable)하게 한다.

상기 선택-치환 공정은 또한 상기 결함 메모리블록으로 향하는 액세스 요구에 따라 상기 용장용 메모리 블록의 로컬 데이타 독출 및/또는 데이타 기입선을 상기 기억장치의 상기 글로벌 데이타 독출 및 /또는데이타 기입선으로의 대체접속을 가능하게 한다.

상기 결함이 있는 1차 블록에 기입하거나 결함이 있는 1차 블록으로부터 독출되는 데이타는 그 대신에 상기 용장용 메모리블록에 기입되거나 용장용 메모리블록으로부터 독출된다.

상기 조작수순에서는 결함이 있는 메모리블록이 그 독출 및/또는 기입선이 상기 글로벌 데이타 독출 및/또는 데이타 기입선으로부터 비접속된다 하더라도, 상기 비트선 부하경로를 통하여 전력을 계속해서 도입할 수 있는 가능성이 고려되어 있지 않다.

이것은, 결함이 있는 메모리블록이, 그 독출 및/또는 기입선이 상기 글로벌 데이타 독출 및/또는 기입선으로부터 비결합되어 있는 후에도, 과도의 전류를 도입한다는 결함을 가질 때, 특히 문제를 일으킬 가능성이 있다.

환언하면, 기억장치의 기능장애를 복구할 때 추가공정들이 그러한 누설전류를 차단하기 위해 수반되지 않는다면, 부수적인 누설전류의 문제를 필히 수정할 필요가 없다.

본 발명은 결함이 있는 또는 비작동의 메모리블록을 기억장치의 전력선으로부터 비접속하는 방법과 장치를 제공하므로서 상기의 언급된 문제점들을 극복한다.

이와 같은 접속은 작동하지 않는 또는 결함이 있는 메모리블록이 비작동상태로 지정되고 그리고 용장용 메모리블록에 의해 교체될 경우에 바람직하게 실행된다.

사용되지 않은 용장용 메모리블록은 마찬가지로 상기 전력선으로부터 비접속될 수 있다.

결함이 있는 메모리블록에 있어서 과도한 전류소비가 생긴다는 결함은 이와 같이 복구된다.

따라서 대량생산의 제조수율이 현저하게 개량된다.

본 발명은 대기모드(a standby mode)상태에 있을 때 비교적 낮은 전력소비가 요구되는 기억장치에 적용되는 경우에 특히 효과적이다.

상기 저전력 대기모드는 전형적으로 휴대용 컴퓨터와 같은 배터리로 구동하는 장치에 이용된다.

본 발명에 따른 기억장치는, (a) 하나 이상의 데이타선과; (b) 전력선과, (c) 데이타를 기억하되, 각각이 하나 이상의 메모리셀과 상기 각각의 메모리셀을 상기 하나 이상의 데이타선에 접속하기 위한 하나 이상의 비트선을 구비한 복수의 메모리블록과; (d) 상기 전력선과 상기 복수의 메모리블록의 각 비트선 사이에서 동작가능하게 접속되어, 상기 각 비트선을 상기 전력선에 접속하고, 적어도 하나가 상기 대응하는 비트선을 상기 전력선으로부터 비접속되게 하는 비부하모드로의 절환을 가능하게 하는 복수의 비트선부하수단과; (e) 하나 이상의 상기 메모리블록을 비작동상태로 지정하는 비작동지정수단; (f) 상기 비작동지정수단에 따르고 상기 적어도 하나의 절환가능한 비트선부하수단에 동작가능하게 접속되어, 상기 대응하는 메모리블록이 상기 비작동지정수단에 의해 비작동상태로 지정될 때 상기 적어도 하나의 절환가능한 비트선부하수단을 상기 비부하모드로 절환하는 전력제어수단을 포함한다.

바람직한 실시예에 있어서, 상기 기억장치는 집적회로상에 형성된다. 바람직한 실시예에 있어서, 상기 기억장치는 항시 또는 저전력모드에 있을 때 소정의 전력량 이하의 전력을 흐르는 저전력장치로서 작동하고, 그리고 상기 하나 또는 복수의 메모리블록에 있어서 하나 이상의 결함이 상기 장치를 상기 소정의 전력량 이상의 전력을 흐르게 한다.

바람직한 실시예에 있어서, 상기 기억장치는 대량생산가능한 집적회로상에 형성된다.

바람직한 실시예에 있어서, 상기 적어도 하나의 절환가능한 비트선부하수단의 각각의 상기 대응하는 메모리블록은 생산중에 하나 이상의 결함을 나타나게 할 수 있고, 그 결과, 상기 장치가 상기 소정의 전력 이상의 전력을 흐르게 한다.

바람직한 실시예에 있어서, 상기 비트선부하수단의 적어도 실질적인 부분은 상기 대응하는 비트선을 상기 전력선으로부터 비접속되게 하는 비부하모드로 각기 절환될 수 있고; 그리고 상기 전력제어수단은 상기 절환가능한 비트선부하수단의 실질적인 부분에 작동가능하게 접속되어, 상기 대응하는 메모리블록이 상기 비작동지정수단에 의해 비작동으로 지정될 때 상기 절환가능한 비트선부하수단의 실질적인 부분의 각각을 상기 비부하모드로 절환하며; 상기 실질적인 부분은 상기 기억장치의 대량생산에 있어서 양품률을 실질적으로 증가되게 한다.

바람직한 실시예에 있어서, 상기 실질적인 부분은 상기 기억장치의 적어도 절반의 메모리블록을 구성한다.

바람직한 실시예에 있어서, 상기 복수의 메모리블록은 주메모리블록과 용장메모리블록을 구비하되, 상기 용장메모리블록은 상기 주메모리블록중 결함이 있는 것을 교체하기 위해 제공되고, 그리고 상기 실질적인 부분은 상기 기억장치의 상기 주메모리블록의 적어도 대부분을 구성한다.

바람직한 실시예에 있어서, 적어도 하나의 메모리블록은 상기 메모리블록의 상기 각각의 메모리셀을 대응하는 두 개의 데이타선에 접속하는 두 개의 비트선을 갖고; 그리고 상기 두개의 절환가능한 비트선부하수단은 상기 적어도 하나의 메모리블록용으로 제공된다.

바람직한 실시예에 있어서, 상기 비작동지정수단은 상기 메모리블록중의 대응하는 것을 비작동상태로 지정하기 위하여 절단하는 퓨즈를 포함한다.

바람직한 실시예에 있어서, 상기 비작동지정수단은 비작동상태로 지정될 수 있는 각 메모리블록용으로 메모리블록 디스에이블신호를 출력하고; 상기 전력제어수단은 상기 메모리블록의 대응하는 비트선을 상기 전력선으로부터 비접속되게 하는 비부하모드로 절환할 수 있는 비트선부하수단을 갖는 각 메모리블록용의 제1 내지 제3NOR 게이트를 구비하고, 그리고 상기 절환가능한 비트선부하수단을 갖는 각 메모리블록 및 제1 내지 제3NOR 게이트에 대해서, 상기 대응하는 메모리블록 디스에이블신호 또는 그의 상보신호는 상기 제1 및 제2NOR 게이트의 각각의 입력단으로 인가되고; 상기 제1 및 제2NOR 게이트의 출력단은 상기 제3NOR 게이트의 제1 및 제2입력단으로 각각 접속되고; 상기 제3NOR 게이트의 출력단은 적어도 하나의 절환가능한 비트선부하수단을 절환한다.

바람직한 실시예에 있어서, 상기 절환가능한 비트선부하수단을 갖는 각 메모리블록 및 제1 내지 제3NOR 게이트에 대해서, 대응하는 메모리블록선택신호는 상기 제1NOR 게이트의 제2입력단에 인가되고; 상기 메모리블록선택신호는 상기 대응하는 메모리블록을 어드레싱하는 데 사용된다.

바람직한 실시예에 있어서, 상기 절환가능한 비트선부하수단을 갖는 각 메모리블록 및 제1 내지 제3NOR 게이트에 대해서, WRITE 신호는 상기 제2 NOR 게이트의 제2입력단에 인가되고; 상기 ,WRITE 신호는 데이타가 상기 메모리블록의 메모리셀에 기입될 때 논리 하이(1)상태에 있다.

바람직한 실시예에 있어서, 상기 비작동지정수단은 작동상태로서 선택적으로 지정될 수 있는 각 메모리블록에 대해서 메모리블록인에이블신호를 출력하고; 상기 전력제어수단은 작동상태로서 선택적으로 지정될 수 있는 각 대응 메모리블록의 상기 비트선부하수단으로 COL-POWER# 신호를 제공하며; 대응하는 제1트랜지스터는 상기 대응하는 메모리블록인에이블신호의 논리 하이(1)상태에 응답하여 상기 전력제어선을 논리 로우(0)상태로 하고; 대응하는 제2트랜지스터는 상기 대응하는 메모리블록인에이블신호의 논리 로우(0)상태에 응답하여 상기 COL-POWER# 신호를 논리 하이(1)상태로 구동한다.

바람직한 실시예에 있어서, 상기 전력제어수단은 COL-SEL# 신호에 응답하는 제3 및 제4트랜지스터를 부가하여, 상기 COL-SEL# 신호가 상기 대응하는 메모리블록을 어드레싱하기 위해 논리 로우(0)상태로 하고, 상기 제3트랜지스터가 상기 대응한는 COL-SEL#신호의 논리 하이(1)상태에 응답하여 상기 전력제어선을 논리 로우(0)상태로 하며, 그리고 상기 제4/가 상기 대응하는 COL-SEL# 신호의 논리 로우(0)상태에 응답하여 상기 전력제어선을 논리 하이(1)상태로 한다.

바람직한 실시예에 있어서, 상기 전력제어수단은 WRITE# 신호에 응답하여 제5 및 제6 트랜지스터를 부가하여, 상기 WRITE# 신호는 상기 기억장치의 메모리블록으로 데이타를 기입하기 위해 논리 로우(0)상태로 하고, 상기 제5트랜지스터가 상기 WRITE# 신호의 논리 하이(1)상태에 응답하여 상기 전력제어선을 논리 로우(0)상태로 하며, 그리고 상기 제6트랜지스터가 상기 WRITE# 신호의 논리 로우(0)상태에 응답하여 상기 전력제어선을 논리 하이(1)상태로 한다. 바람직한 실시예에 있어서, 상기 하나 이상의 메모리셀은 스태틱 랜덤 액세스 메모리(SRAM)셀이다.

바람직한 실시예에 있어서, 상기 하나 이상의 메모리셀은 전기적으로 프로그램가능한 ROM(EPROM)셀이다.

비트선부하수단에 의해 전력선에 통상적으로 접속되는 비트선을 각각 구비한 복수의 메모리블록을 갖는 기억장치의 용장방법에 있어서, (a) 상기 기억장치의 하나 이상의 메모리블록을 결함상태 또는 비작동상태로 지정하는 공정과; (b) 상기 지정된 메모리블록의 대응하는 비트선을 상기 전력선으로부터 비접속되게 하는 공정을 포함한다. 바람직한 실시예에 있어서, (c) 결함상태 또는 비작동상태로서 지정되는 상기 메모리블록의 하나대신에 통상적으로는 비작동, 용장의 메모리블록을 가능하게 하는 공정을 부가한다.

본 발명에 따른 하나 이상의 메모리블록과 이 메모리블록에 작동가능하게 접속된 대응하는 하나 이상의 비트선을 갖되, 상기 작동의 메모리블록의 비트선이 상기 기억장치로부터 데이타가 독출될 때 기준전압으로 통상은 바이어스되는 기억장치를 각각 포함하는 복수의 집적회로를생산하는 방법에 있어서, 상기 절환가능한 접속수단에 공급된 각각의 복수의 절환명령신호에 응답하여서 상기 비트선중의 대응하는 것을 기준전압원에 선택적으로 결합 또는 비결합하는 각 집적회로상에 복수의 절환가능한 접속수단을 형성하는 단계와; 상기 집적회로의 각 메모리블록을 작동상태 또는 비작동상태로서 선택적으로 지정하는 각 집적회로상에 복수의 프로그램가능한 지정수단을 형성하는 단계와; 미리 특정화된 일 세트의 동작기준에 적합한 것인지를 위해 각 집적회로의 상기 메모리블록을 시험하는 단계와, 상기 시험중에 부적합하다는 것으로 확인된 상기 집적회로의 하나 이상의 메모리블록을 비작동상태로 지정하기 위하여 각 집적회로의 상기 지정수단을 프로그래밍하는 단계와; 상기 프로그래밍에 응답하여, 상기 대응하는 비트선을 상기 기준전압원으로부터 비결합되게 하기 위하여 비작동상태로 지정되는 이러한 메모리블록의 대응하는 절환명령신호를 설정하는 단계를 포함한다.

제1도는 본 발명에 따라 전력선(power-line)과 비트선(bit-line)간을 비접속(decoupling)되게 하는 부회로(111,121,145,150,155,160)을 포함하는 열선택/비작동회로(100)를 나타낸다.

회로 100은 다수의 동일 모양 회로들을 갖는 집적회로 칩 위에 설치되는 것이 바람직하다.

복수의 SRAM(static random access memory)셀들 101, 102,..,10X는 열선택/비작동회로(100)내에 수직으로 배치도어 제1 및 제2비트선(110,120) 사이에 메모리 셀의 열을 형성한다.

열로 설치되는 메모리 셀들(101-10X)의 수는 형상에 따라서 달라지게 된다.

한 실시예에서는 열 당 그와 같은 메모리 샐들(101-10X)이 4개 설치되고, 다른 실시예에서는 열 당 256개의 메모리 셀들(101-10X)가 설치된다.

워드선들(191,192,..,19X)은 도시된 메모리 열 내에서 특정 셀을 선택하기 위해 각 메모리 셀들(101,102,...,10X)에 수평으로 연장된다. 덧붙여서, 여기서는 유일하게 어드레스 지정 가능하거나 다른 방법으로 선택 가능한 어떤 그룹의 메모리 셀들(예를 들어, 열, 행 또는 다른 구성)을 칭하는 용어로서 메모리블록이란 용어가 사용된다.

메모리 열에 대한 논의는 다른 방법으로 구성된 메모리블록들까지 확장가능하다는 것이 이해되어야 한다.

제1도의 P 채널 증가형 정계 효과 트랜지스터(이하, 'P-트랜지스터'라함.)(111)의 게이트가 로우(상기 트랜지스터의 소오스에서의 전압 보다 실질적으로 낮은 전압)로 낮아질 때 상기 트랜지스터(111)는 제1의 비트선(110)과 +Vcc 전력선 사이에 저항형 부하 경로(resistive load path)를 제공한다.

열 부하 트랜지스터(colum-loading transistor)(111)의 채널 폭은 주 비트선(110)에 소망하는 량의 부하전류를 제공하도록 설정된다.

유사한 형태로, 제1의 P-채널 트랜지스터(121)는 그 트랜지스터(121)의 게이트가 로우로 떨어질 때 제2비트선(이하, '상보 비트선'이라 함.)(120)과 +Vcc 전력선 사이에 저항형 부하 경로를 제공한다.

열 부하 트랜지스터(121)의 채널 폭은 상보 비트선(120)상에 소망하는 량의 부하를 제공하도록 설정된다.

전형적으로는, 비트선 110과 120이 실질적으로 동일하며, 열 부하 트랜지스터 111과 121도 실질적으로 동일하다.

열 부하 트랜지스터들(111,121)의 게이트들은 상호 연결되며 전력 제어선(130)상에 제공되는 COL-POWER#신호(이하, '열 전력-낫(not)' 또는 '열 전력-바(bar)'로 읽음.)에 의해 구동된다.

도시되지는 않았지만, 열 부하 트랜지스터들(111,121)은 열 비트선들을 통한 신호 전송 지연을 최소화하기 위한 목적으로 주 비트선(110) 및 상보 비트선(120)의 수직 연장선의 중간에 위치하는 것이 바람직하다. N-트랜지스터(116)과 P-트랜지스터(117)로 형성되는 제1의 전달(또는 '전송') 게이트(115)는 데이타선(DATA)(118)에 주 비트선(110)을 선택적으로 접속하도록 설치된다.

N-트랜지스터(126)과 P-트랜지스터(127)로 형성되는 제2의 전달 게이트(115)는 상보 데이타선(DATA#)(118)에 상보 비트선(120)을 선택적으로 접속하도록 설치된다.

전형적으로 전달 게이트 115와 125는 실질적으로 동일한 특성을 갖도록 조정된다.

주 열 선택선(136)은 COL-SEL 신호를 N-트랜지스터 116 및 126의 게이트들로 전달한다.

상보 열 선택선(137)은 상보의 COL-SEL# 신호를 P-트랜지스터 117과 127의 게이트들로 전달한다.

NAND 게이트(140)는 두개의 열 선택 신호 CX와 CY, 그리고 각 입력 141, 142 및 143에 제공되는 열 가능 신호(column-enable signal)(COL-ENB)에 응답하여 COL-SEL# 신호를 열 선택선(137)으로 출력한다. NAND 게이트(140)의 출력에 접속되는 입력을 갖는 인버터(144)는 COL-SEL 신호를 생성한다.

열 선택 신호 CX와 CY는, 어드레스 생성 조건들(addressing product terms)을 나타내는 입력 141과 142에서, 기억 장치(집적회로 칩)의 어드레스 회로(도시되지 않음.)에 의해 생성되고, 다른 메모리 열들(도시되지 않음.)에 대향하는 도시된 메모리 열들을 선택하는 데 사용된다.

1메가 비트(megabit)의 실시예에서는, 메모리 어레이가 개념적으로 1K개의 주 열들에 대하여 1K개의 행으로서 구성되고, 각 열은 1024(1K)개의 메모리 셀들을 갖는다(물론, 1메가 비트의 1차 기억장치를 통째로 형성하는 것도 가능하다. 이런 구성에 가해지는 여분의 열 또는 여분의 행은 소망하는 여분의 정도 및 종류에 따라서 변화된다.)

데이타는 8비트 폭의 병렬 워드(바이트)로서 1메가 비트의 실시예로부터 출력되거나 1메가 비트의 실시예로 입력된다.

8비트는 동시에 선택된 8개의 열과 하나의 선택된 워드선에 대응된다. 따라서, 열선택 로직은 8비트의 동시에 선택된 열을 선 118과 같은 8개의 주 데이타 선들과 선 128과 같은 8개의 상보 데이타 선들에 대응하는 세트에 접속시키도록 구성된다.

그러나, 메모리블록 여분 회로는 상이하게 구성될 수 있다.

1메가 비트의 실시예에서, 열들은 니블 사이즈의(nibble-sized) 치환성(substitution)을 각각 제공하기 위해 4개의 열로 이루어지는 치환 가능한 블록들로 분류된다.

이것은 독립적인 세트 또는 리세트 COL-ENB 신호가 4개의 메모리 열을 작동하게 하는데 사용된다는 것을 의미한다.

열 정지 퓨즈 회로들(column-kill fuse circuits)(171-177) 대 열들의 비(ratio)는 1 대 4이다(물론, 그 비는 1 : 2, 1 : 8 또는 이 보다 더 높은 다른 비로 되는 것도 가능하다.).

이 1 : 4의 배치는 바이트 사이즈의 데이타 블록을 니블 사이즈의 여분 메모리블록들로 복구하는 것을 가능하게 하는 장점을 갖는다. 바이트 폭의 여분 메모리블록에 비해 니블 폭의 여분 메모리블록을 지원하는 것은 보다 적은 정지 영역(die area)을 필요로 한다.

바이트 폭의 1차 메모리블록의 상위 절반에 결함이 있다면 그것의 하위 절반을 형성하는 비결함의(non-defective) 4개의 열은 소모되지 않아도 된다.

그대신, 니블 폭의 여분 메모리블록이 바이트 폭의 결함이 있는 상부 절반으로서 대치된다.

도시된 메모리 열을 위한 COL-ENB 신호는 도시된 메모리 열과 관련된 레이저로 절단 가능한(laser-cuttable) 열 정지 퓨즈(바람직하게는, 질화물 링크)(171)가 접속되어 있는 한 NAND 입력선(143)상에 하이 상태를 유지한다.

열 정지 퓨즈(171)의 한쪽 단자는 +Vcc 전력선에 접속되고, 다른 단자는 제1인버터(172)의 입력에 접속된다.

제1인버터(172)의 출력은 제2인버터(173)의 입력에 연결된다.

제2인버터(173)의 출력은 NAND 입력선 143에 연결되며 COL-ENB 신호를 생성한다.

COL-ENB 신호의 논리적 하이(1)상태는 대응하는 메모리블록이 동작가능함을 나타낸다.

여기서, 동작 가능함이라는 용어는 데이타를 확실하게 저장하고 독출동작 동안 어드레스가 지정될 때 그 데이타를 출력하는 기능을 수행할 수 있는 비결함의 메모리블록과 관련하여 사용되며, 메모리 장치가 기입 가능한 것이라면, 그 용어는 기입 동작 동안 어드레스가 지정될 때 참조된 메모리블록이 새로운 데이타를 확실하게 입력하여 저장할 수 있다는 의미를 추가적으로 나타낸다.

그와 상보적인 용어 동작 불능한은 결함 또는 그 밖의 이유로 인해 동작가능 메모리블록으로서 기능하기 않는 메모리블록과 관련하여 사용된다.

제1인버터(172)의 출력은 N-트랜지스터(175)의 게이트에도 연결되어서 열 비작동 래치(column-disable latch)(180)를 형성한다.

N-트랜지스터(175)의 드레인은 제1인버터(172)의 입력에 연결된다.

N-트랜지스터(175)의 소오스는 접지에 연결된다.

커패시터(177)와 저항(176)은 안정화(atabilization)를 도모하고 열 정지 퓨즈(171)가 절단되어 개방되는 경우에 제1인버터(172)의 입력을 논리적 로우(0)로 끌어내리기 위해 N-트랜지스터(175)의 소오스 및 드레인에 사이에 병렬로 접속된다.

도시된 바와 같이, 커패시터(177)는 접지에 접속되는 소오스 및 드레인 단자와 제1인버터(172)의 입력에 연결되는 게이트를 갖는 N-트랜지스터로 구성된다.

열 정지 퓨즈(171)는 논리적 하이(1)에서 열 비작동 래치(190)의 출력을 유지하기 위해 적어도 부분적으로는 손상되지 않은(도전성을 갖는) 상태로 되어야 한다.

도시된 메모리 열(101,102,…10X)에 대한 장치 조사 동안에 결함이 검출되면 열 정지 퓨즈(171)를 절단하기 위해 레이저 빔이 사용된다. 저항(176)은 커패시터(177)를 방전시켜서 제1인버터(172)의 입력을 로우로 떨어뜨린다.

이것은 열 비가동 래치(180)의 출력을 논리적 하이(1)로 설정함과 아울러 선 143의 COL-ENB 신호를 논리적 로우(0)로 구동한다.

열 정지 퓨즈(171)가 제1인버터(172)의 입력에서의 전압을 결정하도록 하기 위해서는 저항(176)이 상기 퓨즈(171)보다 훨씬 더 큰 저항성을 가져야 한다.

저항(176)의 값은 10⁷-10¹²Ω의 범위로 되는 것이 바람직하다.

커패시터(177)는 인버터 172의 입력에서의 게이트 커패시턴스 보다 실질적으로 더 큰 커패시턴스를 가져야 한다.

회로의 소위 TFT(thin film transisor) 변형에 있어서, 제2인버터(173)은 임의의 단락(174)에 의해 표시될 때에 삭제되고; 접지와 소자들(171,177,176,175)의 +Vcc 전력선 연결은(열 정지 퓨스(171)가 제1인버터(172)의 입력을 접지로 끌어내리기 위해) 반전되며; 트랜지스터 175와 177로서는 NMOS 트랜지스터들이 아닌 PMOS 트랜지스터들이 사용되고; 접지에 게이트가 연결되도록 적절한 크기로 형성되는 P-트랜지스터(도시되지 않음.)가 저항(176)으로서 사용된다.

이런 저항성을 제공하는 P-트랜지스터(도시되지 않음.)는 기판 위에 공간을 차지하는 다결정 실리콘층 내에 형성되는 박막 트랜지스터(TFT)이다.

박막 트랜지스터가 저항선 대신에 사용되는 이유는 TFT 구조에서는 고저항성 다결정 실리콘 저항체를 형성하기가 곤란하기 때문이다.

열 정지 퓨즈(171)가 절단된 메모리블록을 죽은(killed) 메로리블록이라 부른다.

열 정지 퓨즈(171)가 원래의 상태 그대로 남아 있는 메모리블록을 살아 있는(alive) 메모리블록이라 부른다.

COL-ENB 신호(선 143)을 받아들이도록 접속되는 입력을 갖는 인버터(150)는 상보적인 COL-DIS(열 비작동)신호를 생성하기 위해 선 153상에 설치된다.

COL-DIS 신호(선 153)는 NOR 게이트들(144,155) 각각의 입력을 구동한다.

NOR 게이트 145의 제2입력은 COL-SEL 신호(선 136)을 받아들인다.

NOR 게이트 155의 제2입력은 선 146으로부터의 WRITE 신호를 받아들인다.

제1 및 제2NOR 게이트들(145,155)의 출력들은 제3NOR 게이트(160)의 제1 및 제2입력들(161과 162)에 각각 연결된다.

NOR 게이트 160의 출력은 트랜지스터 111 및 121의 게이트에 연결된다. 만약, COL-ENB 신호가 논리적 하이(1)라면-즉, 도시된 메모리 열이 결함을 갖지 않아 열 정지 퓨즈가 원래의 상태를 그대로 유지할 때에는-그때에는 열 선택 신호 CX와 CY가 도시된 메모리 열을 선택하거나 선택하지 않기 위해 그리고 제1 및 제2전달 게이트(115,125)를 통하여 도전성의 경로를 구축하거나 전달 게이트들(115,125)에 개방회로를 만들기 위해서 NAND 게이트 140으로 인가된다.

메모리블록이 살아 있는 상태에서는, 제1 및 제2NOR 게이트(145,155) 각각의 제1입력에는 논리적 로우(0)의 COL-DIS 신호가 나타난다.

선 143이 논리적 하이상태(1)인 동안 열 선택신호 CX와 CY 둘다가 하이 상태이면, 도시된 메모리 열은 선택되고 논리적 하이(1)의 COL-SEL 신호(136)가 NOR 게이트(145)의 입력에 나타나게 되어 NOR 게이트 145가 논리적 로우(0)를 NOR 게이트 160의 입력에 구동하게 한다.

도시된 메모리 열이 선택되는 동안(즉, NOR 게이트 160의 입력 161에 0이 나타나는 동안)과 도시된 메모리 열이 살아 있는(즉, COL-DIS가 인인) 동안에 만약 WRITE선 146이 논리적 하이(1)로 변화된다면, 그때에는 NOR 게이트 160의 입력들(161,162)상에 각각 논리적 로우들(0)이 나타난다.

이것에 응답하여, NOR 게이트 160이 논리적 하이(1)를 전력 제어선(130)상으로 출력함으로써 열 부하 트랜지스터 111과 121을 턴 오프(turn-off)시킨다.

따라서, 열 부하 트랜지스터 111과 121은 선택된 그리고 살아 있는 메모리블록에 대한 WRITE 신호 동안에 오프 상태로 전환된다.

이것이 선택된 메모리 셀로 새로운 데이타를 기입하게 되는데 필요한 시간과 전력을 최소화시키는 것을 돕는다.

WRITE 신호가 논리적 로우(0)이고 메모리블록이 살아 있으면, NOR 게이트 155의 입력들에는 한쌍의 논리적 로우(0)가 나타나고, NOR 게이트 155는 NOR 게이트 160의 입력 162로 논리적 하이(1)를 출력한다.

이에 응답하여 NOR 게이트 160은 P-트랜지스터드레(111,121)의 게이트들을 로우로 끌어 내리는 것에 의해 이들 트랜지스터(111,121)를 턴-온시킨다.

이렇게 됨으로써, 독출 동안에, 모든 살아 있는 메모리블록들(선택된 것이거나 선택되지 않은 것) 각각의 비트선 110과 120이 +Vcc 전력선에 각각 접속되게 된다.

워드선들(191,192,…19X)은 선택된 메모리 열로부터 소망하는 셀을 선택하는데 사용된다.

선 143이 논리적 하이인 동안 열 선택 신호 CX와 CY중 하나가 논리적 로우(0)이면, 도시된 메모리 열은 선택되지 않게 되고 NOR 게이트 145의 입력 136에는 논리적 로우(0)의 COL-SEL 신호가 나타나게 된다.

NOR 게이트 145의 입력에서의 논리적 로우들(0)의 조합은 NOR 게이트 145로 하여금 NOR 게이트 160의 입력 161로 논리적 하이(1)를 출력하게 한다.

이것이 NOR 게이트 160로 하여금 전력 제어선(130)을 로우로 구동하게 하고 열 부하 트랜지스터들(111,121)을 턴-온시키게 한다.

이로써, 살아 있으면서도 선택되지 않은 메모리블록 열 부하 트랜지스터들(111,121)이 자동적으로 턴-온된다.

이런 메커니즘이 메모리 열의 메모리블록이 선택되지 않은 동안에 고정된 전압에 살아 있는 비트선들을 바이어스(bias)시킨다.

이것이 제1도에 도시된 바와 같은 구성을 갖는, 살아 있으면서도 선택되지 않은 각 메모리블록의 비트선들(110,120)을 따라서 바람직하지 않은 노이즈가 발생되는 것을 방지한다.

바로 앞의 논의에서는 메모리블록이 살아 있는 것으로 가정하였다.

이에 반해서, 도시된 메모리블록은 죽고 따라서 COL-ENB 신호가 논리적 로우(0)로 전환된다면-즉, 도시된 메모리 열은 결함이 있고 열 정지 퓨즈(171)가 단선되어 있는 경우-그 때에는 인버터 150이 제1 및 제2NOR 게이트(145,155)의 입력들(153)로 논리적 하이(1)를 인가한다.

이에 응답하여, NOR 게이트 145와 155는 NOR 게이트 160의 각 입력들(161,162)로 논리적 로우들(0)을 출력한다.

이때, NOR 게이트 160은 전력선 130으로 논리적 하이(1)의 COL-WER# 신호를 출력한다.

이것은 열 부하 트랜지스터들(111,121)을 턴-오프시키게 되고 이로써 도시된 비트선들(110-120)로부터 +Vcc 전력선을 접속되지 않게 한다. 이것에 의해, +Vcc 전력선으로부터 비트선들(110-120)을 경유하여 전류가 죽은 메모리 블록으로 흐르는 것이 방지된다.

도시되지는 않지만, 메모리 장치는 도시된 열선택/비작동 회로(100)와 유사한 다수의 도시되지 않은 열선택/비작동 회로들을 가지며, 도시되지 않은 열선택/비작동 회로들 각각에 대해서는 관련된 로직회로(140-160,171-180)와 함께 대응 열 정지 퓨저(171), 열전력 제어선(130), 한 세트의 열선택선들(136-137)이 제공된다.

선 130의 전력제어기능을 제공하기 위한 메모리 블록 당 오버헤드(overgead)는 인버터(150)와 NOR 게이트들(145,155,160)에 의해 나타내지게 된다.

이런 오버헤드로부터 도출되는 장점은 제2도를 참조하면 알게 된다.

전술한 논의는 통산적으로 살아 있고 그 메모리 블록들에서 결함이 검출된 후에 죽는 1차메모리 블록들에 초점을 맞추어 이루어졌지만, 통산적으로는 죽어 있고 1차메모리를 대체하기 위해서 살게 되는 여분의 메모리 블록들에 대해서도 보조적인 동일 접근법이 적용될 수 있다는 것이 이해되어야 한다.

이와 같은 보조적인 여분 메모리 블록들의 구조는 인버터 173이 제거되고 그 대신 쇄선으로 표시된 연결(174)이 대체되는 것을 제외하고는 본질적으로 제1도에 도시된 바와 동일한 구조이다.

이것은 구성요소들(171,143,153)의 기능을 반전시키는 효과를 갖는다. 구성요소 171은 주 열정지 퓨즈 대신 예비 열가능 퓨즈(spare column-enabling fuse)로 이루어진다.

구성요소 180은 열 비작동 래치로서 기능하도록 구성된다.

선 143은 COL-ENB 신호 대신 COL-DIS 신호를 운반하고, 선 153은 COL-DIS 신호 대신 COL-ENB 신호를 운반한다.

복수의 퓨즈 활성화 전송 게이트(fuse-activated transmission gate)(도시되지 않음)은 죽은 1차메모리 블록의 열선택 신호 CX와 CY를 그것을 대체하는 여분 메모리 블록의 CX 단자와 CY 단자로 전달하는 데 사용될 수 있다.

본 발명의 장점들을 만끽하기 위해서 집적기억회로의 모든 메모리 블록들에 대해 비트선과 전력선 간의 비접속 기능을 부여할 필요는 없으며, 통계적으로 의미있는 수의 메모리 블록들에 대해서만 그와 같은 기능을 부여하는 것만으로도 충분하다.

예로서, 전력선과 비트선 간의 비접속 기능이 양산된 집적회로의 메모리 블록들 중 50%의 메모리 블록들에 제공된다면, 전류 소비의 과잉으로 인한 제조수율손실(yield losss)이 50% 정도 줄어들 수 있게 된다.

이것은, 제조수율손실의 대부분이 과도한 전류소비에 기인하여 생긴다면, 그 과도한 전류소비는 본 발명의 전력선-비트선 비접속 기능에 의해서 수정가능하기 때문에 제조수율을 실질적으로 향상시킬 수 있다.

본 발명의 특별한 실시예에 있어서, 용장용 메모리 블록의 비는 1대 16으로 설정되어 있다(즉, 16일차 니블에 대해 1예비 니블).

상기 전력선-비트선 비결합기능은 모든 1차 메모리 블록에 있어서 설치되어 있지만, 용장용 메모리블록에는 설치되어 있지 않다. 용장용 메모리블록에 결함이 생길 가능성은 대충 1차 메모리블록에 결함이 생길 가능성의 16분의 1이기 때문에, 사용불능공간의 소비를 삭감하고 그 결과 생긴 메모리 용량의 증가는 비보호 예비블록에 과도의 전류가 흐르게 하는 것에 의해 제조수율의 잠재적 손실보다도 중요하다.

물론, 이 기술분야에 종사하는 당업자에게는, 몇몇의 메모리블록이 전력선-비트선 비접속 기능을 설치하지만, 다른 메모리블록에는 그의 기능을 설치하지 아니한다는 조합도 가능하고, 그것에 의해서, 전력선-비트선 비결합기능에 의한 제조수율의 향상과 사용불능영역의 감소에 의한 기억용량의 향상과의 균형을 바람직하게 하는 것이 가능하다는 것은 이해될 것이다.

일반적으로 말하면, 제조수율자체는 메모리셀 사이즈 및 사용불능사이즈에 반비례하고, 결함복구성에는 정비례한다.

그래서, 이하 (1)과 (2)의 조건의 사이에서 균형을 취하지 아니하면 안된다:

(1) 주어진 기억용량을 보다 작은 영역에 압착하기 위하여 셀당 사용불능영역의 소비량을 감소시켜 제조수율을 증가시킨다.

(2) 제조수율을 증가시키기 위하여 결함복구성을 보다 크게 한다.

이러한 조건의 선택은 실험에 의거하여, 또는 통계적으로 예측된 결함의 분포에 의거하여 행하여, 이와 같은 통계적 예측은 당업자에게 공지된 것이다.

본 발명에 의해서 제공되어진 결함구조의 복구력은, SRAM 메모리셀을 참조하여 이하에서 설명한다.

그러나, 본 발명은 EPROM 또는 EEPROM 셀(플로팅 게이트 디바이스) 등의 다른 종류의 메모리셀에 유효하게 적용할 수 있다.

제2도는 SRAM의 메모리셀(10x)의 하나를 더욱 상세하게 보여주고 있다.

도시된 메모리셀(10x)은, 크로스 접속된 제1 및 제2N 채널 데이타 트랜지스터(201,202), 제1 및 제2부하저항(203,204) 및, 제1 및 제2N 채널 패스 트랜지스터(205,206)을 갖는 4트랜지스터 SRAM 구조이다. 패스 트랜지스터(205)는 워드선(19x)에 접속된 게이트와, 주비트선(110)에 접속된 소오스와, 데이타 트랜지스터(201)의 드레인과 부하저항(203)의 일단에 접속된 드레인을 갖는다.

마찬가지로, 패스 트랜지스터(206)는 워드선(19x)에 접속된 게이트와, 부비트선(120)에 접속된 소오스와, 데이타 트랜지스터(202)의 드레인과 부하저항(204)의 일단에 접속한 것을 보여주고 있다.

도시된 바와 같이 열-부하 트랜지스터(111,121)는 각각 전력제어선(130)의 COL-POWER# 신호에 응답하여, +Vcc 전력선을 주비트선(110) 및 부비트선(120)에 접속한 것을 보여주고 있다.

전류방향버블(a current direction bubble)에 직렬하는 스위치의 조합기호가 제2도에서 사용되어, DM1에서 DM4의 복수의 가능한 결합구조의 각각을 표시하고 있다. 도체는 집적회로에 있어서 종종 금속과 폴리 실리콘을 조합시켜서 형성된다는 것이 당업자에게는 알려진 사실이다. 결함구조(DM1)는 상기 워드선(19X)과 주어진 열의 비트선(110-120)의 하나 또는 양쪽사이에서 형성하는 금속-금속 또는 금속-폴리실리콘 단락의 가능성을 보여주고 있다(DM1은 부비트선(120)과 워드선(19X)의 접점에서도 나타날 수 있지만, 주비트선(110) 및 워드선(19X)의 접점에서도 생길 수 있다).

금속-금속의 단락은 동일한 금속레벨(즉, 금속 1 및 금속 2)의 금속선사이의 가교로서, 또는 상이한 금속레벨(즉, 금속 1 및 금속 2)의 금속선을 분리하는 절연체를 관통하는 핀홀(a pinhole)로서 형성될 수 있다. 금속-폴리실리콘의 단락은 상이한 레벨(금속 1 및 폴리실리콘 2)의 금속선 및 폴리실리콘선을 분리하는 절연체를 관통하는 핀홀로서 형성될 수 있다.

결함구조(DM2)는 금속-금속, 금속-폴리실리콘, 또는 금속-기판의 단락이 비트선(110-120)의 하나와 접지사이에 형성되는 가능성을 나타낸다. 분리산화물 또는 접속불량은 결함구조(DM2)의 일부로서 포한된다.

결함구조(DM3)는 게이트-소오스의 단락(즉, 산화에 의한 핀홀)이 상기 패스 트랜지스터(205-206)의 하나에서 진행하는 가능성을 보여주고 있다.

결함구조(DM4)는 드레인-소오스의 단락(즉, 기판결정에서의 결함)이 패스 트랜지스터(205-206)의 하나에서 진행하는 가능성을 보여주고 있다.

제2도에 도시된 바와 같이, COL-POWER# 신호를 논리 하이(1)까지 높히는 공정은 상기 +Vcc 전력선에서 비트선(110-120)으로의 전류경로를 폐하여, 하나이상의 결함구조(DM1-DM4)에 의해 전력의 유출을 방지한다.

결합구조(DM1-DM4)의 하나이상에 의해 생기는 과도한 전류의 유출을 제거하는 것에 의해, 대량생산에 있어서 제조수율이 현저하게 증가한다.

이와 같이, 본 발명에 의하여, 이들의 결함구조를 복구하기 위한 방법 및 회로구조가 제공된다.

제3도에 의하면, 본 발명을 실시하는 많은 방법이 있다.

제3도는 트랜지스터 레벨에서의 실시예(300)를 보여주고 있다.

제3도의 상기 (300)에서 보여주는 실시예에서는, 제1도에서 사용되는 기호 및 참조번호에 의해서 표시된 회로(100)의 구성요소에 대응한 참조기호 및 번호가 사용되지만, 그들의 구성요소는 제1도의 회로(100)의 구성요소와 필히 동일한 필요는 없다.

제3도의 구성요소의 설명의 일부분은 여기에서 생략된다.

구성요소(371-377)는 제1도에 도시된 열-정지회로(a column-kill circuit)를 형성한다.

인버터(373)의 출력은 343'로서 표시된다.

NAND 게이트(340)는 각 입력단(341,342,243)에 제공될 두개의 열선택신호 CX, CY와 열-정지# 신호에 응답하여, 기입 COL-SEL# 신호를 출력한다(열-정지# 신호(343)는 대표적으로 COL-ENB 선(343')에 직접 연결되어 있다. 그러나 다른 실시예에 의하면 열-정지#선(343)은 트랜지스터(375)의 드레인 또는 퓨즈(371)에서 독립하여 작동하는 제2퓨즈회로(미도시됨)에 접속된다.).

이 특별한 실시예(300)에 있어서, 분리 I/O 버스는 독출 및 기입동작을 위하여 제공되어 있다.

독립한 독출 및 기입 열선택 및 트랜스퍼 게이트는 각 메모리열용으로 제공되어 있다.

상기 독출 COL-SEL 및 독출 COL-SEL# 신호는 도시되어 있지 않다. 상보적 P-채널과 N-채널 트랜지스터(P1,N1)로 구성된 인버터(344)는 기입 COL-SEL 신호를 생성하기 위하여 제공된다. 인버터(344)는 NAND 게이트(340)의 출력선(337)에 결합된 그 입력단과 상기 기입 COL-SEL 선(336)에 결합된 그 출력단을 갖는다. P 채널 트랜지스터는 상기 P1의 소오스와 상기 +Vcc 전력선 사이에 끼워져 있다. 트랜지스터(N2)는 상기 기입 COL-SEL 선(336)에 연결된 드레인과 접지에 연결된 소오스를 갖는다. 선(346)은 기입신호보다는 WRITE 신호(기입금지 또는 기입바아를 표시한다)를 송신한다.

상기 WRITE#선(346)은 P2와 N2의 게이트에 접속된다.

상기 WRITE#선 신호가 논리 하이(1)이면, N2는 턴온되어 상기 기입 COL-SEL 선(336)을 로우상태로 하고 P2는 비도통상태로 하여서, 인버터(344)가 상기 기입 COL-SEL 선(336)을 하이로 구동하는 것을 방지한다(트랜지스터(N1,P1,P2,P2)의 조합은 NOR 게이트를 형성한다.). COL-POWER# 신호는 N 채널 트랜지스터(N3,N4,N5)와 P채널 트랜지스터(P4,P5,P6)로 구성된 회로에 의해 전력제어선(330)으로 출력된다.

상기 N3와 P5의 게이트는 인버터(373)의 출력단(343')으로부터 COL-ENB 신호를 받는다.

상기 N3의 소오스는 접지에 접속된다.

상기 N3의 드레인은 N4와 P5의 소오스에 접속된다.

N4, N5, P4 및 P5의 드레인 모두는 상기 COL-POWER# 선(330)에 결합된다. P5의 소오스는 상기 +Vcc 전력선에 접속된다. P4의 소오스는 P6의 드레인에 접속되고 그리고 P6의 소오스는 차례로 상기 +Vcc 전력선에 접속된다(트랜지스터 N3,N4,N5,P5,P6의 조합은 복합적인 AND-OR-인버터 게이트를 형성한다.). 이러한 복합체는 사용불능영역의 발생을 억제하고 그리고 열선택신호(CX,CY)의 절환에 응답하여 COL-POWER# 신호(330)를 발생할 때에 지연을 적게 한다는 점에서 제1도의 게이트(150,155,160)보다도 바람직한 경우이다.

상기 COL-ENB 선(343')은 트랜지스터(N3)를 턴온시키기 위하여 논리하이(1)로 있게 해야 하며, 그리하여 상기 COL-POWER# 선(330)을 로우로 되도록 하기 위하여 트랜지스터(N3)를 통과하는 도전경로를 형성한다(비록 도면에는 도시되어 있지 않지만, 상기 COL-POWER# 선(330)은 제1도의 111과 121과 같은 P 채널 열 부하 트랜지스터의 게이트에 접속된다는 것은 이해되는 것이다).

COL-ENB(343')가 로우일 때(상기 메모리블록이 정지되어 있다는 것을 의미함), P5는 턴온되어 상기 COL-POWER# 선(330)을 논리하이(1)로 하고, 그리하여 상기 대응하는 메모리블록 비트선(110',120', 미도시됨)을 상기 +Vcc 전력선으로부터 비접속된다.

상기 기입 COL-SEL# 신호가 로우(상기 열이 선택된 것을 의미함)인 경우에는, N4는 턴오프되고 그리고 P4는 턴온된다. WRITE# 신호(346)가 동시에 로우(기입동작이 상기 선택된 열에서 발생되는 것을 의미함)인 경우에는, N5는 오프되고 반면에 P6는 온되어 COL-POWER#를 하이로 된다.

이에 응답해서, 상기 열 부하 트랜지스터(111',121',미도시됨)가 턴오프되어서, 상기 대응하는 메모리블록 비트선(110',120',미도시됨)이 상기 +Vcc 전력선에 비접속되고 그리고 기입시간을 빠르게 할 수 있고 그리고/또는 기입동작중에 도입된 활성전력의 양을 감소시킬 수 있다.

WRITE# 선(346)이 하이(독출동작이 발생된다는 것을 의미함)인 경우에는, P6는 턴오프되고 반면에 C5는 턴온되어 OL-POWER# 선(330)을 논리 로우(1)로 한다.

이것은 상기 열 부하 트랜지스터(111',121',미도시됨)를 활성화시키고 그리고 상기 비트선상에 랜덤 노이즈(random noise)의 발생을 방지한다.

기입 COL-SEL# 선(337)이 하이(상기 열이 선택되지 않는 것을 의미한)인 경우에는, P4는 턴오프되고 그리고 N4는 턴온되어 COL-POWER# 선(330)을 논리 로우(0)로 한다.

이것은 상기 열 부하 트랜지스터(111',121',미도시됨)를 활성화시키고 그리고 상기 비트선상에 랜덤 노이즈의 발생을 방지한다.

상기한 개시는 본 발명의 일례로서 설명될 것이지, 그 범위 또는 정신을 한정하는 것은 아니다. 여러 변형과 개량은 상기의 개시를 연구한 당업자에게는 자명할 것이다. 실시예에 의하면, 상기 논의된 전계효과장치는 바이폴라장치로 대체될 수 있다. 또한 전압과 도전성의 유형은 적절하게 역으로 하여 이용하는 것도 가능하다.

제2도의 열 부하 트랜지스터(111,121)는 NMOS 트랜지스터로 변경시킬 수 있다. 이 경우, 그들의 게이트는 상보적 COL-POWER# 신호대신에 COL-POWER 신호에 의해 구동될 수 있다.

상기 비트부하수단은 111과 121과 같은 폭이 좁은 P 채널 트랜지스터로 제한되지 않는다. 저항소자 및 기타의 스위칭소자의 조합은 편의상 이용될 수 있다.

상기 열정지구조(column-kill mechanism)는 171과 같은 레이저 절단 퓨즈로 한정되는 것은 아니다. 전기적으로 절단가능한 퓨즈 또는 전기적으로 접속가능한 반퓨즈(antifuses)가 대신에 사용될 수 있다.

부동게이트 트랜지스터(floating gate transistor) 등은 비작동의 선택된 메모리블록을 지정하기 위한 프로그램가능한 수단으로서 이용될 수 있다.

상기의 개시는 일반적인 개념과 특정한 실시예를 보여주고 있으나 본 발명의 보호범위는 첨부된 청구범위에 의해 정의되는 것이다.

Claims

하나 이상의 데이타선(118,128)과; 전력선(+Vcc)과; 데이타를 기억하되, 각각이 하나 이상의 메모리셀(101-10x)과 상기 각각의 메모리셀(101-10x)을 상기 하나 이상의 데이타선(118,128)에 접속하기 위한 하나 이상의 비트선(110,120)을 구비한 복수의 메모리블록과; 상기 전력선(+Vcc)과 상기 복수의 메모리블록의 각 비트선(110,120) 사이에서 동작가능하게 접속되어, 상기 각 비트선(110,120)을 상기 전력선(+Vcc)에 접속하고, 적어도 하나가 상기 대응하는 비트선을 상기 전력선(+Vcc)으로부터 비접속되게 하는 비부하모드로의 절환을 가능하게 하는 복수의 비트선부하수단(111,121)과; 하나 이상의 상기 메모리블록을 비작동상태로 지정하는 비작동지정수단(171); 상기 비작동지정수단(171)에 따르고 상기 적어도 하나의 절환가능한 비트선부하수단(111,121)에 동작가능하게 접속되어, 상기 대응하는 메모리블록이 상기 비작동지정수단(171)에 의해 비작동상태로 지정될 때 상기 적어도 하나의 절환가능한 비트선부하수단(111,121)을 상기 비부하모드로 절환하는 전력제어수단(150-160)을 포함하는 기억장치.
제1항에 있어서, 상기 기억장치는 집적회로상에 형성되어 있는 기억장치.
제1항에 있어서, 상기 기억장치는 항시 또는 저전력모드에 있을 때 소정의 전력량 이하의 전력을 흐르는 저전력장치로서 작동하고, 그리고 상기 하나 또는 복수의 메모리블록에 있어서 하나 이상의 결함이 상기 장치를 상기 소정의 전력량 이상의 전력을 흐르게 하는 기억장치.
제3항에 있어서, 상기 기억장치는 대량생산가능한 집적회로상에 형성되는 기억장치.
제4항에 있어서, 상기 적어도 하나의 절환가능한 비트선부하수단의 각각의 상기 대응하는 메모리블록은 생상중에 하나 이상의 결함을 나타나게 할 수 있고, 그 결과, 상기 장치가 상기 소정의 전력량 이상의 전력을 흐르게 하는 기억장치.
제1항에 있어서, 상기 비트선부하수단(111,121)의 적어도 실질적인 부분은 상기 대응하는 비트선을 상기 전력선(+Vcc)으로부터 비접속되게 하는 비부하모드로 각기 절환될 수 있고; 그리고 상기 전력제어수단(150-160)은 상기 절환가능한 비트선부하수단의 실질적인 부분에 작동가능하게 접속되어, 상기 대응하는 메모리블록이 상기 비작동지정수단(171)에 의해 비작동으로 지정될 때 상기 절환가능한 비트선부하수단(111,121)의 실질적인 부분의 각각을 상기 비부하모드로 절환하며; 상기 실질적인 부분은 상기 기억장치(100,300)의 대량생산에 있어서 양품률을 실질적으로 증가되게 하는 기억장치.
제6항에 있어서, 상기 실질적인 부분은 상기 기억장치(100,300)의 적어도 절반의 메모리블록을 구성하는 기억장치.
제6항에 있어서, 상기 복수의 메모리블록은 주메모리블록과 용장메모리블록을 구비하되, 상기 용장메모리블록은 상기 주메모리블록중 결함이 있는 것을 교체하기 위해 제공되고, 그리고 상기 실질적인 부분은 상기 기억장치(100,300)의 상기 주메모리블록의 적어도 대부분을 구성하는 기억장치.
제1항에 있어서, 적어도 하나의 메모리블록은 상기 메모리블록의 상기 각기의 메모리셀(101,10x)을 대응하는 두개의 데이타선(118,128)에 접속하는 두개의 비트선(110,120)을 갖고; 그리고 상기 두개의 절환가능한 비트선부하수단(111,121)은 상기 적어도 하나의 메모리블록용으로 제공되는 기억장치.
제1항에 있어서, 상기 비작동지정수단(171)은 상기 메모리블록중의 대응하는 것을 비작동상태로 지정하기 위하여 절단되는 퓨즈를 포함하는 기억장치.
제1항에 있어서, 상기 비작동지정수단(171)은 비작동상태로 지정될 수 있는 각 메모리블록용으로 메모리블록 디스에이블신호(COL-DIS)를 출력하고; 상기 전력제어수단(150-160)은 상기 메모리블록의 대응하는 비트선을 상기 전력선(+Vcc)으로부터 비접속되게 하는 비부하모드로 절환할 수 있는 비트선부하수단(111,121)을 갖는 각 메모리블록용의 제1 내지 제3NOR 게이트(145,55,160)를 구비하고, 그리고 상기 절환가능한 비트선부하수단(111,121)을 갖는 각 메모리블록 및 대응하는 제1 내지 제3NOR 게이트(145,155,160)에 대해서, 상기 대응하는 메모리블록 디스에이블신호(COL-DIS) 또는 그의 상보신호는 상기 제1 및 제2NOR 게이트(145,155)의 각각의 입력단으로 인가되고; 상기 제1 및 제2NOR 게이트(145,155)의 출력단은 상기 제3NOR 게이트(160)의 제1 및 제2입력단으로 각각 접속되고; 상기 제3NOR 게이트의 출력단(130)은 적어도 하나의 절환가능한 비트선부하수단(111,121)을 절환하는 기억장치.
제11항에 있어서, 상기 절환가능한 비트선부하수단(111,121)을 갖는 각 메모리블록 및 대응하는 제1 내지 제3NOR 게이트(145,155,160)에 대해서, 대응하는 메모리블록 선택신호(COL-SEL)는 상기 제1NOR 게이트(145)의 제2입력단(136)에 인가되고; 상기 메모리블록 선택신호(COL-SEL)는 상기 대응하는 메모리블록을 어드레싱하는 데 사용되는 기억장치.
제12항에 있어서, 상기 절환가능한 비트선부하수단(111,121)을 갖는 각 메모리블록 및 대응하는 제1 내지 제3NOR 게이트(145,155,160)에 대해서, WRITE 신호는 상기 제2NOR 게이트(155)의 제2입력단(146)에 입가되고; 상기 WRITE 신호는 데이타가 상기 메모리블록의 메모리셀(101-10x)에 기입될때 논리 하이("1")상태에 있는 기억장치.
제1항에 있어서, 상기 비작동지정수단(371-373)은 작동상태로서 선택적으로 지정될 수 있는 각 메모리블록에 대해서 메모리블록 인에블신호(COL-ENB)를 출력하고; 상기 전력제어수단은 작동상태로서 선택적으로 지정될 수 있는 각 대응 메모리블록의 상기 비트선부하수단(111,121)으로 COL-POWER# 신호를 제공하는 전력제어선(330)과; 상기 대응하는 메모리블록 인에이블신호(COL-ENB)의 논리 하이("1") 상태에 응답하여 상기 전력제어선(330)을 논리 로우("0")상태로 하는 대응하는 제1트랜지스터(N3)와; 상기 대응하는 메모리블록 인에이블신호(COL-ENB)의 논리 로우("0")상태에 응답하여 상기 COL-POWER# 신호를 논리 하이("1")상태로 구동하는 대응하는 제2트랜지스터(P5)를 구비한 기억장치.
제14항에 있어서, 상기 전력제어수단은 COL-SEL# 신호(337)에 응답하는 제3 및 제4트랜지스터(N4,P4)를 부가하여, 상기 COL-SEL# 신호(337)가 대응하는 메모리블록을 어드레싱하기 위해 논리 로우(0)상태로 하고, 상기 제3트랜지스터(N4)가 상기 대응하 는 COL-SEL#신호(337)의 논리 하이("1")상태에 응답하여 상기 전력제어선(330)을 논리 로우("0")상태로 하며, 그리고 상기 제4트랜지스터(P4)가 상기 대응하는 COL-SEL# 신호(337)의 논리 로우("0")상태에 응답하여 상기 전력제어선(330)을 논리 하이("1")상태로 하는 기억장치.
제15항에 있어서, 상기 전력제어수단은 WRITE# 신호(346)에 응답하여 제5 및 제6 트랜지스터(N5,P6)를 부가하여, 상기 WRITE# 신호(346)는 상기 기억장치(300)의 메모리블록으로 데이타를 기입하기 위해 논리 로우(0)상태로 하고, 상기 제5트랜지스터(N5)가 상기 WRITE# 신호(346)의 논리 하이(1)상태에 응답하여 상기 전력제어선(330)을 논리 로우("0")상태로 하며, 그리고 상기 제6트랜지스터(P6)가 상기 WRITE# 신호(346)의 논리 로우("0")상태에 응답하여 상기 전력제어선(330)을 논리 하이("1")상태로 하는 기억장치.
제1항에 있어서, 상기 하나 이상의 메모리셀(101-10x)은 스태틱 랜덤 액세스 메모리(SRAM)셀인 기억장치.
제1항에 있어서, 상기 하나 이상의 메모리셀(101-10x)은 전기적으로 프로그램가능한 ROM(EPROM)셀인 기억장치.
비트선부하수단에 의해 전력선에 통상적으로 접속되는 비트선을 각각 구비한 복수의 메모리블록을 갖는 기억장치의 용장방법에 있어서, (a) 상기 기억장치의 하나 이상의 메모리블록을 결함상태 또는 비작동상태로 시정하는 공정과; (b) 상기 지정된 메모리블록의 대응하는 비트선을 상기 전력선으로부터 비접속되게 하는 공정을 포함하는 기억장치의 용장방법.
제19항에 있어서, (c) 결함상태 또는 비작동상태로서 지정되는 상기 메모리블록의 하나대신에 통상적으로 비작동, 용장의 메모리블록을 가능하게 하는 공정을 부가하는 기억장치의 용장방법.
하나 이상의 메모리블록과 이 메모리블록에 작동가능하게 접속된 대응하는 하나 이상의 비트선을 갖되, 상기 작동의 메모리블록의 비트선이 상기 기억장치로부터 데이타가 독출될 때 기준전압으로 통상은 바이어스되는 기억장치를 각각 포함하는 복수의 집적회로를 생산하는 방법에 있어서, 상기 절환가능한 접속수단(111,121)에 공급된 각각의 복수의 절환명령신호(COL-POWER#)에 응답하여서 상기 비트선(110,120)중의 대응하는 것을 기준전압원(+Vcc)에 선택적으로 결합 또는 비결합하는 각 집적회로상에 복수의 절환가능한 접속수단을 형성하는 단계와; 상기 집적회로의 각 메모리블록을 작동상태 또는 비작동상태로서 선택적으로 지정하는 각 집적회로상에 복수의 프로그램가능한 지정수단을 형성하는 단계와; 미리 특정화된 일 세트의 동작기준에 적합한 것인지를 위해 각 집적회로의 상기 메모리블록을 시험하는 단계와, 상기 시험중에 부적합하다는 것으로 확인된 상기 집적회로의 하나 이상의 메모리블록을 비작동상태로 지정하기 위하여 각 집적회로의 상기 지정수단(171)을 프로그래밍하는 단계와, 상기 프로그래밍에 응답하여, 상기 대응하는 비트선(110,120)을 상기 기준전압원(+Vcc)으로부터 비결합되게 하기 위하여 비작동상태로 지정되는 이러한 메모리블록의 대응하는 절환명령신호(COL-POWER#)을 설정하는 단계를 포함하는 복수의 집적호로의 생산방법.