JP2629475B2

JP2629475B2 - 半導体集積回路

Info

Publication number: JP2629475B2
Application number: JP3071581A
Authority: JP
Inventors: 利一鈴木; 久和小谷; 寛範赤松
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1991-04-04
Filing date: 1991-04-04
Publication date: 1997-07-09
Anticipated expiration: 2012-07-09
Also published as: US5293339A; JPH04307498A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリの不良メ
モリセルを救済するための冗長回路を有する半導体集積
回路に関し、特に、消費電力を低減し、マスクパターン
レイアウト時の占有面積を縮小しつつ、高速に動作する
半導体集積回路に関するものである。

【０００２】

【従来の技術】図５従来の半導体集積回路の回路構成の
一例を示し、図６、図５示す従来の半導体集積回路に於
けるの動作タイミングチャートを示す。

【０００３】図５に於いて、A0、A1、……Anは不良メモ
リセルをアクセスするアドレス信号であり、XA0、XA1、
……XAnはそれぞれA0、A1、……Anと論理的に相補的な
レベルの信号である。２００〜２０７は冗長回路使用時
にレーザ光線によって切断するヒューズであり、ヒュー
ズ２００〜２０７の一端はプリチャージノードPR０に共
通に接続されている。２０８〜２１５はゲートにアドレ
ス信号A0〜An、XA0〜XAnを入力し、ソースが接地され、
ドレインがヒューズ２００〜２０７の一端に接続されて
いるＮチャネルトランジスタである。２１６はゲートに
プリチャージ制御信号XPRCを入力し、ソースが電源電圧
Vccに接続され、ドレインがプリチャージノードPR０に
接続されているＰチャネルトランジスタである。

【０００４】２３０は一つの不良メモリセルに対応する
アドレスをプログラムするプログラマブル回路である。
２３１〜２３３はプログラマブル回路２３０が示す破線
で囲まれた回路部分と同様の回路を有するプログラマブ
ル回路であり、それぞれ、プリチャージ制御信号XPRC及
び、アドレス信号A0〜An、XA0〜XAnを入力し、プリチャ
ージノードPR１〜PR３を出力する。

【０００５】２４０はプリチャージノードPR０〜PR３を
入力し、冗長回路活性化信号SPEを出力するORゲートで
ある。２４１は冗長回路活性化信号SPEを入力し、冗長
回路活性化信号SPEの反転信号を出力するインバータで
ある。２４２は冗長回路活性化信号SPE及び、クロック
信号CLKを入力し、冗長回路ドライブ信号SPAREを出力す
るドライバである。２４３は冗長回路活性化信号SPEの
反転信号及び、クロック信号CLKを入力し、通常回路ド
ライブ信号NORMALを出力するドライバである。

【０００６】以上の様に構成された従来の半導体集積回
路に於いて、不良メモリセルに対応するアドレスの最下
位ビットが０の場合、同一アドレスがアクセスされる
と、アドレス信号A0がLowレベルになり、アドレス信号X
A0がHighレベルになる。即ち、Ｎチャネルトランジスタ
２０８が非導通となり、Ｎチャネルトランジスタ２０９
が導通する。従って、冗長回路を使用する場合、ヒュー
ズ２０１をレーザ光線で切断する。逆に、不良メモリセ
ルに対応するアドレスの最下位ビットが１の場合、同一
アドレスがアクセスされると、アドレス信号A0がHighレ
ベルになり、アドレス信号XA0がLowレベルになる。即
ち、Ｎチャネルトランジスタ２０８が導通し、Ｎチャネ
ルトランジスタ２０９が非導通となる。従って、冗長回
路を使用する場合、ヒューズ２００をレーザ光線で切断
する。

【０００７】以下、A1とXA1、A2とXA2、……AnとXAnに
関しても同様にヒューズの切断が行なわれ、２ｎ個のヒ
ューズの内、ｎ個のヒューズが切断されて一つの不良メ
モリセルに対応するアドレスがプログラムされる。従っ
て、図５示す従来の半導体集積回路の一例に於いては、
四つのアドレスに対応する不良メモリセルを冗長メモリ
セルに置換することができる。

【０００８】図５に示す従来の半導体集積回路が動作す
ると、先ず、図６（ａ）に示す如く、プリチャージ制御
信号XPRCがLowレベルの期間にPチャネルトランジスタ２
１６が導通し、図６（ｃ）に示す如く、プリチャージノ
ードPR０〜PR３がHighレベルに保持される。続いてプリ
チャージ制御信号XPRCがHighレベルに遷移した後、図６
（ｂ）に示す如く、アドレス信号A0〜An、XA0〜XAnがHi
ghレベルもしくはLowレベルのいずれかに確定する。例
えば、プログラマブル回路２３０に於いてプログラムを
行なった不良メモリセルに対応するアドレスがアクセス
された場合、Ｎチャネルトランジスタ２０８〜２１５の
内、アドレス信号A0〜An、XA0〜XAnによりゲート電位が
Highレベルとなり導通状態のトランジスタのドレインに
接続されるヒューズは全て切断されているため、図６
（ｃ）の破線に示す如く、プリチャージノードPR０はHi
ghレベルに保持される。

【０００９】また、プログラマブル回路２３０に於いて
プログラムを行なった不良メモリセルに対応するアドレ
ス以外のアドレスがアクセスされた場合、Ｎチャネルト
ランジスタ２０８〜２１５の内、アドレス信号A0〜An、
XA0〜XAnによりゲート電位がHighレベルとなり導通状態
のトランジスタのドレインに接続されているヒューズの
内、切断されていないヒューズを通じて、プリチャージ
ノードPR０に充電されていた電荷が放電され、図６
（ｃ）の実線に示す如く、プリチャージノードPR０はLo
wレベルに遷移する。以下同様に、プログラマブル回路
２３１、２３２、２３３に於いてプログラムを行なった
不良メモリセルに対応するアドレスがアクセスされた場
合、それぞれノードPR１、PR２、PR３が図６（ｃ）の破
線に示す如くHighレベルに保持される。

【００１０】プログラマブル回路２３０〜２３３におい
て、プログラムを行なった不良メモリセルに対応するア
ドレスのいずれかがアクセスされた場合、プリチャージ
ノードPR０〜PR３のいずれかがHighレベルに保持され、
冗長回路活性化信号SPEは図６（ｄ）の破線に示す如
く、Highレベルに保持される。その後、図６（ｅ）に示
す如く、クロック信号CLKがHighレベルに遷移し、冗長
回路ドライブ信号SPAREが図６（ｆ）の破線に示す如
く、Highレベルに遷移し、冗長メモリセル（不図示）を
アクセスする。同時に、通常回路ドライブ信号NORMALが
図６（ｇ）の破線に示す如く、Lowレベルに保持され、
通常メモリセル（不図示）のアクセスは行なわれない。

【００１１】また、プログラマブル回路２３０〜２３３
において、プログラムを行なった不良メモリセルに対応
するアドレス以外のアドレスがアクセスされた場合、プ
リチャージノードPR０〜PR３は全て図６（ｃ）の実線に
示す如く、Lowレベルに遷移し、冗長回路活性化信号SPE
は図６（ｄ）の実線に示す如く、Lowレベルに遷移す
る。従って、その後、図６（ｅ）に示す如く、クロック
信号CLKがHighレベルに遷移すると、冗長回路ドライブ
信号SPAREは図６（ｆ）の実線に示す如く、Lowレベルに
保持され、冗長メモリセル（不図示）のアクセスは行な
われない。同時に、通常回路ドライブ信号NORMALが図６
（ｇ）の実線に示す如く、Highレベルに遷移し、通常メ
モリセル（不図示）のアクセスが行なわれる。

【００１２】

【発明が解決しようとする課題】しかしながら上記の様
な構成では、全メモリセルへのアクセスの内、殆どを占
める通常メモリセルへのアクセスが行なわれる場合、プ
リチャージノードPR０〜PR３は全て、１回のアクセス毎
にPチャネルトランジスタによる充電と、切断されてい
ないヒューズ及び導通しているNチャネルトランジスタ
による放電が繰り返され、実際の回路動作に寄与しない
電力消費が行なわれるという問題点を有していた。

【００１３】また、メモリの大容量化に伴い、メモリセ
ルへのアクセスに使用されるアドレスは増加しており、
不良メモリセルに対応するアドレスをプログラムするた
めのヒューズの本数も増加している。しかしながら、ヒ
ューズのマスクパターンレイアウトは、電気的又は機械
的に切断を行なう都合上、占有面積が大きく上記の様な
回路構成では、プログラムアドレスの増加に伴い、占有
面積が増加すると言う問題点をも有していた。

【００１４】本発明はかかる点に鑑み、通常メモリセル
へのアクセスの際の消費電力を低減し、マスクパターン
レイアウト時の占有面積を縮小しつつ高速に動作する半
導体集積回路を提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明は、電気的又は機
械的に切断可能な複数のヒューズと、ゲートがメモリセ
ルのアクセスに用いるアドレス信号の一部をデコードし
たアドレスデコード信号に接続され、ドレインが前記複
数のヒューズの一端に接続され、ソースが共通のプリチ
ャージノードに接続された第１のトランジスタを含むプ
ログラマブル回路を複数備え、ゲートが前記メモリセル
のアクセスに用いるアドレス信号の内、前記デコードに
用いたアドレス信号を除いたアドレス信号に接続され、
ソースが第１の電位に接続され、ドレインが前記ヒュー
ズの他端に接続された第２のトランジスタと、ゲートが
プリチャージ制御信号に接続され、ソースが第２の電位
に接続され、ドレインが前記共通のプリチャージノード
に接続された第３のトランジスタとを備えた半導体集積
回路である。

【００１６】

【作用】本発明は前記した構成により、第３のトランジ
スタがプリチャージ制御信号により共通のプリチャージ
ノードを充電する。続いてプリチャージ制御信号が非活
性化し第３のトランジスタが非導通化した後に、通常メ
モリセルをアクセスするアドレス信号が確定すると、複
数あるプログラマブル回路に含まれる第１のトランジス
タの内、予め一部アドレスをデコードした信号により選
択された第１のトランジスタのみが導通し、切断されて
いないヒューズ及び、第２のトランジスタの内、アドレ
ス信号により導通しているトランジスタを通じて共通の
プリチャージノードの電荷が放電される。この際、充放
電が行なわれるノードは、プログラマブル回路が複数あ
るにも係わらず、共通のプリチャージノードのみとなり
電力消費が低減される。

【００１７】また、プリチャージに用いる第３のトラン
ジスタの数を削減し且つ、予め一部アドレスをデコード
してプログラマブル回路を第一のトランジスタで選択
し、電気的又は機械的な手段によりアドレスプログラム
を行なうヒューズの本数を削減することにより、マスク
パターンレイアウト時の占有面積を縮小する。

【００１８】

【実施例】（実施例１）図１は本発明の第１の実施例に
於ける半導体集積回路の回路構成図を示し、図２は図１
に示す本発明の第１の実施例に於ける動作タイミングチ
ャートを示す。

【００１９】図１に於いて、A0、A1、……An-2、An-1、
Anは不良メモリセルをアクセスするアドレス信号であ
り、XA0、XA1、……XAn-2、XAn-1、XAnはそれぞれA0、A
1、……An-2、An-1、Anと論理的に相補的なレベルの信
号である。１００〜１０３はアドレス信号の上位２ビッ
トの信号An、An-1、XAn、XAn-1の内、２つのアドレス信
号を入力し、アドレスデコード信号BLK０〜BLK３を出力
するANDゲートである。１０４〜１０９は冗長回路使用
時にレーザ光線によって切断するヒューズである。１１
０はゲートがアドレスデコード信号をBLK０に接続さ
れ、ソースが共通のプリチャージノードPRに接続され、
ドレインがヒューズ１０４〜１０９の一端に共通に接続
されている第１のトランジスタである。１１１〜１１６
はゲートがアドレス信号A0、A1、……An-2XA0、及びXA
1、……XAn-2に接続され、ソースが第１の電源となる接
地線に接続され、ドレインがヒューズ１０４〜１０９の
他端に接続されている第２のトランジスタである。１１
７はゲートがプリチャージ制御信号XPRCに接続され、ソ
ースが第２の電源となる外部電源あるいは、内部回路で
発生した前記第１の電源の電位より高い電位を持つ電源
線に接続され、ドレインが共通のプリチャージノードPR
に接続されている第３のトランジスタである。ここで、
第１のトランジスタ１１０及び、第２のトランジスタ１
１１〜１１６はNチャネルトランジスタであり、第３の
トランジスタ１１７はPチャネルトランジスタである。
１１８はヒューズ１０４〜１０９、第１のトランジスタ
１１０から成り、一つの不良メモリセルに対応するアド
レスをプログラムするプログラマブル回路である。

【００２０】１１９〜１２１はプログラマブル回路１１
８が示す破線で囲まれた回路部分と同様の回路を有する
プログラマブル回路であり、プログラマブル回路１１９
〜１２１が有する第１のトランジスタのゲートにはそれ
ぞれアドレスデコード信号BLK１〜BLK３が接続され、ド
レインが共通のプリチャージノードPRに接続されてい
る。また、プログラマブル回路１１９〜１２１に含まれ
るヒューズの一端はプログラマブル回路１１８と同様
に、第２のトランジスタ１１１〜１１６のドレインに接
続されている。１２２は共通のプリチャージノードPRを
入力し、冗長回路活性化信号SPEを出力するバッファで
ある。１２３は冗長回路活性化信号SPEを入力し冗長回
路活性化信号SPEの反転信号を出力するインバータであ
る。１２４は冗長回路活性化信号SPEとクロック信号CLK
を入力し、冗長回路ドライブ信号SPAREを出力するドラ
イバである。１２５は冗長回路活性化信号SPEの反転信
号とクロック信号CLKを入力し、通常回路ドライブ信号N
ORMALを出力するドライバである。

【００２１】以上の様に構成された本発明の第１の実施
例の半導体集積回路について、以下その動作を説明す
る。

【００２２】不良メモリセルに対応するアドレスの最下
位ビットが０の場合、同一アドレスがアクセスされる
と、アドレス信号A0がLowレベルになり、アドレス信号X
A0がHighレベルになる。即ち、第２のトランジスタ１１
１が非導通となり、第２のトランジスタ１１２が導通す
る。従って、冗長回路を使用する場合、ヒューズ１０５
をレーザ光線で切断する。

【００２３】逆に、不良メモリセルに対応するアドレス
の最下位ビットが１の場合、同一アドレスがアクセスさ
れると、アドレス信号A0がHighレベルになり、アドレス
信号XA0がLowレベルになる。即ち、第２のトランジスタ
１１１が導通し、第２のトランジスタ１１２が非導通と
なる。従って、冗長回路を使用する場合、ヒューズ１０
４をレーザ光線で切断する。以下、A1とXA1、A2とXA2、
……An-2とXAn-2に関しても同様にヒューズの切断が行
なわれ、２（ｎ−２）個のヒューズの内、（ｎ−２）個
のヒューズが切断されて一つの不良メモリセルに対応す
るアドレスがプログラムされる。即ち、プログラマブル
回路１１８に於いて一つの不良メモリセルを冗長メモリ
セルに置換することが可能であり、図１に示す本発明の
第１の実施例の半導体集積回路に於いては、四つの不良
メモリセルを冗長メモリセルに置換することができる。

【００２４】図２は同実施例の動作タイミングチャート
である。図１に示す本発明の第１の実施例の半導体集積
回路が動作すると、先ず、図２（ａ）に示す如く、プリ
チャージ制御信号XPRCがLowレベルの期間に第３のトラ
ンジスタ１１７が導通し、図２（ｄ）に示す如く、共通
のプリチャージノードPRが充電されてHighレベルに保持
される。続いてプリチャージ制御信号XPRCがHighレベル
に遷移した後、図２（ｂ）に示す如く、アドレス信号A0
〜An-2、An-1、An、XA0〜XAn-2、XAn-1、XAnがHighレベ
ルもしくはLowレベルのいずれかに確定し、図２（ｃ）
に示す如く、アドレス信号の上位２ビットをデコードし
たアドレスデコード信号BLK０〜BLK３の内、一つのアド
レスデコード信号がHighレベルに遷移し、他の３つのア
ドレスデコード信号はLowレベルに保持される。これに
より、Highレベルに遷移したアドレスデコード信号が入
力するプログラマブル回路に含まれる第１のトランジス
タが導通する。例えば、プログラマブル回路１１８に於
いてプログラムを行なった不良メモリセルに対応するア
ドレスがアクセスされた場合、アドレスデコード信号BL
K０がHighレベルに遷移し、アドレスデコード信号BLK１
〜BLK３はLowレベルに保持される。従って、アドレスデ
コード信号BLK０が入力している第１のトランジスタ１
１０が導通し、他のプログラマブル回路１１９〜１２１
に含まれる第１のトランジスタは非導通となる。第２の
トランジスタ１１１〜１１６の内、アドレス信号A0〜An
-2、XA0〜XAn-2によりゲート電位がHighレベルとなり導
通状態の第２のトランジスタのドレインに接続されるヒ
ューズは全て切断されているため、図２（ｄ）の破線に
示す如く、共通のプリチャージノードPRはHighレベルに
保持される。また、プログラマブル回路１１８に於いて
プログラムを行なった不良メモリセルに対応するアドレ
ス以外のアドレスがアクセスされた場合、第２のトラン
ジスタ１１１〜１１６の内、アドレス信号A0〜An-2、XA
0〜XAn-2によりゲート電位がHighレベルとなり導通状態
のトランジスタのドレインに接続されているヒューズの
内、切断されていないヒューズを通じて、共通のプリチ
ャージノードPRに充電されていた電荷が放電され、共通
のプリチャージノードPRは図２（ｄ）の実線に示す如
く、Lowレベルに遷移する。

【００２５】以下同様に、プログラマブル回路１１９〜
１２１に於いてプログラムを行なった不良メモリセルに
対応するアドレスがアクセスされた場合、共通のプリチ
ャージノードPRは図２（ｄ）の破線に示す如く、Highレ
ベルに保持される。即ち、プログラマブル回路１１８〜
１２１に置いてプログラムを行なった不良メモリセルに
対応するアドレスのいずれかがアクセスされた場合、共
通のプリチャージノードPRがHighレベルに保持され、冗
長回路活性化信号SPEは図２（ｅ）の破線に示す如く、H
ighレベルに保持される。その後、図２（ｆ）に示す如
く、クロック信号CLKがHighレベルに遷移し、冗長回路
ドライブ信号SPAREが図２（ｇ）の破線に示す如く、Hig
hレベルに遷移し、冗長メモリセル（不図示）をアクセ
スする。同時に、通常回路ドライブ信号NORMALが図２
（ｈ）の破線に示す如く、Lowレベルに保持され、通常
メモリセル（不図示）のアクセスは行なわれない。

【００２６】また、プログラマブル回路１１８〜１２１
に置いてプログラムを行なった不良メモリセルに対応す
るアドレス以外のアドレスがアクセスされた場合、共通
のプリチャージノードPRは図２（ｄ）の実線に示す如
く、Lowレベルに遷移し、冗長回路活性化信号SPEは図２
（ｅ）の実線に示す如く、Lowレベルに遷移する。従っ
て、その後、図２（ｆ）に示す如く、クロック信号CLK
がHighレベルに遷移すると、冗長回路ドライブ信号SPAR
Eは図２（ｇ）の実線に示す如く、Lowレベルに保持さ
れ、冗長メモリセル（不図示）のアクセスは行なわれな
い。同時に、通常回路ドライブ信号NORMALが図２（ｈ）
の実線に示す如く、Highレベルに遷移し、通常メモリセ
ル（不図示）のアクセスが行なわれる。

【００２７】以上の様に本発明の第１の実施例によれ
ば、全メモリアクセスの殆どを占める通常メモリアクセ
スの際に、一箇所のノード、即ち、共通のプリチャージ
ノードPRのみで充放電が行なわれる様に回路を構成する
ことにより、消費電力の低減が可能である。

【００２８】また、プリチャージを行なう第３のトラン
ジスタが必要である箇所を一箇所のみとし、且つ、アド
レス信号の一部のビットを予めデコードした信号により
第１のトランジスタを選択して、一つの不良メモリセル
に対応するアドレスのプログラムに要するヒューズ本数
を削減することにより、マスクパターンレイアウト時の
占有面積を縮小することが可能である。マスクパターン
レイアウト時の占有面積を縮小することが可能である。

【００２９】（実施例２）図３本発明の第２の実施例に
於ける半導体集積回路の回路構成図を示し、図４は図３
に示す本発明の第２の実施例に於ける動作タイミングチ
ャートを示す。

【００３０】図３に於いて、A0、A1、……An-2、An-1、
Anは不良メモリセルをアクセスするアドレス信号であ
り、XA0、XA1、……XAn-2、XAn-1、XAnはそれぞれA0、A
1、……An-2、An-1、Anと論理的に相補的なレベルの信
号である。１５０〜１５３はアドレス信号の上位２ビッ
トの信号An、An-1、XAn、XAn-1の内、２つのアドレス信
号を入力し、アドレスデコード信号BLK０〜BLK３を出力
するANDゲートである。１５４〜１５９は冗長回路使用
時にレーザ光線によって切断するヒューズである。１６
０はゲートがアドレスデコード信号をBLK０に接続さ
れ、ソースが共通のプリチャージノードPRに接続され、
ドレインがヒューズ１５４〜１５９の一端が共通に接続
されるプリチャージノードSPR0に接続されている第１の
トランジスタである。

【００３１】１６１〜１６６はゲートがアドレス信号XA
0、XA1、……XAn-2に接続され、ソースが接地され、ド
レインが第５のトランジスタ１７０〜１７５を介してヒ
ューズ１５４〜１５９の他端に接続されている第２のト
ランジスタである。１６７はゲートがプリチャージ制御
信号XPRCに接続され、ソースが電源電位に接続され、ド
レインが共通のプリチャージノードPRに接続されている
第３のトランジスタである。

【００３２】１６８はプリチャージ制御信号XPRCを入力
し、プリチャージ制御信号XPRCの反転信号を出力するイ
ンバータである。１６９はゲートがプリチャージ制御信
号XPRCの反転信号に接続され、ソースが電源電位に接続
され、ドレインがプリチャージノードSPR0に接続されて
いる第４のトランジスタである。１７０〜１７５はゲー
トがアドレスデコード信号BLK０に接続され、ソースが
第２のトランジスタ１６１〜１６６のドレインに接続さ
れ、ドレインがヒューズ１５４〜１５９の他端に接続さ
れている第５のトランジスタである。ここで、第１のト
ランジスタ１６０、第２のトランジスタ１６１〜１６
６、第４のトランジスタ１６９及び、第５のトランジス
タ１７０〜１７５はNチャネルトランジスタであり、第
３のトランジスタ１６７はPチャネルトランジスタであ
る。

【００３３】１７６はヒューズ１５４〜１５９、第１の
トランジスタ１６０、第４のトランジスタ１６９及び、
第５のトランジスタ１７０〜１７５から成り、一つの不
良メモリセルに対応するアドレスをプログラムするプロ
グラマブル回路である。１７７〜１７９はプログラマブ
ル回路１７６が示す破線で囲まれた回路部分と同様の回
路を有するプログラマブル回路であり、プログラマブル
回路１７７〜１７９が有する第１のトランジスタのゲー
トにはそれぞれアドレスデコード信号BLK１〜BLK３が接
続され、ドレインが共通のプリチャージノードPRに接続
されている。また、プログラマブル回路１７７〜１７９
が有する第５のトランジスタのソースは第２のトランジ
スタ１６１〜１６６のドレインに共通に接続されてい
る。１８０は共通のプリチャージノードPRを入力し、冗
長回路活性化信号SPEを出力するバッファである。１８
１は冗長回路活性化信号SPEを入力し冗長回路活性化信
号SPEの反転信号を出力するインバータである。１８２
は冗長回路活性化信号SPEとクロック信号CLKを入力し、
冗長回路ドライブ信号SPAREを出力するドライバであ
る。１８３は冗長回路活性化信号SPEの反転信号とクロ
ック信号CLKを入力し、通常回路ドライブ信号NORMALを
出力するドライバである。

【００３４】以上の様に構成された本発明の第２の実施
例の半導体集積回路について、以下その動作を説明す
る。

【００３５】不良メモリセルに対応するアドレスの最下
位ビットが０の場合、同一アドレスがアクセスされる
と、アドレス信号A0がLowレベルになり、アドレス信号X
A0がHighレベルになる。即ち、第２のトランジスタ１６
１が非導通となり、第２のトランジスタ１６２が導通す
る。従って、冗長回路を使用する場合、ヒューズ１５５
をレーザ光で切断する。逆に、不良メモリセルに対応す
るアドレスの最下位ビットが１の場合、同一アドレスが
アクセスされると、アドレス信号A0がHighレベルにな
り、アドレス信号XA0がLowレベルになる。即ち、第２の
トランジスタ１６１が導通し、第２のトランジスタ１６
２が非導通となる。従って、冗長回路を使用する場合、
ヒューズ１５４をレーザ光線で切断する。以下、A1とXA
1、A2とXA2、……An-2とXAn-2に関しても同様にヒュー
ズの切断が行なわれ、２（ｎ−２）個のヒューズの内、
（ｎ−２）個のヒューズが切断されて一つの不良メモリ
セルに対応するアドレスがプログラムされる。即ち、プ
ログラマブル回路１７６に於いて一つの不良メモリセル
を冗長メモリセルに置換することが可能であり、図３に
示す本発明の第２の実施例の半導体集積回路に於いて
は、四つの不良メモリセルを冗長メモリセルに置換する
ことができる。

【００３６】図４は同実施例の動作タイミングチャート
である。図３に示す本発明の第２の実施例の半導体集積
回路が動作すると、先ず、図４（ａ）に示す如く、プリ
チャージ制御信号XPRCがLowレベルの期間に第３のトラ
ンジスタ１６７が導通し、図４（ｄ）に示す如く、共通
のプリチャージノードPRが充電されてHighレベルに保持
される。同時に、図４（ｅ）に示す如く、インバータ１
６８が出力するプリチャージ制御信号XPRCの反転信号に
よりプリチャージノードSPR０が充電されてHighレベル
に保持される。

【００３７】続いてプリチャージ制御信号XPRCがHighレ
ベルに遷移した後、図４（ｂ）に示す如く、アドレス信
号A0〜An-2、An-1、An、XA0〜XAn-2、XAn-1、XAnがHigh
レベルもしくはLowレベルのいずれかに確定し、図４
（ｃ）に示す如く、アドレス信号の上位２ビットをデコ
ードしたアドレスデコード信号BLK０〜BLK３の内、一つ
のアドレスデコード信号がHighレベルに遷移し、他の３
つのアドレスデコード信号はLowレベルに保持される。
これにより、Highレベルに遷移したアドレスデコード信
号が入力するプログラマブル回路に含まれる第１のトラ
ンジスタと第５のトランジスタが導通する。例えば、プ
ログラマブル回路１７６に於いてプログラムを行なった
不良メモリセルに対応するアドレスがアクセスされた場
合、アドレスデコード信号BLK０がHighレベルに遷移
し、アドレスデコード信号BLK１〜BLK３はLowレベルに
保持される。従って、アドレスデコード信号BLK０が入
力している第１のトランジスタ１６０及び、第５のトラ
ンジスタ１７０〜１７５が導通し、他のプログラマブル
回路１７７〜１７９に含まれる第１のトランジスタ及
び、第５のトランジスタは非導通となる。

【００３８】第２のトランジスタ１６１〜１６６の内、
アドレス信号A0〜An-2、XA0〜XAn-2によりゲート電位が
Highレベルとなり導通状態の第２のトランジスタのドレ
インと第５のトランジスタ１７０〜１７５を介して接続
されるヒューズは全て切断されているため、図４（ｄ）
の破線及び、図４（ｅ）の破線に示す如く、共通のプリ
チャージノードPR及び、プリチャージノードSPR０はHig
hレベルに保持される。ここで、第１のトランジスタ
１６０がアドレスデコード信号BLK０がHighレベルに遷
移することにより導通し、共通のプリチャージノードPR
に予め充電された電荷の再配分がおこなわれるが、予め
プリチャージノードSPR０を充電することにより、共通
のプリチャージノードPRの一時的な電位降下は生じな
い。

【００３９】また、プログラマブル回路１７６に於いて
プログラムを行なった不良メモリセルに対応するアドレ
ス以外のアドレスがアクセスされた場合、第２のトラン
ジスタ１６１〜１６６の内、アドレス信号A0〜An-2、XA
0〜XAn-2によりゲート電位がHighレベルとなり導通状態
のトランジスタのドレインと第５のトランジスタ１７０
〜１７５を介して接続されているヒューズの内、切断さ
れていないヒューズ及び、第５のトランジスタを通じ
て、共通のプリチャージノードPR及び、プリチャージノ
ードSPR０に充電されていた電荷の放電がおこなわれ、
共通のプリチャージノードPRは図４（ｄ）の実線及び、
図４（ｅ）の実線に示す如く、Lowレベルに遷移する。

【００４０】以下同様に、プログラマブル回路１７７〜
１７９に於いてプログラムを行なった不良メモリセルに
対応するアドレスがアクセスされた場合、共通のプリチ
ャージノードPR及び、プリチャージノードSPR０は図４
（ｄ）の破線及び、図４（ｅ）の破線に示す如く、High
レベルに保持される。即ち、プログラマブル回路１７６
〜１７９に於いてプログラムを行なった不良メモリセル
に対応するアドレスのいずれかがアクセスされた場合、
共通のプリチャージノードPR及び、プリチャージノード
SPR０がHighレベルに保持され、冗長回路活性化信号SPE
は図４（ｆ）の破線に示す如く、Highレベルに保持され
る。その後、図４（ｇ）に示す如く、クロック信号CLK
がHighレベルに遷移し、冗長回路ドライブ信号SPAREが
図４（ｈ）の破線に示す如く、Highレベルに遷移し、冗
長メモリセル（不図示）をアクセスする。同時に、通常
回路ドライブ信号NORMALが図４（ｉ）の破線に示す如
く、Lowレベルに保持され、通常メモリセル（不図示）
のアクセスは行なわれない。

【００４１】また、プログラマブル回路１７６〜１７９
に於いてプログラムを行なった不良メモリセルに対応す
るアドレス以外のアドレスがアクセスされた場合、共通
のプリチャージノードPR及び、プリチャージノードSPR
０は図４（ｄ）の実線及び、図４（ｅ）の実線に示す如
く、Lowレベルに遷移し、冗長回路活性化信号SPEは図４
（ｆ）の実線に示す如く、Lowレベルに遷移する。従っ
て、その後、図４（ｇ）に示す如く、クロック信号CLK
がHighレベルに遷移すると、冗長回路ドライブ信号SPAR
Eは図４（ｈ）の実線に示す如く、Lowレベルに保持さ
れ、冗長メモリセル（不図示）のアクセスは行なわれな
い。同時に、通常回路ドライブ信号NORMALが図４（ｉ）
の実線に示す如く、Highレベルに遷移し、通常メモリセ
ル（不図示）のアクセスが行なわれる。

【００４２】以上の様に本発明の第２の実施例によれ
ば、プリチャージノードSPR０を予め充電することによ
り、冗長メモリセルアクセスの際に、アドレス信号確定
後の第１のトランジスタの導通に伴う、共通のプリチャ
ージノードPRの電荷再配分による一時的な電位降下を避
けることが可能であり、図４（ｂ）及び、図４（ｆ）に
示す如く、アドレス確定からクロック信号CLKがHighレ
ベルに遷移するまでの時間間隔が小さい場合にも、冗長
回路ドライブ信号SPARE及び、通常回路ドライブ信号NOR
MALの誤動作を防ぎ、冗長回路の高速動作を可能とす
る。

【００４３】また、全メモリアクセスの殆どを占める通
常メモリアクセスの際に、一箇所のノード、即ち、共通
のプリチャージノードPRおよび、プリチャージノードSP
R０のみで充放電が行なわれる様に回路を構成すること
により、消費電力の低減が可能である。

【００４４】また、プリチャージを行なう第３のトラン
ジスタが必要である箇所を一箇所のみとし、且つ、アド
レス信号の一部のビットを予めデコードした信号により
第１のトランジスタを選択して、一つの不良メモリセル
に対応するアドレスのプログラムに要するヒューズ本数
を削減することにより、マスクパターンレイアウト時の
占有面積を縮小することが可能である。

【００４５】尚、第１及び、第２の実施例に於いて、ア
ドレス信号の上位２ビットを予めデコードし、プログラ
マブル回路数を４つとしたが、このデコードに用いるア
ドレスのビット数及び、プログラマブル回路数に何ら制
限は無い。また、第１のトランジスタ、第２のトランジ
スタ、第４のトランジスタ、及び第５のトランジスタを
Nチャンネルトランジスタとし、第３のトランジスタをP
チャンネルトランジスタとしたが、各トランジスタに関
して、NチャンネルもしくはPチャンネルの限定は行なわ
ない。

【００４６】

【発明の効果】以上説明したように、本発明によれば、
複数のプログラマブル回路に共通のプリチャージノード
のみを充電することにより、通常メモリセルアクセスの
際に、放電される電荷量を削減し、消費電力を低減する
ことが可能であり、且つ、プリチャージに用いるトラン
ジスタの削減及び、アドレス信号の一部のビットを予め
デコードしてプログラマブル回路を選択することによる
ヒューズ本数の削減によりマスクパターンレイアウト時
の占有面積を縮小することが可能である。更に、共通の
プリチャージノード以外に一箇所のノードを充電するこ
とにより、冗長メモリセルアクセスの際に、アドレス信
号確定からクロック信号立ち上がりまでの時間間隔が小
さい場合にも冗長回路ドライブ信号及び通常回路ドライ
ブ信号の誤動作を防ぎ、冗長回路の高速動作を可能とし
ており、その実用的効果は大きい。

【図面の簡単な説明】

【図１】本発明に於ける一実施例の半導体集積回路の回
路構成図である。

【図２】同実施例の動作タイミングチャートである。

【図３】本発明の他の実施例の半導体集積回路の回路構
成図である。

【図４】同実施例の動作タイミングチャートである。

【図５】従来の半導体集積回路の回路構成図である。

【図６】同従来例の動作タイミングチャートである。

【符号の説明】

１００〜１０３、１５０〜１５３ ANDゲート１０４〜１０９、１５４〜１５９ヒューズ１１０、１６０第１のトランジスタ１１１〜１１６、１６１〜１６６第２のトランジスタ１１７、１６７第３のトランジスタ１６９第４のトランジスタ１７０〜１７５第５のトランジスタ

Claims

(57)【特許請求の範囲】

【請求項１】電気的又は機械的に切断可能な複数のヒュ
ーズと、ゲートがメモリセルのアクセスに用いるアドレ
ス信号の一部をデコードしたアドレスデコード信号に接
続され、ドレインが前記複数のヒューズの一端に接続さ
れ、ソースが共通のプリチャージノードに接続された第
１のトランジスタを含むプログラマブル回路を複数備
え、ゲートが前記メモリセルのアクセスに用いるアドレ
ス信号の内、前記デコードに用いたアドレス信号を除い
たアドレス信号に接続され、ソースが第１の電源に接続
され、ドレインが前記ヒューズの他端に接続された第２
のトランジスタと、ゲートがプリチャージ制御信号に接
続され、ソースが第２の電源に接続され、ドレインが前
記共通のプリチャージノードに接続された第３のトラン
ジスタとを備えたことを特徴とする半導体集積回路。
【請求項２】請求項１記載のプログラマブル回路毎に、
ゲートがプリチャージ制御信号に接続され、ソースが第
２の電源に接続され、ドレインが第１のトランジスタの
ドレインが接続するヒューズの一端に接続された第４の
トランジスタと、前記プログラマブル回路毎に、ゲート
がアドレスデコード信号に接続され、ソースが第２のト
ランジスタのドレインに接続され、ドレインが前記ヒュ
ーズの他端に接続される第５のトランジスタとを備えた
ことを特徴とする半導体集積回路。
【請求項３】請求項１または請求項２記載の第１の電源
は接地線であり、第２の電源は外部電源あるいは、内部
回路で発生した、前記第１の電源の電位より高い電位を
持つ電源線であることを特徴とする半導体集積回路。