JPH11224499A

JPH11224499A - 半導体装置、その製造方法およびそのアドレス検出回路

Info

Publication number: JPH11224499A
Application number: JP10022885A
Authority: JP
Inventors: Nobuyuki Nakai; 信行中井; Kazuhiko Shimakawa; 一彦島川
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-02-04
Filing date: 1998-02-04
Publication date: 1999-08-17

Abstract

(57)【要約】【課題】半導体装置において、不良アドレス検出信号
の低消費電力化と、アクセスの高速化、小面積化を実現
できる半導体装置、その製造方法、そのアドレス検出回
路を提供する。【解決手段】システムクロックに同期してアドレス信
号が取り込まれるタイミングと同時にそのアドレスが冗
長救済アドレスか否かが判定できるようにする事によ
り、アクセスの高速化を、またヒューズブロックの充放
電動作をリセット期間のみに限定できる構成にする事に
よる低消費電力化を、一つのアドレスに対して一組のヒ
ューズ素子４１、４２のみでできる構成にする事による
小サイズ化を実現することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ダイナミック型ラ
ンダムアクセスメモリ（以下ＤＲＡＭと称す）などに使
用されるヒューズを用いた冗長救済技術、さらにはクロ
ックで読み出しや書き込みなどの動作が制御されるクロ
ック同期型半導体装置、その製造方法、およびそのアド
レス検出回路に関する。

【０００２】

【従来の技術】近年、システムの高性能化の為、汎用Ｄ
ＲＡＭやシンクロナスＤＲＡＭなどの汎用メモリの高速
化や、さらにはマイクロプロセッサやＡＳＩＣなどとＤ
ＲＡＭを１チップ上に構成することで、ＤＲＡＭとの間
のデータ転送速度を向上させる取り組みが行われてい
る。一方これらの半導体装置は低コスト化という命題が
課せられており、この為製造段階で発生した不良ビット
を予備のメモリセルに置き換える冗長救済技術で歩留り
を向上させる手法が従来より用いられている。

【０００３】従来より用いられている冗長救済回路の構
成要素の一つである不良アドレス検出回路を図８に示
す。１００はレーザー照射により切断が可能なヒューズ
素子、１０１および１０３はＮ型ＭＯＳトランジスタ、
１０２および１０５はＰ型ＭＯＳトランジスタ、１０４
および１０６はインバータを示している。またＰ型ＭＯ
Ｓトランジスタ１０５は、Ｎ型ＭＯＳトランジスタ１０
１の電流駆動能力より小さくなる様、そのトランジスタ
サイズが設定されている。Ａ０，Ａ１，・・・Ａｎはア
ドレス入力信号、ＲＥＮはこの不良アドレス検出回路の
活性化信号、ＲＦＬＧはこの不良アドレス検出回路の出
力信号を示している。上記構成では一つのアドレス入力
に対し、その正相をゲート入力とするＮ型ＭＯＳトラン
ジスタ１０１とそれに直列接続されたヒューズ素子１０
０と、インバータ１０４により逆相とした信号をゲート
入力とするＮ型ＭＯＳトランジスタ１０１とそれに直列
接続されたヒューズ素子１００とを一対にしてアドレス
の個数分ノードＮ１に並列接続されている。

【０００４】一般に冗長救済は不良となるワード線やビ
ット線ペアー単位で、予備のワード線やビット線ペアー
に置き換えられる。従って最大アドレスＡｎは、ワード
線を指定する為に必要なロウ系のアドレス数、またはビ
ット線ペアーを指定する為に必要なカラム系のアドレス
数で規定される。ヒューズ素子１００の内、斜線を付し
たものはレーザー照射により切断した状態を示してい
る。不良アドレスを設定する場合、一つのアドレスに対
し正相および逆相入力で構成されるヒューズ対の内、一
方のヒューズが切断される。本従来例では不良アドレス
として、（Ａｎ，・・・Ａ１，Ａ０）＝（１，・・・，
１，１）を設定した場合を例示している。

【０００５】上記構成において、その動作を図９のタイ
ミング図を用いて説明する。最初に不良アドレス、即ち
（Ａｎ，・・・Ａ１，Ａ０）＝（１，・・・，１，１）
が選択される場合について説明する。まずＴ１の期間Ｒ
ＥＮにＬレベルが入力される。図８に示すＰ型ＭＯＳト
ランジスタ１０２はオンし、Ｎ型ＭＯＳトランジスタ１
０３はオフする為ノードＮ１はＨレベルにプリチャージ
される。従ってインバータ１０６の出力ＲＦＬＧはＬレ
ベルとなり、ＲＦＬＧをゲート入力とするＰ型ＭＯＳト
ランジスタ１０５もオン状態が設定される。またこの期
間Ｔ１内にアドレスＡ０，Ａ１，・・・Ａｎは次にアク
セスを行うアドレス、即ち（Ａｎ，・・・Ａ１，Ａ０）
＝（１，・・・，１，１）が設定される。次にＴ２の期
間でＲＥＮはＨレベルが入力される。図８に示すＰ型Ｍ
ＯＳトランジスタ１０２はオフし、Ｎ型ＭＯＳトランジ
スタ１０３はオンする。この時、アドレス信号が正相で
入力されるＮ型ＭＯＳトランジスタ１０１はオンする
が、これに直列接続されたヒューズ素子１００は全て切
断されている為、この経路からの電流は流れない。

【０００６】一方、アドレス信号をインバータ１０４を
介して逆相で入力されるＮ型ＭＯＳトランジスタ１０１
は、全てＬレベルが印加される為オフしこの経路からの
電流も流れない。ノードＮ１をインバータ１０６で反転
した信号を入力とするＰ型ＭＯＳトランジスタ１０５は
オン状態を保ち、従ってノードＮ１はＨレベルにプリチ
ャージされたまま保持され、ＲＦＬＧは不良アドレス検
出を指示するＬレベルが出力される。次にＴ３の期間で
はＴ１の期間と同様に、次のアクセス動作に備えてプリ
チャージが行われる。

【０００７】次に正常なアドレスとして上記不良アドレ
スと最下位アドレスＡ０のみが異なる（Ａｎ，・・・Ａ
１，Ａ０）＝（１，・・・，１，０）が入力される場合
を例に説明する。まずＴ１の期間は不良アドレスが入力
された場合と同様に、ノードＮ１はＨレベルにプリチャ
ージされる。同様にインバータ１０６の出力ＲＦＬＧは
Ｌレベルとなり、ＲＦＬＧをゲート入力とするＰ型ＭＯ
Ｓトランジスタ１０５もオン状態が設定される。またこ
の期間Ｔ１内にアドレスＡ０，Ａ１，・・・Ａｎは次に
アクセスを行うアドレス、即ち（Ａｎ，・・・Ａ１，Ａ
０）＝（１，・・・，１，０）が設定される。次にＴ２
の期間でＲＥＮはＨレベルが入力される。図８に示すＰ
型ＭＯＳトランジスタ１０２はオフし、Ｎ型ＭＯＳトラ
ンジスタ１０３はオンする。またアドレスＡ１〜Ａｎの
入力状態は、上記不良アドレス入力状態と同一である
為、ヒューズ素子１００およびＮ型ＭＯＳトランジスタ
１０１を介しての電流経路は発生しない。一方アドレス
信号Ａ０はＬレベルの為、アドレス信号Ａ０をインバー
タ１０４を介して逆相で入力されるＮ型ＭＯＳトランジ
スタ１０１はオンし、またこれに直列接続されたヒュー
ズ素子１００も切断されていない為電流経路が発生す
る。ノードＮ１をインバータ１０６で反転した信号を入
力とするＰ型ＭＯＳトランジスタ１０５は、Ｔ２の初期
段階はオン状態であるが、Ｐ型ＭＯＳトランジスタ１０
５よりＮ型ＭＯＳトランジスタ１０１の電流駆動能力が
高くなるよう設定されている為、最終的にノードＮ１は
Ｌレベルに、ＲＦＬＧは正常アドレス検出を指示するＨ
レベルが時間Ｔｄ経過後に出力され、Ｐ型ＭＯＳトラン
ジスタ１０５はオフする。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来の不良アドレス検出回路では正常アドレスを検出する
場合、ＨレベルにプリチャージされたノードＮ１の電荷
を、オン状態にあるＰ型ＭＯＳトランジスタ１０５に対
抗しながら、ヒューズ素子１００およびオン状態のＮ型
ＭＯＳトランジスタ１０１を介してグランドへ引き抜く
動作を行う。入力されるアドレスの組み合わせによっ
て、ｎ個のオン状態Ｎ型ＭＯＳトランジスタ１０１の
内、ワーストケースでは（例えば上記説明の（Ａｎ，・
・・Ａ１，Ａ０）＝（１，・・・，１，０）の場合）単
一のヒューズ素子１００およびＮ型ＭＯＳトランジスタ
１０１のみで引き抜く動作を行う場合その検出時間Ｔｄ
は最大となる。即ち入力されるアドレスの組み合わせに
よりアクセスタイムに差が生じる場合が発生する。ま
た、ノードＮ１の浮遊容量を極力低減することが高速化
のため必要であるが、ヒューズ素子とトランジスタ形成
領域を余り近接して配置できないことなどから、高速動
作を妨げる要因となっていた。

【０００９】また上記不良アドレス検出回路は、ワード
線やビット線の不良救済単位毎に設けられる。１０２４
ビット線ペアーで構成されたＤＲＡＭの場合、ビット線
の救済用には例えば４ビット線ペアー単位で４組程度の
予備メモリセル群を備える。即ち上記不良アドレス検出
回路は４個備える事になる。この場合不良アドレスをア
クセスする確率は高々１．５％（＝４×４／１０２４）
程度であるにもかかわらず、上記の不良アドレス検出回
路では大半の正常アドレスをアクセスする場合も毎回、
期間Ｔ１でのプリチャージと期間Ｔ２でのディスチャー
ジを繰り返す為、無駄な充放電電流が発生し低消費電力
化を阻害していた。

【００１０】さらには半導体装置の製造技術は、その微
細化技術の進歩により集積度は飛躍的に向上している
が、ヒューズ素子の配置ピッチや大きさはレーザートリ
マ装置の機械的精度や性能で制約されるため従来よりあ
まり縮小化出来ず、半導体装置の縮小化を妨げる一因と
なっていた。

【００１１】

【課題を解決するための手段】この課題を解決するため
に本発明は、システムクロックに同期してアドレス信号
が取り込まれるタイミングと同時にそのアドレスが冗長
救済アドレスか否かが判定できるようにする事によりア
クセスの高速化を、またヒューズブロックの充放電動作
をリセット期間のみに限定できる構成にする事による低
消費電力化を、一つのアドレスに対して一つのヒューズ
素子のみでできる構成にする事による小サイズ化を実現
したものである。

【００１２】

【発明の実施の形態】以下、この発明の実施形態につい
て図面に基づいて説明する。

【００１３】（実施の形態１）図１は本発明の第１の実
施の形態の半導体装置の構成を示すブロック図である。
１は半導体集積回路、２は本発明のＤＲＡＭマクロセ
ル、３はロジック回路セル、４はＳＲＡＭマクロセル、
５はＰＬＬセル、６はパッドと入出力インターフェース
回路で構成されたＩ／Ｏセルを示している。ＤＲＡＭマ
クロセル２、ロジック回路セル３、ＳＲＡＭマクロセル
４、ＰＬＬセル５、ＩＯセル６は、それぞれ互いに結線
されている。なお、結線部分については図面は省略す
る。

【００１４】図２はＤＲＡＭマクロセル２の詳細ブロッ
ク図を示している。７は容量素子とＮ型ＭＯＳトランジ
スタで構成された１Ｔ１Ｃ型のメモリセルと、その読み
出しおよび再書き込みを行うセンスアンプをマトリック
ス状に配列されたメモリセル領域、８は前記メモリセル
領域７のワード線を選択動作をするロウデコーダ、９は
前記メモリセル領域７のビット線対を選択動作をするカ
ラムデコーダ、１０は前記メモリセル領域７のセンスア
ンプで読み出されたデータを選択出力する為のメインア
ンプ、１１は前記メインアンプ１０で読み出されたデー
タをＤＲＡＭマクロセル２の外部へ出力または書き込み
の為のインターフェース回路、１２はＤＲＡＭマクロセ
ル２への信号を制御するための入力選択回路、１３はア
ドレス入力信号からそのアドレスが不良アドレスと一致
するか否かを判定しその結果をもとに冗長判定信号を出
力する冗長救済回路、１４は前記アドレス入力信号と前
記冗長救済回路１３の出力である冗長救済判定信号をも
とに、前記ロウデコーダ８および前記カラムデコーダ９
を選択的に駆動するプリデコーダ、１５は前記ＤＲＡＭ
マクロセル２全体の各種動作を制御する為の信号を発生
する制御回路、１６はＤＲＡＭマクロセル２を自己診断
するためのＢＩＳＴ回路である。また冗長救済回路１３
はヒューズ素子で構成された不良アドレスプログラム回
路１３ａと、アドレス入力信号からそのアドレスが不良
アドレスと一致するか否かを判定する不良アドレス検出
回路１３ｂで構成されている。

【００１５】図３はＤＲＡＭマクロセル２の読み出し動
作を例に、その主要信号のタイミングチャートを示して
いる。ＣＬＫはシステムクロック信号で全ての動作はこ
のクロック信号がＬレベルからＨレベルに変化するタイ
ミングに同期して制御される。ＮＲＡＳはロウ系のアド
レス信号を制御する負論理のＲＡＳ信号を示し、ＮＣＡ
Ｓはカラム系のアドレス信号を制御する負論理のＣＡＳ
信号を示している。これらの動作は、まずＴ１で示すタ
イミングに同期してロウ系のアドレス信号が取り込まれ
内部でラッチされ、ワード線の選択やセンスアンプの活
性化動作が行われる。

【００１６】次にＴ２で示すタイミングに同期してカラ
ム系のアドレス信号が取り込まれ内部でラッチされ、カ
ラムデコーダの選択やメインアンプの活性化が行われ
る。また図３に示すＴ２のタイミングからｔＡＣ経過後
データ出力端子（前記インターフェース回路１１内の端
子）からデータ出力が行われる。さらにＴ３で示すタイ
ミングに同期してプリチャージ動作が行われる。

【００１７】以上のように本発明のＤＲＡＭマクロセル
２は、３クロックで１回の読み出しまたは書き込み動作
を完了することができる。またロウ系アドレスで代表的
に示したｔＳはロウ系アドレス信号のクロック信号に対
するセットアップ時間を示している。同様にｔＨはロウ
系アドレス信号のクロック信号に対するホールド時間を
示している。なお、ＤＲＡＭマクロセル２は例えばクロ
ックサイクル時間＝２５ｎｓ、ｔＡＣ＝１０ｎｓ、ｔＳ
＝５ｎｓ、ｔＨ＝５ｎｓで動作することができる。

【００１８】図４は本発明の第１の実施の形態である不
良アドレスプログラム回路１３ａの詳細回路図を示して
いる。４１、４２および４８はレーザー照射により切断
が可能なヒューズ素子、４３、４４および４６はＰ型Ｍ
ＯＳトランジスタ、４７はＮ型ＭＯＳトランジスタ、４
５はインバータ、５０は２入力ＮＡＮＤ回路を示してい
る。また前記Ｐ型ＭＯＳトランジスタ４６は、前記Ｎ型
ＭＯＳトランジスタ４７の電流駆動能力より小さくなる
様、そのトランジスタサイズが設定されている。

【００１９】ＡＸ０Ｓ，ＡＸ１Ｓ・・・ＡＸ７Ｓは不良
アドレスプログラム回路１３ａの第１の出力である不良
アドレス設定信号、ＮＲＥＳＥＴはリセット信号、ＮＸ
ＳＰＥ０は第２の出力である冗長救済設定信号を示して
いる。前記ヒューズ素子４１と前記ヒューズ素子４２の
配置個数は、３９で示す一端をノードＮ３に接続された
前記ヒューズ素子４１とこれに直列接続された前記ヒュ
ーズ素子４２を一組として、図２のメモリ領域７に発生
した不良箇所を指定するために必要なアドレス数ほど配
置される。また前記ヒューズ４８の配置個数は、４０で
示す前記ヒューズ４８と前記Ｐ型ＭＯＳトランジスタ４
４、４６と前記Ｎ型ＭＯＳトランジスタ４７と前記イン
バータ４５と前記２入力ＮＡＮＤ回路５０が一組配置さ
れる。

【００２０】本実施の形態のＤＲＡＭマクロセルではロ
ウ系（ワード線系）不良箇所はロウ系アドレスＡ０，Ａ
１・・・Ａ７の８ビットのアドレスで指定することがで
きる。図４に示す前記不良アドレスプログラム回路１３
ａはロウ系の不良アドレス設定を例示しており、前記ヒ
ューズ素子４１と前記ヒューズ素子４２の組は８組配置
されており、ＡＸ０Ｓ，ＡＸ１Ｓ・・・ＡＸ７Ｓは各々
ロウ系アドレスＡ０，Ａ１・・・Ａ７に対応している。

【００２１】次に不良アドレスのプログラム方法を説明
する。前記ヒューズ素子４１、４２、４８は従来よく知
られている手法でレーザートリマー装置を用いて所定エ
ネルギーのレーザーを照射することで切断される。切断
箇所は不良アドレスＡｎ（ｎ＝０〜７）に対して前記不
良アドレスプログラム回路１３ａの出力ＡＸｎＳ（ｎ＝
０〜７）が各々一致するよう前記ヒューズ素子４１また
は前記ヒューズ素子４２の一方を切断する。即ち不良ア
ドレスＡｎ＝０の場合、前記ヒューズ素子４１を切断
し、不良アドレスＡｎ＝１の場合、前記ヒューズ素子４
２を切断する。また不良アドレスを設定する場合は前記
ヒューズ素子４８も切断する。図４は不良アドレスとし
て（Ａ７，Ａ６，Ａ５，Ａ４，Ａ３，Ａ２，Ａ１，Ａ
０）＝（１，１，１，１，１，１，１，１）がプログラ
ムされた場合を例示しており、前記ヒューズ素子４２お
よび前記ヒューズ素子４８に付した斜線は、レーザート
リマー装置で切断された状態を示している。この設定で
は（ＡＸ７Ｓ，ＡＸ６Ｓ，ＡＸ５Ｓ，ＡＸ４Ｓ，ＡＸ３
Ｓ，ＡＸ２Ｓ，ＡＸ１Ｓ，ＡＸ０Ｓ）＝（１，１，１，
１，１，１，１，１）およびＮＸＳＰＥ０＝０が出力さ
れる。

【００２２】また、冗長救済を必要とせず従って不良ア
ドレスのプログラム設定を必要としない場合は、前記ヒ
ューズ素子４１、４２、４８の何れも切断を行わない。
この場合は（ＡＸ７Ｓ，ＡＸ６Ｓ，ＡＸ５Ｓ，ＡＸ４
Ｓ，ＡＸ３Ｓ，ＡＸ２Ｓ，ＡＸ１Ｓ，ＡＸ０Ｓ）＝
（０，０，０，０，０，０，０，０）およびＮＸＳＰＥ
０＝１が出力される。

【００２３】次に不良アドレス検出回路１３ｂの詳細回
路を図６を用いて説明する。図６において不良アドレス
プログラム回路１３ａは、図４で説明した回路を示して
いる。この前記不良アドレスプログラム回路１３ａの出
力ＡＸｎＳ（ｎ＝０〜７）と、ロウ系アドレス入力Ａｎ
（ｎ＝０〜７）は排他的論理和回路５２に入力され、そ
の出力は３入力ＮＯＲ回路５３へ入力される。さらにそ
の出力は３入力ＮＡＮＤ回路５４に入力され、その出力
は最終的にはクロックのＬ→Ｈへの変化点で入力データ
をラッチできるロードホールド型フリップフロップ（以
下ＦＦと称す）５１に入力される。なおアドレス入力Ａ
６およびＡ７が関係する前記３入力ＮＯＲ回路５３は、
アドレス入力Ａ６およびＡ７が関係する２個の前記排他
的論理和回路５２の出力と前記不良アドレスプログラム
回路１３ａの前記冗長救済設定信号ＮＸＳＰＥ０を入力
としている。

【００２４】またＡ０，Ａ１・・・Ａ７は、前記ＤＲＡ
Ｍマクロセル２へのロウ系アドレス入力アドレス入力信
号、ＲＦＬＧはＬレベル時不良アドレス検出を指示し、
Ｈレベル時正常アドレス検出を指示する前記不良アドレ
ス検出回路１３ｂの出力信号、ＣＬＫはシステムクロッ
ク信号、ＲＡＣＦはＲＡＳ系アドレス取り込み時Ｌレベ
ルとなるＦＦ５１の制御信号を示している。

【００２５】以上のように構成された冗長救済回路１３
について、その動作を図７を参照しながら説明する。

【００２６】図７（ａ）は、冗長救済を必要とせず従っ
て不良アドレスのプログラム設定を行っていない場合の
動作を示している。まず電源投入時に発生されるパワー
オンリセット信号または、システムを初期化する為のシ
ステムリセット信号に同期してＴ１で示す期間、前記リ
セット信号ＮＲＥＳＥＴにＬレベルが与えられる。この
時図４に示す前記Ｐ型ＭＯＳトランジスタ４４はオン、
前記Ｎ型ＭＯＳトランジスタ４７はオフする為、前記２
入力ＮＡＮＤ回路５０の入力であるノードＮ２はＨレベ
ルにプリチャージされる。また前記インバータ４５の出
力はＬレベルとなるため前記Ｐ型ＭＯＳトランジスタ４
６もオンする。一方前記２入力ＮＡＮＤ回路５０のもう
一方の入力ＮＲＥＳＥＴがＬの為、その出力ＮＸＳＰＥ
０はＨレベルが出力され、従って前記Ｐ型ＭＯＳトラン
ジスタ４３はオフする。図４の前記不良アドレスプログ
ラム回路１３ａにおいて、前記ヒューズ素子４１、４
２、４８は何れも切断されていない。従って導通経路が
ＧＮＤから前記ヒューズ素子４２を介し、前記不良アド
レス設定信号ＡＸｎＳ（ｎ＝０〜７）にのみできる為、
前記不良アドレス設定信号ＡＸｎＳ（ｎ＝０〜７）は全
てＬレベルとなる。またこの場合、図４に示す何れのト
ランジスタを介しても電源からＧＮＤへの直流電流経路
は発生しない。また、前記不良アドレス設定信号ＡＸｎ
Ｓ（ｎ＝０〜７）および前記冗長救済設定信号ＮＸＳＰ
Ｅ０を入力とする図６に示す前記不良アドレス検出回路
１３ｂの３入力ＮＯＲ回路５３の一つには、前記ＮＸＳ
ＰＥ０にＨレベルが入力される。前記不良アドレス設定
信号、アドレス入力信号の組み合わせに関係なく、前記
３入力ＮＡＮＤ回路５４の出力はＨレベルに固定され
る。またリセット期間中はクロックＣＬＫも停止してい
る為、前記ＦＦ５１はクロックＣＬＫの停止以前のデー
タがラッチされたままとなる。

【００２７】次に図７（ａ）において通常の動作を示す
Ｔ２の期間においては、前記リセット信号ＮＲＥＳＥＴ
にＨレベルが入力される。図４に示す前記Ｐ型ＭＯＳト
ランジスタ４４はオフ状態になり、前記Ｎ型ＭＯＳトラ
ンジスタ４７はオン状態となり、これに直列接続された
前記ヒューズ素子４８は切断されていない為、前記リセ
ット信号ＮＲＥＳＥＴにＨレベルに変化した時点から１
〜２ｎｓ後に前記ノードＮ２はＬレベルになる。従っ
て、前記ノードＮ２と前記ＮＲＥＳＥＴを入力とする前
記２入力ＮＡＮＤ回路５０の出力である前記ＮＸＳＰＥ
０はＨレベルとなり、前記ＮＸＳＰＥ０を入力とする前
記Ｐ型ＭＯＳトランジスタ４３はオフ状態となる。前記
ヒューズ素子４１，４２は切断されていない為、導通経
路が前記ＧＮＤから前記ヒューズ素子４２を介し、前記
不良アドレス設定信号にのみできる為、前記不良アドレ
ス設定信号は全てＬレベルとなる。また、図６に示す前
記不良アドレス検出回路１３ｂの前記３入力ＮＯＲ回路
５３の一つには、前記ＮＸＳＰＥ０にＨレベルが定常的
に入力される。この為、前記不良アドレス設定信号、ア
ドレス入力信号の組み合わせに関係なく、前記３入力Ｎ
ＡＮＤ回路５４の出力はＨレベルに固定される。従って
前記ＦＦ５１に前記ＣＬＫのタイミングで、前記３入力
ＮＡＮＤ回路５４の出力Ｈレベルが取り込まれ、前記Ｒ
ＦＬＧは正常アドレス検出を指示するＨレベルを出力す
る。

【００２８】図７（ｂ）は上記構成において、第１の実
施の形態の前記不良アドレスプログラム回路１３ａに不
良アドレスが設定された場合の動作を示している。なお
以下では、図４で例示した不良アドレスの設定として、
（Ａ７、・・・Ａ１、Ａ０）＝（１、・・・１、１）の
場合を説明している。

【００２９】まず電源投入時に発生されるパワーオンリ
セット信号または、システムを初期化する為のシステム
リセット信号に同期してＴ１で示す期間、前記リセット
信号ＮＲＥＳＥＴにＬレベルが与えられる。この時図４
に示す前記Ｐ型ＭＯＳトランジスタ４４はオン、前記Ｎ
型ＭＯＳトランジスタ４７はオフする為、前記２入力Ｎ
ＡＮＤ回路５０の入力である前記ノードＮ２はＨレベル
にプリチャージされる。また前記インバータ４５の出力
はＬレベルとなるため前記Ｐ型ＭＯＳトランジスタ４６
もオンする。

【００３０】一方、前記２入力ＮＡＮＤ回路５０のもう
一方の入力である前記ＮＲＥＳＥＴがＬの為、その出力
である前記ＮＸＳＰＥ０はＨレベルが出力され、従って
前記Ｐ型ＭＯＳトランジスタ４３はオフする為、前記ヒ
ューズ素子４１または前記ヒューズ素子４２を介した直
流電流経路は生じない。

【００３１】また、前記不良アドレス設定信号ＡＸｎＳ
（ｎ＝０〜７）および前記冗長救済設定信号ＮＸＳＰＥ
０を入力とする、図６に示す前記不良アドレス検出回路
１３ｂの前記３入力ＮＯＲ回路５３の一つには、前記Ｎ
ＸＳＰＥ０にＨレベルが入力される。前記不良アドレス
設定信号、アドレス入力信号の組み合わせに関係なく、
前記３入力ＮＡＮＤ回路５４の出力はＨレベルに固定さ
れる。またリセット期間中はクロックＣＬＫも停止して
いる為、前記ＦＦ５１はクロックＣＬＫの停止以前のデ
ータがラッチされたままとなる。

【００３２】次に図７（ｂ）において、通常の動作を示
すＴ２の期間の動作について説明する。このＴ２の期間
の内、Ｔ２ａの期間は不良アドレス（Ａ７、・・・Ａ
１、Ａ０）＝（１、・・・１、１）が入力された読み出
し動作を、Ｔ２ｂの期間は前記不良アドレスと最下位ア
ドレスＡ０のみが異なるアドレス入力（Ａ７、・・・Ａ
１、Ａ０）＝（１、・・・１、０）の正常アドレスが入
力された読み出し動作を例示している。まずＴ２の期間
では前記リセット信号ＮＲＥＳＥＴにＨレベルが入力さ
れる。図４に示す前記Ｐ型ＭＯＳトランジスタ４４はオ
フ状態になり、前記Ｎ型ＭＯＳトランジスタ４７はオン
状態となり、これに直列接続された前記ヒューズ素子４
８は切断されている為、前記ノードＮ２はＨレベルを保
持している。前記ノードＮ２を前記インバータ４５で反
転した信号を入力とする前記Ｐ型ＭＯＳトランジスタ４
６はオン状態を保ち、従って前記ノードＮ２はＨレベル
にチャージしたまま保持される。従って、前記ノードＮ
２と前記ＮＲＥＳＥＴを入力とする前記２入力ＮＡＮＤ
回路５０の出力である前記ＮＸＳＰＥ０は定常的にＬレ
ベルが設定され、前記ＮＸＳＰＥ０を入力とする前記Ｐ
型ＭＯＳトランジスタ４３はオン状態となる。前記ヒュ
ーズ素子４１は切断されず、前記ヒューズ素子４２は全
て切断されている為、導通経路が前記電源から前記Ｐ型
ＭＯＳトランジスタ４３を介し、前記不良アドレス設定
信号にできる為、前記不良アドレス設定信号ＡＸｎＳ
（ｎ＝０〜７）は全て、前記リセット信号ＮＲＥＳＥＴ
にＨレベルに変化した時点から５〜１０ｎｓ後、Ｈレベ
ルになり以降はＴ２ｂの期間も含め定常的にＨレベル設
定が保持される。

【００３３】Ｔ２ａで示すサイクルでは前記不良アドレ
ス設定信号（ＡＸ７Ｓ、・・・ＡＸ１Ｓ，ＡＸ０Ｓ）＝
（１、・・・１、１）であるため、前記アドレス入力
（Ａ７、・・・Ａ１、Ａ０）と各アドレスは全て一致す
る為、前記不良アドレス設定信号と前記アドレス入力を
入力とする前記排他的論理和回路５２の出力は全てＬレ
ベルとなる。従って、前記排他的論理和回路５２の出力
を入力とする前記３入力ＮＯＲ回路５３の出力は全てＨ
レベルとなり、前記３入力ＮＯＲ回路５３の出力を入力
とする前記３入力ＮＡＮＤ回路５４の出力はＬレベルと
なる。アドレス入力ＡｎはクロックＣＬＫに対してセッ
トアップ時間として例えば５ｎｓを確保する仕様になっ
ている。一方図６に示す前記排他的論理和回路５２、前
記３入力ＮＯＲ回路５３、前記３入力ＮＡＮＤ回路５４
を経由する遅延時間は約２ｎｓである。従って前記ＦＦ
５１への前記３入力ＮＡＮＤ回路５４からの入力信号
は、前記クロックＣＬＫがＬ→Ｈへ変化するタイミング
では、十分余裕を持ってラッチすることができる。従っ
てクロックの変化点と同時に前記ＲＦＬＧは冗長救済ア
ドレス検出を指示するＬレベルを出力することができ
る。

【００３４】次にＴ２ｂで示すサイクルでは正常アドレ
スとして前記不良アドレスと最下位アドレスＡ０のみが
異なり、従って前記不良アドレス設定信号と前記アドレ
ス入力がＡＸ０ＳとＡ０で一致しない為、前記不良アド
レス設定信号と前記アドレス入力を入力とする前記排他
的論理和回路５２の出力は１つがＨレベルとなる。従っ
て、前記排他的論理和回路５２の出力を入力とする前記
３入力ＮＯＲ５３回路の出力は１つがＬレベルとなり、
前記３入力ＮＯＲ回路５３の出力を入力とする前記３入
力ＮＡＮＤ回路５４の出力はＨレベルとなる。従って冗
長救済アドレス検出する場合の説明と同じ理由で前記Ｆ
Ｆ５１に前記クロックＣＬＫがＬ→Ｈへ変化するタイミ
ングで、前記３入力ＮＡＮＤ回路５４の出力Ｈレベルが
ラッチすることができる。従ってクロックの変化点と同
時に前記ＲＦＬＧは正常アドレス検出を指示するＨレベ
ルを出力することができる。

【００３５】（実施の形態２）図５は本発明の不良アド
レスプログラム回路１３ａの第２の実施の形態を示して
いる。

【００３６】図５の６１および６２はレーザー照射によ
り切断が可能なヒューズ素子、６３および６５および６
６および６８はＰ型ＭＯＳトランジスタ、６４および６
７はインバータ、６９はＮＡＮＤ、７０はＮ型ＭＯＳト
ランジスタを示している。また前記Ｐ型ＭＯＳトランジ
スタ６５および前記Ｐ型ＭＯＳトランジスタ６８は、前
記Ｎ型ＭＯＳトランジスタ７０の電流駆動能力より小さ
くなる様、そのトランジスタサイズが設定されている。

【００３７】ＡＸ０Ｓ，ＡＸ１Ｓ・・・ＡＸ７Ｓは不良
アドレスプログラム回路１３ａの第１の出力である不良
アドレス設定信号、ＮＲＥＳＥＴはリセット信号、ＮＸ
ＳＰＥ０は第２の出力である冗長救済設定信号を示して
いる。

【００３８】前記ヒューズ素子６１の配置個数は、５９
で示す前記Ｐ型ＭＯＳトランジスタ６３、６５と前記イ
ンバータ６４および前記ヒューズ６１で構成される基本
単位を一組として、図２のメモリ領域７に発生した不良
箇所を指定するために必要なアドレス数ほど配置され
る。また前記ヒューズ６２の配置個数は、６０で示す前
記ヒューズ６２と前記Ｐ型ＭＯＳトランジスタ６６、６
８と前記インバータ６７と前記２入力ＮＡＮＤ回路６９
が１組配置される。

【００３９】本実施の形態のＤＲＡＭマクロセルではロ
ウ系（ワード線系）不良箇所はロウ系アドレスＡ０，Ａ
１・・・Ａ７の８ビットのアドレスで指定することがで
きる。図５に示す不良アドレスプログラム回路１３ａは
ロウ系の不良アドレス設定を例示しており、上記基本単
位が８組配置されており、ＡＸ０Ｓ，ＡＸ１Ｓ・・・Ａ
Ｘ７Ｓは各々ロウ系アドレスＡ０，Ａ１・・・Ａ７に対
応している。

【００４０】次に不良アドレスのプログラム方法を説明
する。前記ヒューズ素子６１、６２はレーザートリマー
装置で所定エネルギーのレーザーを照射することで切断
される。切断箇所は不良アドレスＡｎ（ｎ＝０〜７）
が”１”となるビットのみ前記ヒューズ素子６１を切断
する。また不良アドレスを設定する場合は前記ヒューズ
素子６２も切断する。図５は不良アドレスとして（Ａ
７，Ａ６，Ａ５，Ａ４，Ａ３，Ａ２，Ａ１，Ａ０）＝
（１，０，１，０，１，０，１，０）がプログラムされ
た場合を例示しており、前記ヒューズ素子６１および前
記ヒューズ素子６２に付した斜線は、レーザートリマー
装置で切断された状態を示している。この設定では（Ａ
Ｘ７Ｓ，ＡＸ６Ｓ，ＡＸ５Ｓ，ＡＸ４Ｓ，ＡＸ３Ｓ，Ａ
Ｘ２Ｓ，ＡＸ１Ｓ，ＡＸ０Ｓ）＝（１，０，１，０，
１，０，１，０）およびＮＸＳＰＥ０＝０が出力され
る。

【００４１】また、冗長救済を必要とせず従って不良ア
ドレスのプログラム設定を必要としない場合は、前記ヒ
ューズ素子６１、６２の何れも切断を行わない。この場
合は（ＡＸ７Ｓ，ＡＸ６Ｓ，ＡＸ５Ｓ，ＡＸ４Ｓ，ＡＸ
３Ｓ，ＡＸ２Ｓ，ＡＸ１Ｓ，ＡＸ０Ｓ）＝（０，０，
０，０，０，０，０，０）およびＮＸＳＰＥ０＝１が出
力される。

【００４２】上記構成においてその動作は、第１の実施
の形態で示した図４の不良アドレスプログラム回路にお
ける第２の出力ＮＸＳＰＥ０を発生する回路部と同一で
あり、リセット期間におけるプリチャージと、リセット
期間終了後ヒューズが切断されている場合は定常的に”
１”出力を行い、ヒューズが切断されていない場合は定
常的に”０”出力を行う。

【００４３】なお、本実施の形態ではロウ系の１箇所の
不良救済を例に示したが、複数箇所救済する場合や、カ
ラム系の不良箇所を救済する場合、本冗長救済回路１３
を該当個数配置すればよい。

【００４４】また図４に示す不良アドレスプログラム回
路において前記ノードＮ２の信号を、前記リセット信号
ＮＲＥＳＥＴが解除（Ｌ→Ｈへの変化）後所定時間経過
後一旦ラッチしてもよい。

【００４５】同様に、図５に示す不良アドレスプログラ
ム回路において前記ノードＮ５の信号を、前記リセット
信号ＮＲＥＳＥＴが解除（Ｌ→Ｈへの変化）後所定時間
経過後一旦ラッチしてもよい。

【００４６】また図６に示す不良アドレス検出回路にお
いて、前記ＦＦ５１は前記３入力ＮＡＮＤ回路５４の直
後に接続したが、クロックＣＬＫに対するアドレス入力
のセットアップ時間の余裕度に応じて前記ＦＦ５１の接
続箇所は決定してよい。

【００４７】また図６に示す前記不良アドレス検出回路
において、システムクロックＣＬＫを遅延回路で遅延さ
せた信号を前記ＦＦ５１に入力させてもよい。

【００４８】またＤＲＡＭマクロセルへの実施の形態で
示した図４または図５に示す本発明の不良アドレスプロ
グラム回路は、ＳＲＡＭマクロセルや汎用ＤＲＡＭ、汎
用ＳＲＡＭなどレーザートリマー装置を用いた冗長救済
を行う半導体装置には同様に適用できることはいうまで
もない。

【００４９】また図４または図５に示したレーザーによ
る切断可能なヒューズの代わりに、電気的に導通状態を
制御出来るアンチヒューズ素子やフローティングゲート
構造素子を用いても同様の回路構成が実現できる。

【００５０】また図４または図５に示す不良アドレスプ
ログラム回路においてヒューズ素子４１、４２、４８、
６１、６２のレイアウト配置場所と他のトランジスタや
インバータ等のゲートのレイアウト配置場所は必ずしも
近接した場所に配置する必要はない。

【００５１】

【発明の効果】以上のように本発明によれば、システム
クロックに同期してアドレス信号が取り込まれるタイミ
ングと同時にそのアドレスが冗長救済アドレスか否かが
判定でき高速アクセスが容易に実現でき、またヒューズ
ブロックの充放電動作をリセット期間のみに限定できる
ため低消費電力化ができるという有利な効果が得られ
る。また図５に示す第２の実施の形態によれば一つのア
ドレスに対して一つのヒューズ素子のみで構成され半導
体装置の小サイズ化が実現できるとともに、ヒューズ切
断はアドレスデータ”１”または”０”の何れか一方の
みでよくヒューズ切断時間を短縮できるという有利な効
果が得られる。

【図面の簡単な説明】

【図１】本実施の形態１の半導体装置の構成を示す図

【図２】本実施の形態１の半導体装置のＤＲＡＭの構成
を示す図

【図３】本実施の形態１の半導体装置のタイミングチャ
ート

【図４】本実施の形態１の半導体装置の不良アドレスプ
ログラム回路の構成を示す図

【図５】本実施の形態２の半導体装置の不良アドレスプ
ログラム回路の構成を示す図

【図６】本実施の形態１の半導体装置の不良アドレス検
出回路の構成を示す図

【図７】本実施の形態１の半導体装置の冗長救済回路の
タイミングチャート

【図８】従来の不良アドレス検出回路を示す図

【図９】従来の不良アドレス検出回路のタイミングチャ
ート

【符号の説明】

１半導体集積回路２ＤＲＡＭマクロセル３ロジック回路セル４ＳＲＡＭマクロセル５ＰＬＬセル６ＩＯセル７メモリセル領域８ロウデコーダ９カラムデコーダ１０メインアンプ１１インターフェース回路１２入力選択回路１３冗長救済回路１３ａ不良アドレスプログラム回路１３ｂ不良アドレス検出回路１４プリデコーダ１５制御回路１６ＢＩＳＴ回路、４１，４２，４８，６１，６２，１００ヒューズ素子４３，４４，４６，６３，６５，６６，６８，１０２，
１０５Ｐ型ＭＯＳトランジスタ４７，７０，１０１，１０３Ｎ型ＭＯＳトランジスタ４５，６４，６７，１０４，１０６インバータ５０，６９２入力ＮＡＮＤ回路５１ロードホールド型フリップフロップ５２排他的論理和回路５３３入力ＮＯＲ回路５４３入力ＮＡＮＤ回路ＣＬＫシステムクロック信号ＮＲＡＳ負論理のＲＡＳ信号ＮＣＡＳ負論理のＣＡＳ信号Ａｎアドレス入力信号ＲＥＮ不良アドレス検出回路の活性化信号ＲＦＬＧ不良アドレス検出回路の出力信号ＡＸｎＳ不良アドレス設定信号ＮＲＥＳＥＴリセット信号ＮＸＳＰＥ０冗長救済設定信号

Claims

【特許請求の範囲】

【請求項１】メモリセルと、前記メモリセルを所望の数
ほどマトリックス状に配列した第１のメモリアレーと、
前記メモリセルを前記マトリックス状配列に接してＸ方
向またはＹ方向に所定の数ほど配列した第２のメモリア
レーと、前記第１または第２のメモリアレーのＸ方向を
選択指示するＸデコーダと、前記第１または第２のメモ
リアレーのＹ方向を選択指示するＹデコーダと、前記Ｘ
デコーダまたは前記Ｙデコーダで選択指示されたメモリ
セルから読み出したデータを”１”または”０”に増幅
するセンスアンプ回路と、前記Ｘ方向を指定するＸアド
レス入力と、前記Ｙ方向を指定するＹアドレス入力と、
所定のＸアドレスまたはＹアドレスを記憶するアドレス
プログラム回路を少なくとも１つ以上備え、前記Ｘアド
レス入力または前記Ｙアドレス入力が前記アドレスプロ
グラム回路に記憶されたアドレスと一致した場合前記第
２のメモリアレーの所定箇所の選択を前記Ｘデコーダま
たは前記Ｙデコーダに指示し、前記Ｘアドレス入力また
は前記Ｙアドレス入力が前記アドレスプログラム回路に
記憶されたアドレスと一致しない場合前記第１のメモリ
アレーの所定箇所の選択を前記Ｘデコーダまたは前記Ｙ
デコーダに指示するアドレス検出回路を含む構成の半導
体装置において、第１の所定電位を供給する電極に接続された第１のヒュ
ーズ素子と、前記第１のヒューズ素子に直列接続され他
端を第２の所定電位を供給する電極に接続された第２の
ヒューズ素子を基本プログラム単位とし、前記アドレス
プログラム回路は、前記基本プログラム単位が複数個並
列接続配置で構成された半導体装置。
【請求項２】請求項１記載の半導体装置において、第１
の所定電位を供給する電極が電源電極に接続されている
構成、または第２の所定電位を供給する電極は接地電極
に接続されている構成であることを特徴とする半導体装
置。
【請求項３】請求項１記載の半導体装置において、第１
の所定電位を供給する電極は第１のＰ型トランジスタの
ドレインに接続され、前記第１のＰ型トランジスタのソ
ースは電源電極に接続され、前記第１のＰ型トランジス
タのゲート電位により前記第１の電極に前記電源電極の
電位の供給または遮断を制御できる構成を特徴とする半
導体装置。
【請求項４】請求項１記載の半導体装置において、第２
の所定電位を供給する電極は第１のＮ型トランジスタの
ドレインに接続され、前記第１のＮ型トランジスタのソ
ースは接地電極に接続され、前記第１のＮ型トランジス
タのゲート電位により前記第２の電極に前記接地電極の
電位の供給または遮断を制御できる構成を特徴とする半
導体装置。
【請求項５】第３のヒューズ素子と、ドレインが前記第
３のヒューズ素子の一端に接続されソースが接地電極に
接続された第２のＮ型トランジスタと、ドレインが前記
第３のヒューズ素子のもう一つの一端に接続されソース
が電源電極に接続された第２のＰ型トランジスタと、ド
レインが前記第２のＰ型トランジスタのドレインに接続
されソースが電源電極に接続された第３のＰ型トランジ
スタと、入力が前記第２または前記第３のＰ型トランジ
スタのドレインに接続され出力が前記第３のＰ型トラン
ジスタのゲートに接続されたインバータ回路と、前記イ
ンバータ回路の入力を第１の入力とし前記第２のＮ型ト
ランジスタのゲートと第２のＰ型トランジスタのゲート
と共通に接続された信号を第２の入力としたＮＡＮＤ回
路で構成された半導体装置において、前記ＮＡＮＤ回路
の出力を請求項３に示す第１のＰ型トランジスタのゲー
トに接続した構成を特徴とする半導体装置。
【請求項６】第３のヒューズ素子と、ドレインが前記第
３のヒューズ素子の一端に接続されソースが接地電極に
接続された第２のＮ型トランジスタと、ドレインが前記
第３のヒューズ素子のもう一つの一端に接続されソース
が電源電極に接続された第２のＰ型トランジスタと、ド
レインが前記第２のＰ型トランジスタのドレインに接続
されソースが電源電極に接続された第３のＰ型トランジ
スタと、入力が前記第２または前記第３のＰ型トランジ
スタのドレインに接続され出力が前記第３のＰ型トラン
ジスタのゲートに接続されたインバータ回路と、前記イ
ンバータ回路の入力を第１の入力とし前記第２のＮ型ト
ランジスタのゲートと第２のＰ型トランジスタのゲート
と共通に接続された信号を第２の入力としたＮＡＮＤ回
路で構成された半導体装置において、前記ＮＡＮＤ回路
の出力を反転した信号を請求項４記載の半導体装置を構
成する第１のＮ型トランジスタのゲートに接続した構成
を特徴とする半導体装置。
【請求項７】請求項１記載の半導体装置において、第１
のヒューズ素子または第２のヒューズ素子のどちらか一
方のみを半導体装置の外部からレーザーを照射し選択的
に切断する手段で非導通状態に設定することを特徴とす
る半導体装置の製造方法。
【請求項８】請求項５または請求項６いずれか一方記載
の半導体装置において、第１のヒューズ素子または第２
のヒューズ素子のどちらか一方のみを半導体装置の外部
からレーザーを照射し選択的に切断する手段で非導通状
態に設定し、第３のヒューズ素子を半導体装置の外部か
らレーザーを照射し切断する手段で非導通状態に設定す
ることを特徴とする半導体装置の製造方法。
【請求項９】請求項５または請求項６いずれか一方記載
の半導体装置において、第２のＮ型トランジスタのゲー
トと第２のＰ型トランジスタのゲートと共通に接続され
たＮＡＮＤ回路の第２の入力は、前記半導体装置に所定
電源電圧が印加された後で、メモリセルからのデータの
読み出しまたは書き込み動作を行う以前に少なくとも１
回”Ｌ”レベルが所定期間設定されることを特徴とする
半導体装置。
【請求項１０】メモリセルと、前記メモリセルを所望の
数ほどマトリックス状に配列した第１のメモリアレー
と、前記メモリセルを前記マトリックス状配列に接して
Ｘ方向またはＹ方向に所定の数ほど配列した第２のメモ
リアレーと、前記第１または第２のメモリアレーのＸ方
向を選択指示するＸデコーダと、前記第１または第２の
メモリアレーのＹ方向を選択指示するＹデコーダと、前
記Ｘデコーダまたは前記Ｙデコーダで選択指示されたメ
モリセルから読み出したデータを”１”または”０”に
増幅するセンスアンプ回路と、前記Ｘ方向を指定するＸ
アドレス入力と、前記Ｙ方向を指定するＹアドレス入力
と、所定のＸアドレスまたはＹアドレスを記憶するアド
レスプログラム回路を少なくとも１つ以上備え、前記Ｘ
アドレス入力または前記Ｙアドレス入力が前記アドレス
プログラム回路に記憶されたアドレスと一致した場合前
記第２のメモリアレーの所定箇所の選択を前記Ｘデコー
ダまたは前記Ｙデコーダに指示し、前記Ｘアドレス入力
または前記Ｙアドレス入力が前記アドレスプログラム回
路に記憶されたアドレスと一致しない場合前記第１のメ
モリアレーの所定箇所の選択を前記Ｘデコーダまたは前
記Ｙデコーダに指示するアドレス検出回路を含む構成の
半導体装置において、前記アドレス検出に必要なアドレスの各々に対応した前
記Ｘアドレス入力またはＹアドレス入力を第１の入力と
し前記アドレスプログラム回路の出力を第２の入力とす
る排他的論理和回路群と、前記排他的論理和回路群の出
力が全て”Ｌ”レベルとなる前記アドレス入力の場合の
み”Ｌ”レベルまたは”Ｈ”レベルで一致検出を指示
し、不一致の場合逆相の出力で不一致検出を指示するよ
う構成された前記排他的論理和回路群の出力を入力とす
る論理回路で構成され、前記論理回路の出力を前記半導
体装置のシステムクロックに同期して取り込むラッチ回
路で構成されたアドレス検出回路。
【請求項１１】メモリセルと、前記メモリセルを所望の
数ほどマトリックス状に配列した第１のメモリアレー
と、前記メモリセルを前記マトリックス状配列に接して
Ｘ方向またはＹ方向に所定の数ほど配列した第２のメモ
リアレーと、前記第１または第２のメモリアレーのＸ方
向を選択指示するＸデコーダと、前記第１または第２の
メモリアレーのＹ方向を選択指示するＹデコーダと、前
記Ｘデコーダまたは前記Ｙデコーダで選択指示されたメ
モリセルから読み出したデータを”１”または”０”に
増幅するセンスアンプ回路と、前記Ｘ方向を指定するＸ
アドレス入力と、前記Ｙ方向を指定するＹアドレス入力
と、所定のＸアドレスまたはＹアドレスを記憶するアド
レスプログラム回路を少なくとも１つ以上備え、前記Ｘ
アドレス入力または前記Ｙアドレス入力が前記アドレス
プログラム回路に記憶されたアドレスと一致した場合前
記第２のメモリアレーの所定箇所の選択を前記Ｘデコー
ダまたは前記Ｙデコーダに指示し、前記Ｘアドレス入力
または前記Ｙアドレス入力が前記アドレスプログラム回
路に記憶されたアドレスと一致しない場合前記第１のメ
モリアレーの所定箇所の選択を前記Ｘデコーダまたは前
記Ｙデコーダに指示するアドレス検出回路を含む構成の
半導体装置において、第１のヒューズ素子と、ドレインが前記第１のヒューズ
素子の一端に接続されソースが電源電極に接続された第
１のＰ型トランジスタと、ドレインが前記第１のＰ型ト
ランジスタのドレインに接続されソースが電源電極に接
続された第２のＰ型トランジスタと、入力が前記第１ま
たは前記第２のＰ型トランジスタのドレインに接続され
出力が前記第２のＰ型トランジスタのゲートに接続され
たインバータ回路とを基本プログラム単位とし、前記ア
ドレスプログラム回路は前記基本プログラム単位が複数
個配置され、前記前記第１のＰ型トランジスタのドレイ
ンと接続されていない方の前記第１のヒューズ素子の一
端は複数個配置された前記基本プログラム単位を通じて
共通接続され、ドレインが前記共通接続点と接続されソ
ースが接地電極に接続された第１のＮ型トランジスタと
で構成され、前記第１のＰ型トランジスタのゲートと前
記第１のＮ型トランジスタのゲートが共通の信号で制御
される構成の半導体装置。
【請求項１２】請求項１１記載の半導体装置において第
１のヒューズ素子を半導体装置の外部からレーザーを照
射し選択的に切断する手段で非導通状態に設定すること
を特徴とする半導体装置の製造方法。
【請求項１３】請求項１１記載の半導体装置において、
第１のＮ型トランジスタのゲートと第１のＰ型トランジ
スタのゲートへの入力信号は、当該半導体装置に所定電
源電圧が印加された後で、メモリセルからのデータの読
み出しまたは書き込み動作を行う以前に少なくとも１
回”Ｌ”レベルが所定期間設定されることを特徴とす
る。